KR20090052659A - 반도체 소자의 설계 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 설계 방법에 관한 것으로, 종래 기술에 따른 OPC 공정에서 코너 부분에서 라운딩 현상이 심하게 발생하여 정확한 보정이 어렵고 핀칭(Pinching) 및 브리징(Bridging)과 같은 회로 상의 오류가 발생할 위험이 큰 문제를 해결하기 위하여, OPC 공정 이전에 오리지널 레이아웃을 수정하여 OPC 공정에 적합한 최적의 새로운 레이아웃을 설계 함으로써, OPC 공정 효율을 향상시키고 정확도를 증가킬 수 있는 발명에 관한 것이다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 설계 방법을 도시한 개략도들.
도 2 및 도 3은 종래 기술에 따른 OPC 공정을 시뮬레이션한 개략도들.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 설계 방법을 도시한 개략도들.
도 5 및 도 6은 본 발명에 따른 OPC 공정을 시뮬레이션한 개략도들.
< 도면의 주요 부분에 대한 간단한 설명 >
10 : 오리지 널 레이아웃 20 : OPC 레이아웃
30 : 시뮬레이션 패턴 40 : OPC용 분할점
100 : 제 1 레이아웃 100a : 바형 패턴
100b : 라인 패턴 120 : 제 2 레이아웃
120a : 바형 패턴 120b : 라인 패턴
130 : OPC 패턴 130a : OPC 바형 패턴
130b : OPC 라인 패턴 140 : 시뮬레이션 패턴
150 : OPC용 분할점
본 발명은 반도체 소자의 설계 방법에 관한 것으로, 종래 기술에 따른 OPC 공정에서 코너 부분에서 라운딩 현상이 심하게 발생하여 정확한 보정이 어렵고 핀칭(Pinching) 및 브리징(Bridging)과 같은 회로 상의 오류가 발생할 위험이 큰 문제를 해결하기 위하여, OPC 공정 이전에 오리지널 레이아웃을 수정하여 OPC 공정에 적합한 최적의 새로운 레이아웃을 설계 함으로써, OPC 공정 효율을 향상시키고 정확도를 증가킬 수 있는 발명에 관한 것이다.
반도체 소자의 집적 회로(IC) 설계시, 엔지니어들은 설계도를 창작하기 위하여 컴퓨터 시뮬레이션 툴을 이용한다. 이때, 반도체 기판 내에 고집적 회로를 정확하게 구현하기 위하여, 설계 회로 그 자체가 실리콘 상으로 옮겨질 수 있도록 하는 물리적인 표시 또는 레이아웃이 필요하다.
반도체 소자들은 게이트, 소자분리막, 불순물 확산 영역들, 캐패시터, 비트라인 및 금속 배선들 및 이들을 상호 연결하는 콘택 플러그들과 같은 개별적인 회로 구성성분들이 있다. 이러한 반도체 소자들은 기능적인 회로를 생성하기 위하여 한 세트의 소정의 디자인 룰에 의해 CAD 시스템과 같은 소프트웨어 프로그램들로 설계된다. 이때, 특정한 처리 및 설계 한계를 결정하는 디자인 룰(Design Rule)이 결정된다. 예를 들어, 디자인 룰은 반도체 소자들 상호 간에 어떠한 바람직하지 않은 방식으로 서로 영향을 끼치지 않도록 보장하기 위하여 반도체 소자 또는 상호연결 라인들 사이의 공간 허용치를 규정할 수 있도록 한다. 디자인 룰 한계는 임계 치수(Critical Dimension; CD)로 언급된다. 회로의 임계 치수는 일반적으로 최소의 라인폭 또는 두 라인들 간의 최소 공간으로서 규정된다. 결과적으로, 임계 치수는 반도체 칩 전체 크기 및 직접회로의 밀도를 결정한다.
이와 같은 방식으로 일단 직접 회로가 설계되면, 집적 회로 제조의 다음 단계는 설계를 반도체 기판 위로 옮기는 것이다. 광학 리소그래피는 기하학적인 형상들을 실리콘 웨이퍼의 표면 위로 옮기는 것으로 이에 대한 기술은 널리 공지된 공정이다. 광학 리소그래피 공정은 일반적으로 반도체 웨이퍼의 상부 표면 상에 포토레지스트층을 형성하는 것으로 시작된다. 이후, 크롬 패턴으로 형성되는 완전한 광 비투과 불투명 영역들 및 석영 기판으로 형성되는 완전한 광 투과 개구 영역들이 포토레지스트층이 코팅된 웨이퍼의 상부에 위치된다.
다음에는, 가시광원 또는 UV 광원에 의해 마스크 상에 광이 조사된다.
그 다음에는, 하나 또는 몇 개의 렌즈들, 필터들 및 미러들을 포함하는 광학 렌즈들을 통과한 광이 마스크의 개구 영역들을 통과하고, 마스크를 통과하여 축소된 마스크 이미지를 포함하는 광은 포토레지스트층을 노광시킨다.
그 다음에는, 포토레지스트층의 노광된 영역 또는 비노광된 영역들이 필요에 따라 화학적인 제거를 통해 현상 된다. 그 최종적인 결과는 반도체 웨이퍼 상부에 기하구조들, 영역들(feaures), 라인들 및 그 층의 형상들을 규정하는 포토레지스트 패턴이 형성된다.
그 다음에는, 포토레지스트 패턴으로 웨이퍼 하부의 영역들을 식각하여 반도체 소자를 형성한다.
그러나, 직접회로를 설계하는 임계 치수들이 점점 작아지고 리소그래피 장비의 한계 해상도 값에 접근함에 따라서 실질적인 형성된 포토레지스트 패턴과 설계 마스크 사이에는 일관성이 상당히 감소하게 된다. 특히, 회로 영역들의 패턴 차이는 서로에 대한 영역들의 근접성에 달려있음이 관찰되었다.
따라서, 거의 동일하게 한정된 복잡성을 갖는 집적 회로들은, 바람직한 이미지가 포토리소그래피 이후 웨이퍼 상에 정확하게 재생되도록 하기 위하여 초기의 마스크 설계가 광학 근접 효과에 대해 교정될 것을 요구한다. 근접 효과는 매우 가깝게 간격이 유지되는 패턴 영역들이 웨이퍼 상의 저항층으로 리소그래피되어 옮겨질 때 발생한다. 매우 가깝게 간격이 유지되는 영역들을 통과하는 광 파동들은 서로 영향을 끼치며, 결과적으로 최종적으로 옮겨진 패턴 영역들을 왜곡시킨다. 영역의 크기들 및 간격이 리소그래피 툴의 해상도 한계에 접근할 때에 발생하는 다른 문제점은, 코너(Corner)들(오목부 및 볼록부)이 각 코너들에서의 에너지의 집중 또는 부족으로 인하여 지나치게 노광되거나 불충분하게 노광되는 경향이 있다는 것이다. 이는 크고 작은 영역들이 동일한 마스크 패턴으로부터 전사될 때에 작은 영역들의 지나친 노광 또는 불충분한 노광과 같은 다른 형태의 문제점들이 또한 발생하는 것과 같다.
현재 근접 효과의 문제를 극복하기 위한 많은 방법들이 개발되었다. 이러한 방법들은 마스크 라인 선폭들의 선보정(precompensating), 포토레지스트층 두께의 변화, 다중층의 포토레지스트 공정들의 이용, 광학적인 이미징과 함께 전자 빔 이미징의 이용, 그리고 마지막으로 근접 효과를 보상하기 위하여 초기의 마스크 패턴 에 부가적인 영역들을 추가를 포함하는 방법들이 있다. 이 중 마지막 방법은 “광학 근접 교정(Optical Proximity Correction; OPC)”으로 공지되어 있다.
OPC가 이용될 때에 초기 마스크에 추가되는 부가 영역들은 전형적으로 하위-해상도이며(즉, 노광 툴의 해상도 이하의 치수를 가지며), 이에 따라 저항층으로 전사하지 않는다. 따라서, 본질적으로 핀칭(Pinching) 및 브리징(Bridging)과 같은 회로 상의 오류가 발생할 위험이 적다.
그러나, 보다 정확한 패턴 구현을 위해 OPC 공정을 과도하게 수행할 경우 핀칭(Pinching) 및 브리징(Bridging)과 같은 회로 상의 오류가 발생할 위험이 증가된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 설계 방법을 도시한 개략도들이다.
도 1a를 참조하면, 오리지널 레이아웃(10)을 설계한다.
도 1b를 참조하면, 오리지널 레이아웃(10)에 OPC 공정을 수행하여 OPC 레이아웃(20)을 형성한다.
도 1c를 참조하면, OPC 레이아웃(20)을 이용하여 시뮬레이션 패턴(30)을 형성한다. 이때, 코너 부분에서 과도한 OPC 공정이 수행되어 시뮬레이션 패턴(30)이 오리지널 레이아웃(10)을 비교하였을 때 모양이 현저하게 변형된 것을 알 수 있다.
도 2 및 도 3은 종래 기술에 따른 OPC 공정을 시뮬레이션한 개략도들이다.
도 2 및 도 3을 참조하면, OPC 공정에 의해 형성된 시뮬레이션 패턴(30)에 OPC용 분할점(40)들을 지정하고 OPC용 분할점(40)들에 의한 OPC의 정확성을 판단하 게 된다. 이때, 정확되 향상을 위해서는 반복 회수를 증가시켜야 하나, 반복 회수가 증가할 수록 OPC 효율이 저하되는 문제가 있다.
상술한 바와 같이, 종래 기술에 따른 OPC 공정으로 정확도를 향상시킬 경우 핀칭(Pinching) 및 브리징(Bridging)과 같은 회로 상의 오류가 발생할 위험이 증가가하고 반도체 소자의 설계 효율이 감소되는 문제가 있다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 OPC 공정 이전에 오리지널 레이아웃을 수정하여 새로운 레이아웃을 설계 함으로써, OPC 공정 효율을 향상시키고 정확도를 증가시켜 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 설계 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 것으로, 본 발명에 따른 반도체 소자의 설계 방법은
코너를 포함하는 제 1 레이아웃을 설계하는 단계와,
상기 제 1 레이아웃을 시뮬레이션하여 시뮬레이션 패턴을 형성하는 단계와,
상기 시뮬레이션 패턴을 이용하여 상기 제 1 레이아웃의 코너 부분을 보정한 제 2 레이아웃을 설계하는 단계 및
상기 제 2 레이아웃에 대한 OPC 공정을 수행하여 OPC 레이아웃을 설계하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 레이아웃의 코너 부분을 보정하는 단계는
상기 시뮬레이션 패턴 및 상기 제 1 레이아웃의 EPE(Edge Placement Error) 값이 최소가 되는 형태로 보정하는 것을 특징으로 하고, 상기 제 2 레이아웃의 코너 부분에 있어서, 이너 코너(Inner Corner)에는 볼록한 보정패턴이 추가되고, 아웃터 코너(Outer Conner)에는 오목한 보정패턴이 추가되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자 설계 방법에 관하여 상세히 설명하면 다음과 같다.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 설계 방법을 도시한 개략도들이다.
도 4a를 참조하면, 코너부를 포함하는 오리지널 제 1 레이아웃(100)을 설계한다.
여기서, 제 1 레이아웃은 바형의 패턴(100a) 및 바형 패턴(100a)을 감싸는 라인 패턴(100b)을 포함한다. 이때, 라인 패턴(100b)이 꺾이면서 코너 부분을 포함하게 된다.
다음에는, 제 1 레이아웃을 시뮬레이션하여 시뮬레이션 패턴을 형성한다.
도 4b를 참조하면, 시뮬레이션 패턴 및 오리지널 제 1 레이아웃(100)을 비교 분석하여 코너 부분을 보정한 제 2 레이아웃(120)을 설계한다. 이때, 바형 패턴(100a)은 제외하고 라인 패턴(100b)에 의해서 형성되는 코너 부분에 주로 보정이수행된다. 이너 코너(Inner Corner)에는 바깥쪽으로 볼록형 보정패턴이 형성되고, 아웃터 코너(Outer Conner)에는 안쪽으로 오목형 보정패턴이 형성된다.
여기서, 시뮬레이션 패턴과 제 1 레이아웃(100)을 비교한 후 측정되는 EPE(Edge Placement Error) 값이 최소가 되도록 제 1 레이아웃(100)을 수정하는 것이 바람직하다.
이와 같은 보정을 통해서 바형 패턴(120a) 및 라인 패턴(120b)으로 구성되는 제 2 레이아웃(120)이 설계되는데, 이는 후속의 OPC 공정 정확도를 향상시키고 설계 회로 자체적인 RC 추출 또는 트랜지스터의 스피드 향상 및 Vt 특성을 향상시킬 수 있는 효과를 제공할 수 있다.
도 4c를 참조하면, 제 2 레이아웃(120)에 대한 OPC 공정을 수행하여 OPC 바형 패턴(130a) 및 OPC 라인 패턴(130b)을 포함하는 OPC 레이아웃(130)을 설계한다.
다음에는, OPC 레이아웃(130)을 이용하여 시뮬레이션을 수행한다.
이와 같이 미리 설계 변경된 제 2 레이아웃에 OPC 공정을 적용할 경우 최적화된 OPC를 찾기 위하여 반복 수행하는 횟수를 감소시킬 수 있다.
도 5 및 도 6은 본 발명에 따른 OPC 공정을 시뮬레이션한 개략도들로, 상기 도 4b에서 시뮬레이션 패턴과 오리지널 레이아웃을 비교 분석하는 방법을 도시한 것들이다.
도 5 및 도 6을 참조하면, EPE 값이 최소가 되도록 분할점(150)들을 시뮬레이션 패턴(140)에 더 가깝게 형성하여, 보정 패턴의 모양을 결정한다. 따라서, 이너 코너(Inner Corner)에는 바깥쪽으로 볼록형 보정패턴이 형성되고, 아웃터 코너(Outer Conner)에는 안쪽으로 오목형 보정패턴이 형성되도록 한다.
상술한 바와 같이, 본 발명에 따른 OPC 공정 이전에 오리지널 레이아웃을 수정하여 새로운 레이아웃을 설계 함으로써, OPC 공정 효율을 향상시키고 정확도를 증가시킨다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 설계 방법은 OPC 공정을 적용하기 전에 오리지널 레이아웃을 수정함으로써, OPC 공정의 효율을 향상시키고 OPC 공정의 정확도를 향상시키고, 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (3)
- 코너를 포함하는 제 1 레이아웃을 설계하는 단계;상기 제 1 레이아웃을 시뮬레이션하여 시뮬레이션 패턴을 형성하는 단계;상기 시뮬레이션 패턴을 이용하여 상기 제 1 레이아웃의 코너 부분을 보정한 제 2 레이아웃을 설계하는 단계; 및상기 제 2 레이아웃에 대한 OPC 공정을 수행하여 OPC 레이아웃을 설계하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.
- 제 1 항에 있어서,상기 제 1 레이아웃의 코너 부분을 보정하는 단계는상기 시뮬레이션 패턴 및 상기 제 1 레이아웃의 EPE(Edge Placement Error) 값이 최소가 되는 형태로 보정하는 것을 특징으로 하는 반도체 소자의 설계 방법.
- 제 1 항에 있어서,상기 제 2 레이아웃의 코너 부분에 있어서,이너 코너(Inner Corner)에는 볼록한 보정패턴이 추가되고,아웃터 코너(Outer Conner)에는 오목한 보정패턴이 추가되는 것을 특징으로 하는 반도체 소자의 설계 방법.
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| CN117855039A (zh) * | 2024-03-07 | 2024-04-09 | 合肥晶合集成电路股份有限公司 | 一种opc修正方法 |
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |