KR20170031730A - 오버레이 및 수율 임계 패턴을 이용한 계측 - Google Patents

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Abstract

소자 설계에서 설계 사양에 의존하는 특정 역치보다 큰 처리 변동에 대한 오버레이 감도를 가진 오버레이 임계 패턴을 식별하는 단계와, 식별된 오버레이 임계 패턴에 대응하는 계측 타겟을 이용하는 단계를 포함한 계측 방법이 제공된다. 대안적으로 또는 상보적으로, 계측 방법은 특정 처리 변동에 기인하는 대응하는 처리 창 내로우잉에 따라 수율 임계 패턴을 식별하는 단계를 포함하고, 여기에서 상기 내로우잉은 처리 파라미터에서 패턴들의 에지 배치 오차(EPE)의 의존성에 의해 규정된다. 대응하는 타겟 및 측정법이 제공된다.

Description

오버레이 및 수율 임계 패턴을 이용한 계측{METROLOGY USING OVERLAY AND YIELD CRITICAL PATTERNS}
[관련 출원에 대한 교차 참조]
본 출원은 2014년 7월 13일자 출원된 미국 가특허 출원 제62/023,882호, 2015년 3월 27일자 출원된 미국 가특허 출원 제62/138,974호 및 2015년 5월 8일자 출원된 미국 가특허 출원 제62/158,611호의 이익을 주장하며, 이들은 인용에 의해 그 전부가 본원에 통합된다.
기술 분야
본 발명은 계측 분야에 관한 것으로, 특히 소자 패턴의 계측에 관한 것이다.
소자 생산 공정이 진보함에 따라 계측은 더 작은 소자 세부에 대처하게 되고, 이것은 이용 가능한 오버레이 버짓(overlay budget)을 크게 제한한다. 그러므로 새로운 유형의 타겟, 새로운 측정 알고리즘 및 새로운 공정 교정 알고리즘이 요구된다.
이하에서 발명의 기본적인 이해를 제공하는 간단한 요약을 설명한다. 이 요약은 발명의 핵심 요소를 식별하거나 발명의 범위를 제한하는 것이 아니고, 단순히 이하의 설명에 대한 소개로서 소용된다.
본 발명의 일 양태는 소자 설계에서 설계 사양에 의존하는 특정 역치보다 높은 처리 변동에 대한 오버레이 감도를 가진 오버레이 임계 패턴을 식별하는 단계와, 식별된 오버레이 임계 패턴에 대응하는 계측 타겟을 이용하는 단계를 포함한 방법을 제공한다.
본 발명의 상기, 추가적인 및/또는 다른 양태 및/또는 장점은 이어지는 상세한 설명에서 개시되고, 상세한 설명으로부터 추론 가능하며, 및/또는 본 발명의 실시에 의해 학습할 수 있다.
본 발명의 실시형태를 더 잘 이해하고 본 발명이 어떻게 실시될 수 있는지를 보이기 위해, 이제 순전히 예로서 첨부 도면을 참고하기로 하고, 첨부 도면 전반에 걸쳐서 동일한 번호는 대응하는 요소 또는 섹션을 표시한다.
도 1은 발명의 일부 실시형태에 따른 제조 흐름 관계에서 계측 스테이지의 하이 레벨 개략 블록도이다.
도 2는 발명의 일부 실시형태에 따른, 오버레이 임계 패턴 및 처리 창 폭(process window width)의 개념에 대한 하이 레벨 개략 설명도이다.
도 3a 및 3b는 발명의 일부 실시형태에 따른, x 방향을 따르는 필드-폭(field-wide) PPW 측정의 개략 설명도이다.
도 4a 내지 4c는 발명의 일부 실시형태에 따른, 웨이퍼-폭 x PPW 측정의 개략 설명도이다.
도 5a, 5b 및 도 6a-6c는 발명의 일부 실시형태에 따른 PPW 타겟의 하이 레벨 개략 설명도이다.
도 7은 발명의 일부 실시형태에 따른, 오버레이 및 치수 치수를 결합한 에지 배치 오차(edge placement error, EPE)의 개념 및 계산의 하이 레벨 개략 설명도이다.
도 8a 내지 8d는 발명의 일부 실시형태에 따른 처리 창에서 EPE 제한의 효과에 대한 하이 레벨 개략 설명도이다.
도 9a-9c는 발명의 일부 실시형태에 따른, 맨드렐(mandrel) CD 에러에 기인하는 처리 창의 내로우잉(narrowing)에 의한 수율 손실을 감소시키는 수단으로서 컷 CD 리타겟팅(cut CD retargeting)의 하이 레벨 개략 설명도이다.
도 10은 발명의 일부 실시형태에 따른, 다중 컷 CD 리타겟팅의 하이 레벨 개략 설명도이다.
도 11은 발명의 일부 실시형태에 따른 방법의 하이 레벨 흐름도이다.
구체적인 설명을 개시하기 전에, 이하에서 사용하는 특정 용어들의 정의를 설명하는 것이 도움이 될 수 있다.
이 명세서에서 사용하는 용어 "오버레이"(overlay, OVL)는 생산된 소자에서 상이한 층들 또는 구조 요소들 간의 수평 거리를 정량화하는 수단(measure)을 말한다. OVL은 일반적으로 중복되게 설계된 층 또는 요소들의 생산시의 부정확도를 정량화한다.
이 명세서에서 사용하는 용어 "에지 배치 오차"(edge placement error, EPE)는 생산된 요소 에지와 설계된 요소 에지 간의 차를 정량화하는, 설계 및 생산 요소의 치수 측정과 오버레이의 조합을 말한다. 예를 들면, EPE는 2개의 생산된 피처(feature)들 간의 최소 거리로서 정의될 수 있다. EPE는 또한 소자 기능에 중요한 일부 전기적 특성(커패시턴스, 저항 등)을 규정하는 2개의 피처 간의 거리를 말할 수 있다.
이 명세서에서 사용하는 용어 "처리 변동"(process variation, PV)은 리소그래피 처리에서 각종 단계의 파라미터와 같은 다수의 생산 요소에 기인하는, 소자 설계와 생산된 소자 간의 가능한 차의 범위를 말한다. PV는 또한 생산 공정에서의 전체 부정확도 소스를 말한다.
이 명세서에서 사용하는 용어 "처리 창"(process window)은 주어진 사양에서 수용 가능한 생산 편차의 범위를 말한다. 이 명세서에서 사용하는 용어 "역치"는 설계 사양으로부터 도출되고 특정 패턴, 오버레이 및/또는 EPE에 관련된 값을 말한다. 이 명세서에서 사용하는 용어 "임계 패턴"은 PV에 예외적으로 민감한 특정 설계 패턴, 즉 역치가 특히 낮은 설계 패턴을 말한다.
이 명세서에서 사용하는 용어 "패턴 배치 창"(pattern placement window, PPW)은 특정 PV하에서 상이한 패턴들의 배치 가변성의 범위를 말한다.
이제 도면을 구체적으로 참조함에 있어서, 도시된 상세는 본 발명의 양호한 실시형태를 예시적으로 설명하기 위한 예이고, 발명의 원리 및 개념적 양태의 가장 유용하고 쉽게 이해되는 설명이라고 생각되는 설명을 제공하기 위해 제시된다. 이와 관련하여, 발명의 기본적 이해를 위해 필요한 것 이상으로 발명의 구조적 세부를 구체적으로 도시하지 않으며, 도면과 함께하는 설명은 당업자가 몇 가지 발명 형태를 실제로 어떻게 구현할 수 있는지를 명백하게 한다.
발명의 적어도 일 실시형태를 구체적으로 설명하기 전에, 본 발명은 이하에서 설명하고 도면에 도시된 컴포넌트들의 구성 및 배열의 세부로 그 응용이 제한되지 않는다는 것을 이해하여야 한다. 본 발명은 다른 실시형태에 적용할 수 있고 또는 각종 방법으로 실시 또는 실행될 수 있다. 또한, 이 명세서에서 사용하는 어구 및 용어는 설명을 위한 것이고 제한하는 것으로 고려되지 않는다는 점을 이해하여야 한다.
도 1은 발명의 일부 실시형태에 따른 제조 흐름(90) 관계에서 계측 스테이지(100)의 하이 레벨 개략 블록도이다. 제조 흐름(90)은 설계 스테이지(91), 광 근접 보정(optical proximity correction, OPC) 및 부해상도 조력 피처(sub resolution assist feature, SRAF)의 적용(92)(선택적), 레티클 기입 단계(93), 및 예컨대 증착, 에칭, 화학 기계 평탄화(CMP) 및 임의의 다른 기계적, 화학적 및 광학적(노광) 단계의 실제 생산 단계를 포함한 단계들의 리소그래피 클러스터(94)의 순으로 개략적으로 표시되어 있다. 현재의 기술에서, 계측 절차는 제조 흐름(90)에 통합되고 타겟 설계 GDS(그래픽 데이터 시스템 파일, 또는 임의의 다른 포맷의 설계 포맷)를 웨이퍼 설계(91), OPC(92), 레티클 기입(93) 및 리소그래피 클러스터(94)에 통합하는 설계 스테이지; 및 결과적으로 예컨대 오버레이 커렉터블(correctable)(132)의 형태로 생산 공정을 교정하기 위한 측정의 편차 및 타겟 측정 스테이지(95)를 포함한다. 인쇄성(printability)을 보장하는 설계 규칙과 호환되고 측정 가능하도록 타겟을 설계하기 위한 노력이 이루어지고 있다.
계측 흐름(100)의 실시형태는 현재 계측 기술의 몇 가지 양태를 개선한다(이중 화살표 선과 프레임으로 표시됨). 소정 실시형태에 있어서, 설계 분석(101)은 소자의 설계(91)에서 오버레이 임계 패턴(110) 및/또는 수율 임계 패턴(120)을 식별하는 것을 포함한다. 임계 패턴(110)은 PV에 예외적으로 민감한 설계 패턴, 즉 설계 사양으로부터 도출된 때 역치가 특히 낮고 필요한 오버레이 및/또는 EPE 값을 인용하는 설계 패턴을 포함한다는 점에 주목한다. 소자 설계의 분석 및 임계 패턴(110)의 도출은 복잡하고 본 발명의 소정 실시형태로부터 도출될 수 있는 각종 고려사항을 수반한다는 점에 또한 주목한다.
오버레이 임계 패턴(110)은 다른 소자 특성보다 오버레이 오차에 더 민감한 소자 피처, 예를 들면, 라인들이 근접하거나 또는 갭이 좁은 패턴들을 포함한다. 이러한 패턴들은 하나 이상의 층으로 설계되고 및/또는 하나 이상의 리소그래피 단계에 의해 생산될 수 있으며, 그래서 상이한 리소그래피 단계에서 생산된 상이한 층들 및/또는 요소들 간의 오버레이가 예를 들면 처리 변동에 기인하여 발생할 수 있다. 이 상황에서의 PV는 조명 결함, 기계적 및/또는 화학적 처리 등에 기인하는 부정확성을 비롯해서 임의의 리소그래피 단계에서의 임의 종류의 부정확성을 포함할 수 있다.
수율 임계 패턴(120)은 PV에 대한 처리 창을 좁히는 소자 피처, 즉 수용 불능인 제조된 소자의 더 높은 비율을 야기하는 패턴들을 포함한다. 수율 임계 패턴(120)은 임계 치수(critical dimension, CD) 및 갭 폭과 같은 오버레이 및 피처 치수 둘 다의 부정확성에 민감한 피처들을 수반한다. 그러므로 수율 임계 패턴(120)은 설계 요소 에지 및 소자 요소 에지로부터의 거리를 수반하고, 그 피처들은 생산된 요소 폭의 정확성 및 오버레이 둘 다에 의해 통상적으로 영향을 받는다. 오버레이와 치수 측정의 조합은 일반적으로 에지 배치 오차(EPE)라고 부른다. PV에 대한 처리 창은 특정 기준에서 수용 가능한 소자를 여전히 산출하는 허용 가능 PV를 설명한다.
계측 흐름(100)은 또한 오버레이 임계 패턴(110) 또는 그 파생물과 같은 소자 피처(112)를 이용할 수 있는 타겟(102)의 설계 파일(예를 들면, GDS 파일)의 생성 단계를 포함할 수 있다. 예를 들면, 소자형 타겟(102)은 식별된 오버레이 임계 패턴(110)에서 PV의 효과를 표시하기 위해 대칭화되고 반복된 오버레이 임계 패턴(110)을 포함할 수 있다.
소정의 실시형태에 있어서, 오버레이 임계 패턴(110)의 파라미터 공간은 국부 요소 밀도, 국부 갭 밀도, 방향적 밀도(즉, 예컨대 x 및 y 방향으로의 1차원 밀도), 국부 CD 측정치, 국부 갭 측정치, 및 그러한 상기 측정치들 간의 상관성 및 조합과 같은 각종 파라미터에 기초하여 규정될 수 있다. 파라미터 공간은 오버레이 임계 패턴(110)을 식별할 때 사용되는 피처들과 관련하여 규정될 수 있고, 일부 실시형태에서는 소자 영역 및 소자 설계를 특징화하기 위해 사용될 수 있다.
파라미터 공간의 하나 이상의 영역은 하나 이상 유형의 오버레이 임계 패턴(110)에 대한 특성인 것으로 식별될 수 있다. 타겟(102)은 파라미터 공간(114)의 이들 영역과 관련하여 설계될 수 있고, 예를 들면, 타겟(102)은 이들 영역 내에 있도록 또는 타겟(102)에서 측정된 파라미터에 따라 이 영역들을 둘러싸도록 선택될 수 있다. 그러한 실시형태에 있어서, 소자형 타겟(102)은 오버레이 임계 패턴(110)과 같은 소자 설계 요소들을 반드시 활용할 필요가 없지만, 오버레이 임계 패턴(110)을 직접 복제하지 않고 PV에 대한 오버레이 임계 패턴(110)의 감도를 표시하기 위해 더 일반화된 방식으로 패턴(110)과 닮도록 설계될 수 있다. 디바이스-와이드(device-wide) 분석을 실시하는 경우에, 타겟(102)은 전체적으로 소자의 PV에 대한 감도를 표시하도록 그에 대응하게 설계될 수 있다. 더욱이, 전형적인 타겟 설계는 소자형 타겟 설계를 계측하기 위해 더 일반화된 접근법을 산출하도록 전형적인 소자 설계와 연관될 수 있다. 소자 패턴을 복제하기 위한 요건의 완화는 설계된 타겟의 측정 가능성을 최적화하기 위해 사용될 수 있다는 점에 주목한다. 예를 들면, 밀도 요건은 타겟(102)의 광학적 내용을 증가시키고 그에 따라서 그 계측 감도를 증가시키기 위해 실제 소자 패턴과 관련하여 응답 스패닝(response-spanning) 타겟(102)에서 더 완화될 수 있다.
오버레이 측정 대신에 또는 오버레이 측정에 추가하여 EPE 측정을 사용하여 식별될 수 있는 수율 임계 패턴(120)에 유사한 접근법을 적용할 수 있다.
계측 흐름(100)은 또한 오버레이 및/또는 EPE 측정과 관련하여 설계된 타겟 및 소자의 PV 응답의 상관성 검증(104)을 포함할 수 있다. 계측 측정 프로세스 및 알고리즘(130)은 오버레이 임계 패턴(110)과 관련한 오버레이 커렉터블(132) 및/또는 생산 공정을 개선하는 새로운 방법으로서 처리 창 중심 리타겟팅(process window center retargeting)(135)을 포함하는 타겟 측정(95)의 결과를 산출할 수 있고, 이에 대해서는 후술한다. 소정 실시형태는 패턴 배치 창(PPW)의 분석 및 선택적으로, 뒤에서 설명하는, 익스커션(excursion) 모니터링(136)을 포함한다.
기능 소자들은 상이한 리소그래피 단계에서 생산된 다수의 복잡한 구조물로 구성된다. 특정 리소그래피 단계의 구조는 설계와 관련하여 일부 왜곡이 인쇄될 수 있다. 왜곡의 일 유형은 오버레이, 즉 이전 구조와 관련한 전체 구조의 측방향 이동이다. 오버레이가 아마도 제어 및 교정을 위해 가장 쉽기 때문에, 고속의 정확한 광학적 계측이 오버레이를 측정하기 위해 개발되었다. 고급형 반도체 제조 노드에 있어서, 층당 이러한 단일 오버레이 수는 충분하지 않을 수 있다. 복잡한 층 구조는 작은 패턴들로 나누어질 수 있다. 이러한 각각의 패턴은 공정에 대해 상이한 응답을 가질 수 있고, 따라서 상이한 측방향 치우침(bias)을 나타낼 수 있고, 이 현상을 패턴 배치 오차(Pattern Placement Error, PPE)라고 부른다. 이것은 예를 들면 스캐너 수차(aberration), 에칭, 화학 기계 연마, 또는 증착에 기인할 수 있다. 만일 상이한 패턴 이동의 다양성이 오버레이 사양과 관련하여 무시할 수 없으면, 단일 오버레이 수는 전체 구조를 표시할 수 없고, 이것은 측방향 이동을 보상하기 위해 상이한 메카니즘을 이용해야 한다는 것을 의미한다(예를 들면, 수차 조정, 에칭 조건 변동 등). 이하에서는 제조 수율을 개선하기 위해 상이한 패턴 이동의 다양성을 모니터링 및/또는 제어하는 방법에 대하여 설명한다.
도 2는 발명의 일부 실시형태에 따른 오버레이 임계 패턴(110) 및 패턴 배치 창(PPW)(115)의 개념에 대한 하이 레벨 개략 설명도이다. 발명자들은 설계시에 대칭 PV하에서 동일한 배치를 가진 상이한 오버레이 임계 패턴(110)(개략적으로 도시됨)이 비대칭 PV 하에서는 그들의 실제 배치가 다를 수 있다는 것을 발견하였다. 소정 PV 하에서 상이한 패턴(110)의 배치 가변성의 범위는 여기에서 패턴 배치 창(PPW)(115)이라고 부르고, 발명자들은 PPW(115)의 존재가 단일 오버레이 교정을 적용함으로써 해결될 수 없다는 것을 인식하였고, 그 이유는 하나의 패턴에 대한 오버레이 교정이 다른 패턴의 배치 오차를 증가시킬 수 있기 때문, 즉 상이한 패턴(110)은 비대칭 PV 하에서 다르게 행동하기 때문이다. 비대칭 PV는 비대칭 스캐너 수차, 에칭 기울기, CMP 비대칭 등과 같은 PV 양태의 호스트를 포함할 수 있고, 비대칭 PV에 기인하는 전형적인 PPW(115)는 수 나노미터에 달할 수 있다는 점에 주목한다. 발명자들은 오버레이 교정에 의해 정확성을 효과적으로 증가시키기 위해 PPW<<OVL의 조건이 필요하고, PPW(115)는 패턴을 생성할 때 수반되는 층 및 처리 단계의 수와 함께 증가할 수 있다는 것을 알았다. 예를 들면, 5nm의 오버레이 버짓은 약 0.5nm의 PPW를 허용할 수 있고, 수 nm의 PPW는 분명하게 오버레이 교정 단독의 적용을 비효율적으로 만들 수도 있다.
패턴 배치 창(PPW)(115)은 임계 패턴 이동 다양성의 척도이다. 이것은 관련 패턴 이동의 3개의 표준편차로서 규정될 수 있다(특수 응용의 경우 이것은 상이하게, 예를 들면, 상이한 패턴 이동들 간의 최대 차로서 규정될 수 있다). 이것은 특수 오버레이 타겟(102)을 이용하여 측정되고 패턴 치우침 다양성을 모니터링하기 위해 사용될 수 있다. 하나의 가능한 유즈 케이스는 일부 웨이퍼 위치에서 PPW(115)가 어떤 특정 사양을 초과하는 경우 이 위치들이 수율 문제를 겪을 수 있다는 점이다. 더욱이, PPW 시그니쳐(signature)에 기초해서 또는 스마트 타겟 설계를 이용해서, 문제가 되는 처리 단계가 식별될 수 있다. 이것은 인라인 근본 원인 분석에 추가하여 많은 조기 처리 단계에서 익스커션 모니터링(excursion monitoring)을 가능하게 한다.
발명자들이 실행한 프로리스(prolith) 시뮬레이션에 의하면 설계된 층에서 선 또는 구멍(hole)과 같은 상이한 소자 패턴들이 스캐너 수차에 의해 상이하게 영향받는 것으로 나타났다. 예를 들면, 하나의 설계에서, 구멍의 패턴 배치 오차(PPE)는 40nm의 CD인 경우 선의 PPE보다 더 작았고, 구멍 PPE는 40-80nm 사이에서 선 PPE와 유사하였다.
PPW 타겟(102)의 설계는 소자 패턴 행동의 측정법 대 계측 피처 보고 오버레이 및/또는 시뮬레이션을 이용하여 최적화될 수 있다(처리 조건이 변화할 때). 이 접근법에서, PPW 타겟 패턴은 소자 패턴과 상이할 수 있다. 예를 들어서 만일 어떤 처리 단계가 어떤 길이 규모에서 밀도에 강하게 의존하면, 타겟의 상이한 피처들은 이 길이 규모에서 상이한 밀도를 가질 것이다. 그러한 처리는 1-10㎛의 길이 규모를 가진 CMP 또는 50nm-1㎛의 길이 규모를 가진 에칭일 수 있다(실제 수는 처리 의존적이고 다를 수 있다). 다른 예는 스캐너 수차에 대한 응답을 수정할 수 있는 피치에 대한 의존성이다. 수정 가능한 추가의 파라미터는 예를 들면 형상, 듀티사이클 및 이전 층 패턴이다.
뒤에서 예시되는 바와 같이, 다음과 같은 2개의 상이한 접근법이 취해질 수 있다: (i) PPW 타겟(102)은 임의의 수차를 모니터링하기 위해 사용될 수 있고, 따라서 특정 소자 피처에 관한 임의의 수차에 반응하도록 설계된 피처를 가질 수 있고, (ii) PPW 타겟(102)은 특정 수차에 민감하도록 및 인라인 PPW 근본 원인 분석을 허용하도록 설계될 수 있다. 더 나아가 양자의 접근법에서, 처리, 리소그래피 및 계측 시뮬레이션은 상이한 소자 및 타겟 피처들의 상대적 배치를 일치시키기 위해 사용될 수 있다. 소자 및 타겟 PPW는 동일하거나 알려진 인수만큼 더 클 수 있다(즉, 동일한 처리 변동이 있을 때 PPWtarget=A·PPWdevice이고, 여기에서 A는 공지의 상수이다). 발명자들은 PPW(115)가 필드 폭 및/또는 웨이퍼 폭 분석을 적용함으로써 특정의 비대칭 PV를 특징화하고 이것을 특정 처리에 관련시키기 위해 사용될 수 있다는 것을 또한 알아내었다.
도 3a 및 도 3b는 발명의 일부 실시형태에 따른, x 방향을 따르는 필드 폭 PPW 치수를 개략적으로 보인 것이다. 도 3a는 PPW 치수를 화살표로 표시해서 모든 수차를 모니터링하는 제1 접근법을 개략적으로 보인 것이고, 도 3b는 (크고) 사양 밖의 PPW 값(굵은 화살표)으로 표시된 바와 같이 소자가 일부 수율 손실을 받는 필드 위치를 개략적으로 보인 것이다. 더욱이, PPW의 필드 시그니쳐는 스캐너 수차에 대하여 전형적이다. 이 정보는 스캐너 수차가 통제 밖에 있음을 팹(fab)에게 경고하기 위해 사용될 수 있다.
도 4a 내지 4c는 발명의 일부 실시형태에 따른, 웨이퍼 폭 x PPW 치수를 개략적으로 보인 것이다. 전체 웨이퍼(80)의 수준에서, (필드당 PPW를 표시하는 단일 화살표에 의해 표시된) 웨이퍼(80)에서 필드(85)에 대한 PPW의 가변성은 에칭 시그니쳐(도 4a, 측방향으로 증가하는 PPW에 의해 표시됨), 에칭 익스커션(도 4b, 굵고 가장 큰 화살표), CMP 시그니쳐 및 익스커션(도 4c, 굵고 가장 큰 화살표) 등과 같은 각종 웨이퍼 규모 PV를 검출하기 위해 사용될 수 있다. 웨이퍼 전역에서 PPW 경사도의 방향성 분석(예를 들면, x 대 y 방향)은 특정의 부정확성 소스와 상관될 수 있다. 필드 수준에서의 PPW 경사도와 웨이퍼 수준에서의 PPW 경사도 간의 관계가 또한 특정의 부정확성 원인을 표시할 수 있다. 이러한 관계는 PPW의 전체 근본 원인 분석을 적용함으로써 자세히 학습될 수 있다.
필드 및 웨이퍼에 대한 PPW 패턴은 생산된 소자에 대한 비대칭 PV의 효과와 충격을 정량화하는 수단이고 이러한 효과를 정량화하는 새로운 방법을 제공한다는 점에 주목한다.
도 5a, 5b 및 도 6a-6c는 발명의 일부 실시형태에 따른 PPW 타겟(102)의 하이 레벨 개략 설명도이다.
도 5a는 오버레이 임계 패턴(110) 및/또는 수율 임계 패턴(120)을 포함하는 몇 가지 임계 패턴으로 구성된 이미징 타겟(102)의 상면도를 개략적으로 보인 것이다. 임계 패턴의 임의의 하나 이상의 조합이 임의 수의 타겟을 구성하기 위해 사용될 수 있다.
도 5b는 상이한 분할 피치를 나타내는 분할 요소들과 함께 주기적인 구조를 가진 타겟(102)을 포함한 소정의 실시형태를 개략적으로 보인 것이다. 예를 들면, 고급 이미징 계측(Advanced Imaging Metrology, AIM)과 같은 이미징 타겟(102)의 요소(103A)(및 가능하게는 추가적인 구조)를 가진 상이한 주기적 구조물(103)은 상이한 임계 패턴을 시뮬레이트하고 및/또는 PV 하에서 PPW(115)를 특징화하기 위해 분할 피치(p1, p2 등) 및 요소 CD(CD1, CD2 등)에서 다를 수 있다. 분할 요소들 간의 갭(G)과 요소 폭(D)은 주기적 구조물에서 동일하게 유지될 수 있다. 소정의 실시형태는 예를 들면 상이한 피치(pi) 및/또는 상이한 CDi를 가진 4개의 집합의 주기적 구조물을 포함한다(예를 들면, 80nm, 100nm, 150nm 및 200nm의 피치). (예를 들면, 마이크로 로딩 및 새도잉(shadowing) (종횡비) 효과를 포함한 반응성 이온 에칭의) 에칭 시뮬레이션은 에칭 효과에 기인하는 PPW의 가능한 관련 길이 규모가 약 50-200nm일 수 있다는 것을 나타낸다(일부 소자 레이아웃 및 에칭 처리에 대해서). 도 5b에 도시된 원리에 따라 설계된 PPW 타겟(102)은 모든 피처들이 동일한 층에 있고 분할 피치(Pi)가 조악한 스페이스(G) 및 분할 듀티 사이클(D)이 일정하게 유지되는 동안 상이한 격자들 사이에서 변화되는 이미징 오버레이 타겟일 수 있다. 상이한 피처들 간의 상대적 오프셋의 측정은 소자 PPW를 나타낼 수 있다. 도 5b에 도시된 PPW 타겟(102)은 3개 이상의 패턴을 포함할 수 있음에 주목한다.
소정의 실시형태는 동일한 복수의 특정 기하학적 파라미터 값을 가진 복수의 구조물(103)을 포함한 이미징 타겟(102)을 포함한다. 소정의 실시형태에 있어서, 구조물(103)은 동일한 조악한 스페이스(G) 및 동일한 듀티 사이클(D)과 같은 동일한 기하학적 파라미터 값을 가진 주기적 구조물(103)일 수 있다. 주기적 구조물(103)은 주기적 구조물(103)들 간에 상이한 분할 피치를 가진 분할 요소(103A)를 포함한다.
도 6a-6c는 발명의 일부 실시형태에 따른 스캐터로메트리 오버레이(scatterometry overlay, SCOL) 타겟(102)을 개략적으로 보인 것이다.
도 6a는 오버레이 임계 패턴(110) 및/또는 수율 임계 패턴(120)을 포함한 수 개의 임계 패턴으로 이루어진 제1 타겟 층(102A) 및 동일하거나 유사한 구조물을 포함하고 타겟(102)의 모든 임계 패턴에 대하여 공유되는 제2 타겟 층(102B)을 구비한 SCOL 타겟(102)의 개략적 측면도이다. 타겟(102)은 실제 측정시 및/또는 PPW(115)를 추정하기 위한 시뮬레이션시에 사용될 수 있다는 점에 주목한다. 소정의 실시형태에 있어서, 타겟(102)은 상이한 처리 파라미터 집합 하에서 측정 및/또는 시뮬레이트될 수 있고, 따라서 소정 범위의 처리 파라미터 하에서 PV를 특징화하기 위해 사용될 수 있다.
도 6b는 공통 피치(p1=p2=p3) 및 상이한 CD(CD1, CD2, CD3 등)를 가진 주기적 구조물을 구비한 1층의 SCOL 타겟(102)의 개략적 상면도이다. 소정의 실시형태는 예를 들면 상이한 CDi(예를 들면, 50nm, 75nm, 100nm 및 125nm의 CD)를 가진 주기적 구조물의 4개의 집합을 포함한다. 몇 개의 셀이 이전 층 격자를 모든 셀에 대하여 동일하게 유지하면서 상이한 현재 층 CD와 함께 설계될 수 있다. 상부 및 하부 셀은 각각 +f0 및 -f0의 오프셋을 갖는다. 소정 실시형태는 복수의 셀 쌍(103)을 포함한 SCOL 타겟(102)을 포함하고, 셀(103A)은 타겟(102)의 이전 층(도시 생략됨. 도 6a의 층(102B)과 유사함)에서 주기적 구조물을 공유한다. 각 쌍(103)에서의 셀(103A)은 공유된 주기적 구조물에 대하여 반대로 설계된 오프셋(+f0 및 -f0)을 갖는다. 각 셀 쌍(103A)의 상부층(도 6a의 층(102A)과 동일함)에서의 주기적 구조물(103)은 다른 셀 쌍(103A)에 대하여 동일한 피치(p1=p2=p3) 및 상이한 CD(CD1≠CD2≠CD3)를 갖는다.
도 6c는 상이한 피치(p1, p2, p3 등) 및 상이한 CD(CD1, CD2, CD3 등)를 가진 분할 요소를 반복 패턴으로 구비하고 상이한 요소들에 대하여 공통 피치(P)를 가진 단일층(나란한 SCOL)을 포함한 SCOL 타겟(102)의 개략적 상면도이다. 이러한 타겟(102)은 미국 특허 출원 제62/110,431호에 설명되어 있는 유도 오프셋 및 알고리즘을 이용하여 측정될 수 있고, 상기 미국 특허 출원은 인용에 의해 그 전부가 본원에 통합된다. 소정의 실시형태는 피치(p1≠p2≠p3) 및 CD(CD1≠CD2≠CD3)가 서로 상이한 복수의 주기적 요소(103A)를 포함한 반복 구조물(103)(주기적으로, 즉 피치 P를 갖고 반복됨)을 가진 주기적 구조물을 포함한 단일층의 SCOL 타겟(102)을 포함한다.
소정의 실시형태에 있어서, 계측 타겟(102)은 특정 역치보다 큰 변동을 처리하도록 오버레이 감도를 가진 것으로서 소자 설계에서 식별된 복수의 오버레이 임계 패턴을 포함한다. 계측 타겟(102)은 오버레이 임계 패턴의 대칭화 및 반복에 의해 설계될 수 있다. 계측 타겟(102)은 오버레이 임계 패턴들 중 상이한 오버레이 임계 패턴에 따라 각각 설계된 복수의 셀을 포함한 이미징 타겟으로서, 또는 오버레이 임계 패턴들 중 상이한 오버레이 임계 패턴에 따라 각각 설계된 복수의 셀 및 모든 셀에서 동일한 파라미터를 가진 적어도 하나의 주기적 구조물을 가진 적어도 하나의 공유 층을 포함한 SCOL 타겟으로서 설계될 수 있다. 소정의 실시형태에 있어서, 타겟(102)은 오버레이 임계 패턴의 계산된 파라미터 공간 내에 있거나 계산된 파라미터 공간을 둘러싸도록 설계될 수 있다. 상이한 패턴은 CD 및/또는 피치가 다를 수 있고, 또는 CD 및/또는 피치가 동일하지만 기타의 기하학적 속성이 다를 수 있다는 점에 주목한다.
유리하게도, PPW 모니터링은 광학 오버레이 계측 및 타겟을 이용한 소자 패턴 배치 다양성의 인라인 모니터링, 및 인라인 PPW 모니터링에 기초한 익스커션 검출을 제공한다. 더 나아가, PPW 분석은 동일층에서 상이한 소자 패턴의 상대적 배치를 나타내는 타겟 설계에 기초하여 처리 단계(예를 들면, 에칭, CMP, 증착, 스캐너 수차 등)의 제어를 제공할 수 있다. PPW 접근법은 또한, 타겟 PPW가 소자 PPW와 관련하여 공지의 인수만큼 더 큰 것을 비롯해서 (단일 소자 및 처리에 대해 단일 타겟을 최적화하는 대신에) 상이한 소자 및 타겟 피처의 상대적 배치를 정합시키기 위해 처리, 리소그래피 및 계측 시뮬레이션을 이용할 수 있게 한다. 마지막으로, PPW 접근법은 PPW 필드 시그니쳐, PPW 웨이퍼 시그니쳐, PPW 익스커션 단계(예를 들면, 리소그래피 후, 에칭 후, CMP 후 등), 및 다른 길이 규모에서의 밀도 변동 또는 처리에 특유한 다른 기하학적 변동이 있는 특수 타겟의 임의 조합에 기초하여 인라인 PPW 근분 원인 분석을 가능하게 한다.
도 7은 발명의 일부 실시형태에 따른, 오버레이 및 차원적 측정을 결합한 에지 배치 오차(EPE)의 개념 및 계산의 하이 레벨 개략 설명도이다. 도 7은 이중, 사중 또는 일반적으로 다중 패터닝에 의해 생성되는 활성 층(82) 및 게이트 층(81)을 포함한, 예를 들면 핀(fin) 전계효과 트랜지스터(FinFET) 소자의 생산 단계(84A, 84B)를 개략적으로 보인 것이다. 단계 84A에서 층(81, 82)을 생성한 후에, 컷 마스크(83)를 적용(94A)하여 게이트 층(81)의 일부를 제거하고(예시된 경우에서) 그에 따라서 기능 소자를 산출한다. 컷 마스크(83)는 컷의 위치 및 치수를 나타내는 타원으로서 도 7에 표시되어 있다. 이 처리를 적용할 때, 동일한 층 및 다른 층에서 요소들 간의 공간적 관계를 특징화하기 위해 복수의 정확성 측정이 사용되고, 이것은 일반적으로 다른 위치에서의 에지 배치 오차(EPE)라고 부른다. 이러한 공간 관계를 표시하는 8개의 EPE(95A)가 예시되어 있다. 명백하게, EPE(95A)는 수학식 1에서와 같이 규정될 수 있고, 여기에서 OVL은 층(82)과 관련한 층(81)의 (공유된) 오버레이를 나타내고, ΔCD1, ΔCD2, ΔCD3는 위치 순서에 따른 요소(82)들의 CD에서의 오차를 나타내며, ΔCDs2는 요소(82)들 간의 공간의 CD에서의 오차를 나타내고, ΔCDc1 및 ΔCDc2는 컷(83)의 CD에서의 오차(Δ 컷 CD)를 나타낸다.
Figure pct00001
관련된 품질 기준은 모든 요소 에지 쌍들 간의 적절한 간격을 보장하기 위해 모든 EPEi(모든 i에 대하여 EPEi>EPE역치임)에 대하여 더 낮은 경계일 수 있다.
OVL 및 각종 CD가 PV에 대하여 상이한 감도를 갖기 때문에, 1개 또는 일부 EPEi는 PV에 기인하여 다른 것보다 더 작아지는 경향이 있고, 계측 피드백은 설계에서 EPEi를 등화시키는 교정을 포함할 수 있다. 예를 들면, 소정의 실시형태에 있어서, 컷(83)은 뒤에서 설명하는 것처럼 더 넓은 처리 창을 제공하기 위해 (예를 들면 재배치 또는 확대된) 컷(123)으로 수정 또는 리타겟팅될 수 있다. 구체적으로, 맨드렐 CD 오차(맨드렐은 핀(fin)의 생성을 지원하고 핀들 간의 간격을 결정하는 요소임)는 컷 CD 리타겟팅에 의해 보상될 수 있다.
도 8a 내지 8d는 발명의 일부 실시형태에 따른 처리 창에서 EPE 제한의 효과에 대한 하이 레벨 개략 설명도이다. 도 8a는 OVL과 Δ 컷 CD 값의 분포(70)에서 EPE 제한(71)(수학식 1)을 개략적으로 보인 것이다. 이 예에서는 4개의 가장 제한이 있는 EPE 제한(71)만이 제시되어 있다. 도 8b는 허용된 OVL 및 Δ 컷 CD 값으로서 규정된 처리 창(75)을 개략적으로 보인 것이고, EPE 중의 임의의 하나를 너무 작게 만드는 OVL 및 Δ 컷 CD 값은 처리 창(75)으로부터 배제된다(76). 도 8c는 EPE 제한(71)에서 처리 변동(PV)의 효과, 즉 처리 창(75)을 더욱 좁히는 복수의 EPE 제한(71A)의 발생을 개략적으로 보인 것이다. 도 8d는 EPE 제한(71) 및 처리 창(75)에서 2nm 맨드렐 CD 오차의 효과를 개략적으로 보인 것이다. 오차는 OVL 및 Δ 컷 CD 값의 분포(70) 내로 더 깊게 절단하고 처리 창(75)을 감소시키도록 일부 EPE 제한(137)을 이동시킨다(예시된 경우에는 ca. 1%의 수율 손실을 야기한다). 오버레이 제어가 PV 오차에 응답하도록 엄격하게 될 수 있지만(예시된 경우에는 거의 1nm 더 엄격한 OVL 제어가 요구된다), 컷 CD의 리타겟팅은 오버레이 버짓을 유지하면서 처리 창의 크기 감소를 축소할 수 있다.
도 9a-9c는 발명의 일부 실시형태에 따른, 맨드렐 CD 오차에 기인하는 처리 창의 내로우잉에 의한 수율 손실을 감소시키는 수단으로서 컷 CD 리타겟팅의 하이 레벨 개략 설명도이다. 도 9a는 ca. 1%의 수율 감소를 야기하는 2nm 맨드렐 CD 오차에 대한 처리 창(75) 및 배제된 값(76)의 예를 보인 것이다. 도 9b는 0.5% 이하로 수율 손실을 감소시키는 더 엄격한 오버레이 제어를 보인 것이다(개략적으로 도 9a의 -10nm<OVL<10nm로부터 도 9b의 -8nm<OVL<8nm로 더 좁은 전체 값 분포에 주목한다). 도 9c는 예시된 경우에 2nm만큼 컷 CD 리타겟팅의 실시형태를 보인 것이며(분포의 이동에 주목한다), 이것은 더 엄격한 오버레이 제어 없이 수율 손실을 마찬가지로 0.5% 이하로 감소시킨다. 그러므로 EPE 측정에 기초한 생산 처리의 수정은 더 작은 소자 치수에서 PV 효과에 대한 효율적인 수용을 제공한다. 다른 PV 인수의 효과는 유사한 방법으로 제거되거나 교정된 다른 생산 파라미터만큼 완화될 수 있다는 점에 주목한다.
도 10은 발명의 일부 실시형태에 따른 다중 컷 CD 리타겟팅의 하이 레벨 개략 설명도이다. 소정의 실시형태에 있어서, EPE에 대하여 유사한 효과를 갖는 컷 마스크의 상이한 부분들은 상이한 값에 의해 리타겟팅될 수 있다. 일반적으로, EPE에 대하여 다른 효과를 갖는 PV 인수는 수율을 더욱 증대시키도록 처리 창의 다른 리타겟팅 교정에 의해 보상될 수 있다. 도시된 예에서, 마스크 부분(또는 마스크)(140A)의 컷(83A)은 각각의 처리 창(75A)을 산출하도록 -2nm만큼 리타겟팅되고(상부의 처리 창 리타겟팅 도(135A)에서 점으로 표시됨); 마스크 부분(또는 마스크)(140B)의 컷(83B)은 각각의 처리 창(75B)을 산출하도록 +2nm만큼 리타겟팅된다(하부의 처리 창 리타겟팅 도(135B)에서 점으로 표시됨). PPW와 관련해서, 일 방향으로 PPW(115)의 팽창을 야기하는 인수는 함께 교정될 수 있고, 반대 방향으로 PPW(115)의 팽창을 야기하는 인수와 구별된다는 점에 주목한다. 설계 분석(101)은 각종의 경우에 유사한 교정을 포함할 수 있다.
도 11은 발명의 일부 실시형태에 따른 방법(200)의 하이 레벨 흐름도이다. 방법(200)은 예를 들면 계측 모듈 내의 적어도 하나의 컴퓨터 프로세서에 의해 적어도 부분적으로 구현될 수 있다. 소정의 실시형태는 방법(200)의 관련 단계들을 실행하도록 구성된 컴퓨터 판독가능 프로그램이 저장된 컴퓨터 판독가능 기억 매체를 포함한 컴퓨터 프로그램 제품을 포함한다. 소정의 실시형태는 방법(200)의 실시형태에 의해 설계된 각 타겟의 타겟 설계 파일을 포함한다.
방법(200)은 소자 설계에서 오버레이 임계 패턴을 식별하는 단계(단계 210) 및 오버레이 임계 패턴에 대응하는 계측 타겟을 이용 및 설계하는 단계(단계 220)를 포함할 수 있다. 예를 들면, 오버레이 임계 패턴은 특정 역치보다 큰 변동을 처리하도록 오버레이 감도를 가진 것일 수 있다.
소정의 실시형태에 있어서, 타겟은 임계 패턴의 요약화 및 반복에 의해 설계될 수 있다(단계 222). 소정의 실시형태에 있어서, 계측 타겟은 오버레이 임계 패턴들 중 상이한 오버레이 임계 패턴에 따라 각각 설계된 복수의 셀(예를 들면 나란하게 배치됨)을 포함하도록 설계될 수 있고, 및/또는 적어도 하나의 공유 층에서, 모든 셀에서 동일한 파라미터를 가진 적어도 하나의 주기적 구조물을 구비한 복수의 셀을 포함하도록 설계될 수 있다(단계 225).
방법(200)은 임계 패턴의 파라미터 간격을 계산하는 단계(단계 230)와, 예를 들면 타겟이 상기 계산된 파라미터 간격 내에 있도록 설계함으로써 및/또는 타겟이 상기 계산된 파라미터 간격을 둘러싸도록 설계함으로써 타겟을 상기 계산된 파라미터 간격에 관련시키는 단계(단계 235)를 또한 포함할 수 있다.
소정의 실시형태에 있어서, 방법(200)은 비대칭 처리 변동(PV)에 기인하는 오버레이 임계 패턴의 가변 배치를 정량화하기 위해 패턴 배치 폭(PPW) 측정치를 도출하는 단계(단계 240)와, 인라인 PPW 측정에 기초하여 익스커션을 모니터링하는 단계(단계 245)를 포함할 수 있다. 방법(200)은 또한 도출된 PPW 측정치에 따라 가변 배치에 대한 배치 오차를 교정하는 단계(단계 250)를 포함할 수 있다. 방법(200)은 필드 수준 및/또는 웨이퍼 수준에서 PV를 특징화하기 위해 PPW 측정치를 이용하는 단계(단계 260)를 더 포함할 수 있다.
소정의 실시형태에 있어서, 방법(200)은 특정의 처리 변동에 기인하여 좁아지는 대응하는 처리 창에 따라 수율 임계 패턴을 식별하는 단계(단계 270)를 포함할 수 있고, 상기 내로우잉은 처리 파라미터에서 패턴의 에지 배치 오차(EPE)의 의존성에 의해 규정된다. 방법(200)은 수율 임계 패턴에서 PV의 효과에 기인하는 처리 창의 내로우잉을 추정하는 단계(단계 275) 및/또는 처리 창의 내로우잉을 감소시키기 위해 적어도 하나의 처리 파라미터를 수정하는 단계(단계 280)를 또한 포함할 수 있다.
소정의 실시형태에 있어서, 방법(200)은 처리 창에서 그들의 효과에 따라 식별된 수율 임계 패턴을 연관시키는 단계(단계 290), 및 예컨대 연관된 임계 패턴의 생성을 연관시키도록 컷 마스크를 분할함으로써(단계 297) 관련 패턴들에 공통적으로 처리 창 내로우잉을 교정하는 단계(단계 295)를 포함할 수 있다.
방법(200)은 동일한 조악한(coarse) 간격 및 듀티 사이클을 가진 복수의 주기적 구조물 및 상이한 요소 분할 피치를 갖도록 이미징 타겟을 설계하는 단계(단계 300)를 포함할 수 있다.
방법(200)은 이전 층의 주기적인 구조물을 공유하고 현재(상부) 층에서 동일한 피치 및 상이한 CD를 가진 복수의 셀 쌍을 구비한 SCOL 타겟을 설계하는 단계(단계 310)를 포함할 수 있고, 각 쌍에서의 셀들은 이전(하부) 층에서의 공유된 주기적 구조물과 관련하여 반대의 설계된 오프셋을 갖는다.
방법(200)은 피치 및 CD가 서로 상이한 요소들을 가진 주기적으로 반복되는 구조물로서 단일 층 SCOL 타겟을 설계하는 단계(단계 320)를 포함할 수 있다.
방법(200)은 임의의 설계된 타겟을 생성하는 단계(단계 330) 및/또는 임의의 타겟을 측정하고 측정으로부터 계측 측정치를 도출하는 단계(단계 340)를 또한 포함할 수 있다.
상기 설명에서, 실시형태는 발명의 실시예 또는 구현예이다. "일 실시형태", "실시형태", "소정 실시형태" 또는 "일부 실시형태" 등의 각종 표현은 모두가 반드시 동일한 실시형태를 인용할 필요가 없다.
발명의 각종 특징들을 단일 실시형태의 상황으로 설명할 수 있지만, 특징들은 또한 별도로 또는 임의의 적당한 조합으로 제공될 수 있다. 반대로, 발명을 명확성을 위해 별도의 실시형태의 상황으로 여기에서 설명할 수 있지만, 발명은 또한 단일 실시형태로 또한 구현될 수 있다.
발명의 소정 실시형태는 전술한 다른 실시형태로부터의 특징들을 포함할 수 있고, 소정의 실시형태는 전술한 다른 실시형태로부터의 요소들을 통합할 수 있다. 특정 실시형태의 상황에서 발명의 요소들의 설명은 그들의 사용을 특정 실시형태만으로 제한하는 것이 아니다.
또한, 본 발명은 각종 방법으로 실행 또는 실시될 수 있다는 점, 및 본 발명은 전술한 설명에서 개시한 실시형태가 아닌 다른 소정의 실시형태로 구현될 수 있다는 점을 이해하여야 한다.
본 발명은 예시된 도면 또는 대응하는 설명으로 제한되지 않는다. 예를 들면, 흐름은 각각의 예시된 박스 또는 상태를 통해 이동할 필요가 없고, 또는 예시되고 설명한 것과 정확히 동일한 순서로 이동할 필요가 없다.
여기에서 사용한 기술적 및 과학적 용어들의 의미는 다르게 규정되지 않는 한 본 발명이 속하는 기술 분야의 당업자에게 공통적으로 이해된다.
비록 본 발명을 제한된 수의 실시형태와 관련하여 설명하였지만, 실시형태들은 발명의 범위를 제한하는 것으로 해석되지 않아야 하고, 양호한 실시형태 중의 일부를 예시한 것으로 해석되어야 한다. 다른 가능한 변경, 수정 및 응용도 또한 발명의 범위 내에 속한다. 따라서, 발명의 범위는 지금까지 설명한 것으로 제한되지 않고 첨부된 특허 청구범위 및 그 법적 균등물에 의해 제한되어야 한다.

Claims (32)

  1. 방법에 있어서,
    소자 설계에서 오버레이 임계 패턴들을 식별하는 단계; 및
    상기 식별된 오버레이 임계 패턴들에 대응하는 계측 타겟(metrology target)들을 이용하는 단계
    를 포함한 방법.
  2. 제1항에 있어서, 상기 이용된 계측 타겟들은 소자 설계에서의 오버레이 임계 패턴들에 따라 설계된 것인 방법.
  3. 제2항에 있어서, 상기 오버레이 임계 패턴들의 대칭화 및 반복에 의해 상기 계측 타겟들을 설계하는 단계를 더 포함한 방법.
  4. 제2항 또는 제3항에 있어서, 상기 오버레이 임계 패턴들 중 상이한 오버레이 임계 패턴에 따라 각각이 설계된 복수의 셀들을 포함하도록 상기 계측 타겟들을 설계하는 단계를 더 포함한 방법.
  5. 제4항에 있어서, 적어도 하나의 공유 층에서, 모든 셀에서 동일한 파라미터를 가진 적어도 하나의 주기적 구조물을 갖도록 셀을 설계하는 단계를 더 포함한 방법.
  6. 제1항에 있어서, 오버레이 임계 패턴의 파라미터 간격을 계산하는 단계; 및
    상기 계산된 파라미터 간격에 상기 타겟들을 관련시키는 단계
    를 더 포함한 방법.
  7. 제6항에 있어서, 상기 계산된 파라미터 간격에 상기 타겟들을 관련시키는 단계는, 상기 계산된 파라미터 간격 내에 있도록 상기 타겟들을 설계하는 단계를 포함한 것인 방법.
  8. 제6항에 있어서, 상기 계산된 파라미터 간격에 상기 타겟들을 관련시키는 단계는, 상기 계산된 파라미터 간격을 둘러싸도록 상기 타겟을 설계하는 단계를 포함한 것인 방법.
  9. 제1항에 있어서, 비대칭 처리 변동(PV)에 기인하는 오버레이 임계 패턴들의 가변 배치를 정량화하기 위해 패턴 배치 창(Pattern Placement Window, PPW) 측정치를 도출하는 단계를 더 포함한 방법.
  10. 제9항에 있어서, 인라인 PPW 측정에 기초하여 익스커션(excursion)을 모니터링하는 단계를 더 포함한 방법.
  11. 제9항에 있어서, 상기 도출된 PPW 측정치에 따라 가변 배치와 관련한 배치 오차를 교정하는 단계를 더 포함한 방법.
  12. 제9항에 있어서, 필드 및/또는 웨이퍼 수준에서 PV를 특징화하기 위해 PPW 측정치를 이용하는 단계를 더 포함한 방법.
  13. 특정의 처리 변동에 기인하는 대응하는 처리 창 내로우잉(process window narrowing)에 따라 수율 임계 패턴들을 식별하는 단계를 포함하고, 상기 내로우잉은 처리 파라미터에서 패턴의 에지 배치 오차(edge placement error, EPE)의 의존성에 의해 규정되는 것인 방법.
  14. 제13항에 있어서, 상기 수율 임계 패턴들에서 PV의 효과에 기인하는 처리 창의 내로우잉을 추정하는 단계를 더 포함한 방법.
  15. 제13항에 있어서, 상기 처리 창의 내로우잉을 감소시키기 위해 적어도 하나의 처리 파라미터를 수정하는 단계를 더 포함한 방법.
  16. 제13항에 있어서, 상기 처리 창에서 그 효과에 따라 상기 식별된 수율 임계 패턴들을 연관시키는 단계를 더 포함한 방법.
  17. 제16항에 있어서, 연관된 패턴들에 대해 공통적으로 상기 처리 창 내로우잉을 교정하는 단계를 더 포함한 방법.
  18. 제17항에 있어서, 상기 연관된 임계 패턴들의 생성을 연관시키도록 컷 마스크를 분할하는 단계를 더 포함한 방법.
  19. 제1항 내지 제18항 중 어느 한 항에 따른 방법의 적어도 하나의 단계를 실행하도록 구성된 컴퓨터 판독가능 프로그램으로 구체화된 비일시적 컴퓨터 판독가능 기억 매체를 포함한 컴퓨터 프로그램 제품.
  20. 특정 역치보다 큰 처리 변동에 대한 오버레이 감도를 갖는 것으로서 소자 설계에서 식별되는 복수의 오버레이 임계 패턴들을 포함한 계측 타겟.
  21. 제20항에 있어서, 오버레이 임계 패턴들의 대칭화 및 반복에 의해 설계되는 계측 타겟.
  22. 제20항 또는 제21항에 있어서, 오버레이 임계 패턴들 중 상이한 오버레이 임계 패턴에 따라 각각이 설계된 복수의 셀들을 포함한 이미징 타겟으로서 설계된 계측 타겟.
  23. 제20항 또는 제21항에 있어서, 오버레이 임계 패턴들 중 상이한 오버레이 임께 패턴에 따라 각각이 설계된 복수의 셀들, 및 모든 셀에서 동일한 파라미터를 가진 적어도 하나의 주기적 구조물을 가진 적어도 하나의 공유 층을 포함한 스캐터로메트리 오버레이(scatterometry overlay, SCOL) 타겟으로서 설계된 계측 타겟.
  24. 제20항에 있어서, 상기 오버레이 임계 패턴의 계산된 파라미터 간격 내에 있거나 상기 계산된 파라미터 간격을 둘러싸도록 설계된 계측 타겟.
  25. 동일한 복수의 특정 기하학적 파라미터 값들을 가진 복수의 구조물들을 포함한 이미징 타겟.
  26. 제25항에 있어서, 상기 특정 기하학적 파라미터들은 조악한(coarse) 간격 및 듀티 사이클을 포함한 것인 이미징 타겟.
  27. 제25항에 있어서, 상기 구조물은 주기적이고, 주기적 구조물은 주기적 구조물들 간에 상이한 분할 피치(segmentation pitch)를 가진 분할 요소들을 포함한 것인 이미징 타겟.
  28. 복수의 셀 쌍들을 포함하고, 상기 셀들은 타겟의 하부 층에서 주기적 구조물을 공유하며, 각 쌍 내의 셀들은 공유된 주기적 구조물과 관련하여 반대의 설계된 오프셋을 갖고, 각각의 셀 쌍의 상부 층에서의 주기적 구조물은 다른 셀 쌍들과 관련하여 동일한 복수의 특정 기하학적 파라미터 값들을 갖는 것인 SCOL 타겟.
  29. 제28항에 있어서, 상기 특정 기하학적 파라미터들은 피치 및 CD를 포함한 것인 SCOL 타겟.
  30. 특정 기하학적 파라미터들이 서로 상이한 복수의 주기적 요소들을 포함한 반복 구조물을 구비한 주기적 구조물을 포함한 단일 층 SCOL 타겟.
  31. 제30항에 있어서, 상기 특정 기하학적 파라미터들은 피치 및 CD를 포함한 것인 단일 층 SCOL 타겟.
  32. 제19항 내지 제31항 중 어느 한 항에 따른 계측 타겟의 계측 측정법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021126378A1 (en) * 2019-12-19 2021-06-24 X Development Llc Techniques for determining fabricability of designs by searching for forbidden patterns

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546790B2 (en) 2016-03-01 2020-01-28 Asml Netherlands B.V. Method and apparatus to determine a patterning process parameter
US10339246B2 (en) * 2016-05-26 2019-07-02 Synopsys, Inc. Schematic overlay for design and verification
US10120973B2 (en) 2017-03-15 2018-11-06 Applied Materials Israel Ltd. Method of performing metrology operations and system thereof
US10296702B2 (en) 2017-03-15 2019-05-21 Applied Materials Israel Ltd. Method of performing metrology operations and system thereof
US10656535B2 (en) * 2017-03-31 2020-05-19 Imec Vzw Metrology method for a semiconductor manufacturing process
JP6942555B2 (ja) * 2017-08-03 2021-09-29 東京エレクトロン株式会社 基板処理方法、コンピュータ記憶媒体及び基板処理システム
US11067902B2 (en) * 2017-08-07 2021-07-20 Asml Netherlands B.V. Computational metrology
WO2019035854A1 (en) * 2017-08-16 2019-02-21 Kla-Tencor Corporation MACHINE LEARNING IN RELATION TO METROLOGY MEASUREMENTS
US20190250504A1 (en) * 2017-10-23 2019-08-15 Kla-Tencor Corporation Reduction or elimination of pattern placement error in metrology measurements
US10837919B2 (en) * 2017-11-06 2020-11-17 Kla Corporation Single cell scatterometry overlay targets
US10533848B2 (en) * 2018-03-05 2020-01-14 Kla-Tencor Corporation Metrology and control of overlay and edge placement errors
WO2019182637A1 (en) 2018-03-19 2019-09-26 Kla-Tencor Corporation Overlay measurement using multiple wavelengths
EP3807924A4 (en) * 2018-07-30 2022-01-26 KLA - Tencor Corporation REDUCING DEVICE OVERLAY ERRORS
NL2024878A (en) * 2019-02-19 2020-08-27 Asml Holding Nv Metrology system, lithographic apparatus, and method
CN114342053A (zh) 2019-09-16 2022-04-12 科磊股份有限公司 周期性半导体装置偏移计量学系统及方法
CN113325661A (zh) * 2020-02-28 2021-08-31 中芯国际集成电路制造(上海)有限公司 光罩图形测量方法及其系统
TWI743792B (zh) * 2020-05-19 2021-10-21 力晶積成電子製造股份有限公司 半導體製程用游標尺及使用其進行的微影製程檢測方法
US11910826B2 (en) 2021-01-18 2024-02-27 Altria Client Services Llc Heat-not-burn (HNB) aerosol-generating devices and capsules
WO2024012772A1 (en) * 2022-07-14 2024-01-18 Asml Netherlands B.V. Metrology target and associated metrology method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050283747A1 (en) * 2004-02-24 2005-12-22 Konstantinos Adam OPC simulation model using SOCS decomposition of edge fragments
KR20090052659A (ko) * 2007-11-21 2009-05-26 주식회사 하이닉스반도체 반도체 소자의 설계 방법
KR20090077587A (ko) * 2008-01-11 2009-07-15 주식회사 하이닉스반도체 노광 마스크 제작 방법
KR20130082110A (ko) * 2012-01-10 2013-07-18 에이에스엠엘 네델란즈 비.브이. 확률적 효과들을 감소시키기 위한 소스 마스크 최적화

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007325A1 (en) * 2002-06-11 2004-01-15 Applied Materials, Inc. Integrated equipment set for forming a low K dielectric interconnect on a substrate
US20040171260A1 (en) * 2002-06-14 2004-09-02 Lam Research Corporation Line edge roughness control
US7003758B2 (en) * 2003-10-07 2006-02-21 Brion Technologies, Inc. System and method for lithography simulation
US7448012B1 (en) * 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US20070230776A1 (en) * 2006-04-04 2007-10-04 Sozotek, Inc. System and method of testing imaging equipment using transformed patterns
US8445840B2 (en) * 2007-09-07 2013-05-21 Bruker Biospin Corporation Imaging target for testing quality of multiple-magnification focus and image co-registration
US7785946B2 (en) * 2007-09-25 2010-08-31 Infineon Technologies Ag Integrated circuits and methods of design and manufacture thereof
EP2324495A4 (en) * 2008-08-28 2013-06-05 Kla Tencor Corp LOCALIZED CHARACTERIZATION OF THE GEOMETRY OF A SUBSTRATE
NL2003702A (en) * 2008-11-10 2010-05-11 Brion Tech Inc Pattern selection for lithographic model calibration.
NL2005804A (en) * 2010-01-14 2011-07-18 Asml Netherlands Bv Method and apparatus for enhancing signal strength for improved generation and placement of model-based sub-resolution assist features (mb-sraf).
US9927718B2 (en) 2010-08-03 2018-03-27 Kla-Tencor Corporation Multi-layer overlay metrology target and complimentary overlay metrology measurement systems
US8631360B2 (en) * 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
US9952140B2 (en) * 2012-05-29 2018-04-24 Kla-Tencor Corporation Small spot size spectroscopic ellipsometer
US8913237B2 (en) 2012-06-26 2014-12-16 Kla-Tencor Corporation Device-like scatterometry overlay targets
US8948495B2 (en) 2012-08-01 2015-02-03 Kla-Tencor Corp. Inspecting a wafer and/or predicting one or more characteristics of a device being formed on a wafer
US9311700B2 (en) 2012-09-24 2016-04-12 Kla-Tencor Corporation Model-based registration and critical dimension metrology
WO2014062972A1 (en) * 2012-10-18 2014-04-24 Kla-Tencor Corporation Symmetric target design in scatterometry overlay metrology
US10242290B2 (en) * 2012-11-09 2019-03-26 Kla-Tencor Corporation Method, system, and user interface for metrology target characterization
US9576861B2 (en) * 2012-11-20 2017-02-21 Kla-Tencor Corporation Method and system for universal target based inspection and metrology

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050283747A1 (en) * 2004-02-24 2005-12-22 Konstantinos Adam OPC simulation model using SOCS decomposition of edge fragments
KR20090052659A (ko) * 2007-11-21 2009-05-26 주식회사 하이닉스반도체 반도체 소자의 설계 방법
KR20090077587A (ko) * 2008-01-11 2009-07-15 주식회사 하이닉스반도체 노광 마스크 제작 방법
KR20130082110A (ko) * 2012-01-10 2013-07-18 에이에스엠엘 네델란즈 비.브이. 확률적 효과들을 감소시키기 위한 소스 마스크 최적화

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021126378A1 (en) * 2019-12-19 2021-06-24 X Development Llc Techniques for determining fabricability of designs by searching for forbidden patterns
US11526152B2 (en) 2019-12-19 2022-12-13 X Development Llc Techniques for determining fabricability of designs by searching for forbidden patterns

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