CN106575630B - 使用叠加及成品率关键图案的度量 - Google Patents

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Abstract

本发明提供度量方法，其包括：识别装置设计中的叠加关键图案，所述叠加关键图案对工艺变动具有高于取决于设计规格的指定阈值的叠加敏感度；及使用对应于经识别的叠加关键图案的度量目标。替代地或互补地，度量方法包括根据归因于指定工艺变动的对应工艺窗变窄而识别成品率关键图案，其中所述变窄是通过图案的边缘布置误差EPE对工艺参数的相依性而界定。本发明提供对应目标及测量。

Description

使用叠加及成品率关键图案的度量
相关申请案的交叉参考
本申请案主张2014年7月13日申请的第62/023,882号美国临时专利申请案、2015年3月27日申请的第62/138,974号美国临时专利申请案，及2015年5月8日申请的第62/158,611号美国临时专利申请案的权利，所述专利申请案的全文以引用的方式并入本文中。
技术领域
本发明涉及度量的领域，且更特定地说，本发明涉及装置图案的度量。
背景技术
随着装置生产工艺的不断进步，度量可应对显著限制可用叠加预算的较小装置细节。因此，需要新类型的目标、新测量算法及新过程校正算法。
发明内容
以下是提供对本发明的初始理解的简化的概要。所述概要不一定识别关键要素也不一定限制本发明的范围，而是仅充当以下描述的介绍。
本发明的一个方面提供一种方法，其包括：识别装置设计中的叠加关键图案，所述叠加关键图案对工艺变动具有高于取决于设计规格的指定阈值的叠加敏感度；及使用对应于经识别的叠加关键图案的度量目标。
此外，在以下详细描述中提出可从详细描述中推理出及/或通过实践本发明而学习的本发明的这些额外及/或其它方面及/或优势。
附图说明
为了对本发明的实施例有更好的理解且展示其是如何起作用的，将仅以实例方式参考其中相同参考数字标示全文中的对应元件或段的附图。
在附图中：
图1是根据本发明的一些实施例的制造流程背景下的度量阶段的高层级示意性框图。
图2是根据本发明的一些实施例的叠加关键图案及工艺窗宽度的概念的高层级示意图。
图3A及3B示意地说明根据本发明的一些实施例的沿x方向的全场域PPW测量。
图4A到4C示意地说明根据本发明的一些实施例的全晶片xPPW测量。
图5A、5B及6A到6C是根据本发明的一些实施例的PPW目标的高层级示意图。
图7是根据本发明的一些实施例的将叠加与尺寸测量组合的边缘布置误差(EPE)的概念及计算的高层级示意图。
图8A到8D是根据本发明的一些实施例的EPE限制对工艺窗的影响的高层级示意图。
图9A到9C是根据本发明的一些实施例的作为用于通过使归因于芯轴临界尺寸(CD)误差的工艺窗变窄而减少成品率损失的手段的切割CD重定向目标的高层级示意图。
图10是根据本发明的一些实施例的多切割CD重定向目标的高层级示意图。
图11A-11C是说明根据本发明的一些实施例的方法的高层级流程图。
具体实施方式
在提出详细描述之前，提出将在下文中使用的某些术语的定义是有帮助的。
在此申请案中使用的术语“叠加”(OVL)是指量化生产的装置中的不同层或结构元件之间的水平距离的度量。OVL通常量化经设计以重叠的层或元件的生产过程中的不精确。
在本申请案中使用的术语“边缘布置误差”(EPE)是指设计及生产元件的叠加及尺寸测量的组合，其量化生产的元件边缘与设计的元件边缘之间的差异。例如，EPE可被界定为两个生产的特征之间的最小距离。EPE也可指两个特征之间的距离，其界定对装置功能至关重要的一些电性质(电容、电阻等等)关键。
本申请案中使用的术语“工艺变动”(PV)是指装置设计与生产的装置之间的可能的差异的范围，其归因于大量生产因素，如光刻工艺中的各种步骤的参数。PV进一步指生产工艺中的全部不精确源。
本申请案中使用的术语“工艺窗”是指在给定规格下可接受的生产偏差的范围。本申请案中使用的术语“阈值”是指从设计规格中导出且与特定图案、叠加及/或EPE有关的值。本申请案中使用的术语“关键图案”是指对PV尤其敏感的特定设计图案，即具有特别低的阈值的设计图案。
本申请案中使用的术语“图案布置窗”(PPW)是指在特定PV下布置不同图案的变动性的范围。
现在具体详细参考图式，其强调所展示的特定图式仅通过实例展示且仅出于说明性地论述本发明的优选实施例的目的，且是为了提供对本发明的原理及概念性方面最有用且最易于理解的描述而呈现。在此方面，不打算以比基本理解本发明所需的详细程度更高的详细程度展示本发明的结构性细节，结合图式的描述使所属领域技术人员明白本发明的若干形式可如何在实践中体现。
在详细解释本发明的至少一个实施例之前，应了解，本发明在其应用方面不限制于在以下描述中提出或在图式中说明的组件的构造及布置的细节。本发明可适用于其它实施例或以各种方式实践或实施。而且，应了解，本文所采用的措辞及术语是为了描述的目的且不应被视为具有限制性。
图1是根据本发明的一些实施例的制造流程90背景下的度量阶段100的高层级示意性框图。制造流程90示意性地表示为设计阶段91、(任选地)应用光学接近校正(OPC)及子分辨率辅助特征(SRAF)92、光罩曝写(reticle write)步骤93及包含(例如)沉积、蚀刻、化学机械平坦化(CMP)及任何其它机械、化学及光学(曝光)步骤的实际生产步骤的步骤94的光刻集群的序列。在当前技术中，度量过程集成于制造流程90中且包含：将目标设计GDS(图形数据系统文件，或以任何其它格式出现的设计格式)并入到晶片设计91、OPC 92、光罩曝写93及光刻集群94中的设计时间；及随后目标测量阶段95，并且导出(例如)以叠加校正件132的形式出现的用于校正生产工艺的测量。致力于设计可测量且遵守设计规则以确保其印刷适性的目标。
度量流程100的实施例改进现有度量技术(通过箭头及框架中的双线说明)的许多方面。在某些实施例中，设计分析101包括识别装置的设计91中的叠加关键图案110及/或成品率关键图案120。应注意，关键图案110包括对PV尤其敏感的设计图案，即具有从设计规格中导出且指袋所需的叠加及/或EPE值的特别低的阈值的设计图案。应进一步注意，装置设计的分析及关键图案110的导出可为复杂的且涉及可从本发明的某些实施例中导出的各种考虑。
叠加关键图案110包括比其它装置特征对叠加误差更敏感的装置特征，例如其中线较接近或间隙较窄的图案。此类图案可设计于一或多层中及/或通过一或多个光刻步骤产生，使得可(例如)归因于工艺变动而发生不同层及/或在不同光刻步骤中生产的元件之间的叠加。在此背景下，PV可包括光刻步骤中的任一者中的任何种类的不精确，其包含照明瑕疵，归因于机械及/或化学工艺等等的不精确。
成品率关键图案120包括使用于PV的工艺窗变窄的装置特征，即，导致不可接受的制造的装置的较高比率的图案。成品率关键图案120涉及对叠加及特征尺寸中的不精确敏感的特征，例如CD(临界尺寸)及间隙宽度。因此，成品率关键图案120可涉及设计元件边缘及与装置元件边缘相距的距离，通常受到产生的元件宽度的叠加及精确性影响的特征。叠加及尺寸测量的组合通常被称为边缘布置误差(EPE)。用于PV的工艺窗描述在指定准则下仍然产出可接受装置的可允许PV。
度量流程100可进一步包括产生目标102的设计文件(例如GDS文件)，其可使用例如叠加关键图案110或其衍生物的装置特征112。例如，似装置目标102可包括经对称及重复的叠加关键图案110以代表PV对经识别的叠加关键图案110的影响。
在某些实施例中，可基于例如局部元件密度、局部间隙密度、方向性密度(即，例如在x及y方向上的一种尺寸密度)、局部CD测量、局部间隙测量及此类测量之间的相关性及组合的各种参数而界定叠加关键图案110的参数空间。可相对于用于识别叠加关键图案110的特征而界定所述参数空间，且在一些实施例中所述参数空间可用于特征化装置区域及装置设计。
参数空间的一或多个区域可经识别为叠加关键图案110的一或多种类型的特性。可相对于参数空间114的这些区域而设计目标102，例如，根据在目标102上测量的参数，目标102可经选择为在这些区域中或经选择以围封这些区域。在此类实施例中，似装置目标102可不必使用例如叠加关键参数110的装置设计元件，但可经设计而以更普遍的方式类似于图案110，即，代表叠加关键图案110对PV的敏感度，而非直接复制叠加关键图案110。假设实施全装置分析，目标102可对应地经设计以代表装置对PV的整体敏感度。此外，典型目标设计可与典型装置设计相关联以产出度量似装置目标设计的甚至更普遍的做法。应注意，放宽对复制装置图案的要求可用于优化设计的目标的可测量性。例如，密度要求可在响应展成目标102中相对于实际装置图案更放宽，从而增加目标102的光学内容且因此增加其度量敏感度。
类似做法可应用于成品率关键图案120，其可在取代叠加测量而使用EPE测量或除了叠加测量以外也使用EPE测量的情况下识别。
度量流程100可进一步包括相对于叠加及/或EPE测量的设计目标及装置的PV响应的相关性的确认104。度量测量过程及算法130可产出包括相对于叠加关键图案110的叠加校正件132及/或工艺窗中心重定向目标135的目标测量95的结果，作为改进生产工艺的新方法，这将在下文中解释。某些实施例包括图案布置窗(PPW)的分析及(任选地)偏离监测136，如下文所解释。
功能装置由不同光刻步骤上产生的许多复杂结构构成。可在相对于设计的一些失真中印刷指定光刻步骤的结构。一种类型失真为叠加，即，整个结构相对于先前结构的横向位移。由于叠加可能是最易控制及校正的，所以已发展快速及精确光学度量来测量叠加。在先进半导体制造节点中，每层的此单个叠加数目可能是不充足的。复杂层结构可分割成小图案。这些图案中的每一者可具有对工艺的不同响应且因此其可展现不同横向偏差，此现象被称为图案布置误差(EPE)。其可起因于(例如)扫描仪像差、蚀刻、化学机械抛光或沉积。如果不同图案位移的多样化相对于叠加规格是不可忽略的，那么单个叠加数目不可代表完整结构；这意味着应使用不同机制来补偿横向位移(例如像差调谐、蚀刻条件变动等等)。在下文中，提出用于监测及/或控制不同图案位移的多样化来改进制造成品率的方法。
图2是根据本发明的一些实施例的叠加关键图案110及图案布置窗(PPW)115的概念的高层级示意图。发明人已发现在设计中及在对称PV下具有相同布置的不同叠加关键图案110(经示意地说明)在不对称PV下可在其实际布置方面不同。在特定PV下不同图案110的布置变动性的范围在本文中被称为图案布置窗(PPW)115，且发明人已知无法通过应用单个叠加校正而分辨PPW 115的存在，这是由于一个图案的叠加校正可增加另一图案的布置误差，即，不同图案110在不对称PV下表现不同。应注意，不对称PV可包括例如不对称扫描仪像差、蚀刻倾斜、CMP不对称等等的PV方面的主体且归因于不对称PV的典型PPW 115可达到若干纳米。发明人注意到，条件PPW<<OVL是必要的，以通过叠加校正有效地增加精确性，且进一步注意到，PPW 115可增加有与创建图案有关的层及过程步骤的数目。例如，5nm的叠加预算可允许大约0.5nm的PPW，且若干nm PPW可清楚地呈现仅应用叠加校正无效。
图案布置窗(PPW)115是关键图案位移多样化的测量。图案布置窗(PPW)115可被界定为相对图案位移的三个标准偏差(在特定申请案中其可有不同的界定；例如界定为不同图案位移之间的最大差异)。可使用特殊叠加目标102测量图案布置窗(PPW)115且图案布置窗(PPW)115可用于监测图案偏差多样化。一个可能的使用情况是，如果在一些晶片位置处PPW 115超过一些指定规格，那么这些位置可能遭受成品率问题。此外，基于PPW图征或使用智能目标设计，可识别有问题的工艺步骤。这允许在更早的工艺步骤中的除线内根本原因分析之外的偏离监测。
由发明人实施的Prolith模拟已展示例如设计的层中的线及洞的不同装置图案由扫描仪像差不同地影响。举例来说，在一个设计中，对于40nm以下的CD，洞的图案布置误差(PPE)小于针对线的PPE，而洞PPE类似于40nm到80nm之间的线PPE。
可使用装置图案表现的模拟及/或测量与所报告叠加的度量特征(在不同工艺条件下)的比较来优化PPW目标102的设计。在此做法中，PPW目标图案可不同于装置图案。例如，如果一些工艺步骤很大程度上取决于某种长度比例下的密度，那么目标的不同特征将在此长度比例下具有不同密度。此类工艺可为具有1μm到10μm的长度比例的CMP或具有50nm到1μm(实际数目取决于工艺且可各不相同)的长度比例的蚀刻。另一实例是取决于可修改对扫描仪像差的响应的间距。可经修改的额外参数是(例如)形状、工作循环及先前层图案。
如以下所例示，可采取两个不同做法：(i)PPW目标102可用于监测任何像差，且因此可具有经设计以对关于特定装置特征的任何像差作出反应的特征，且(ii)PPW目标102可经设计以对特定像差敏感且允许线内PPW根本原因分析。此外，在做法、工艺两者中，光刻及度量模拟可用于匹配不同装置及目标特征的相对布置。装置及目标PPW可相等或变大已知倍数(即，在存在一些工艺变动的情况下，PPW目标＝A·PPW装置，其中A是已知常数)。发明人已进一步发现PPW 115可通过应用全场域及/或全晶片分析而用于特征化特定不对称PV且将其与特定工艺相关联。
图3A及3B示意地说明根据本发明的一些实施例的沿x方向的全场域PPW测量。图3A示意地说明监测所有像差的第一做法，其中通过箭头指示PPW测量，且图3B示意地说明其中装置将遭受一些成品率损失的场域位置，如通过(大及)规格外的PPW值(粗体)所识别。此外，PPW的场域图征在扫描仪像差中是典型的。此信息可用于警示晶片厂扫描仪像差失控。
图4A到4C示意地说明根据本发明的一些实施例的全晶片x PPW测量。在整个晶片80的层级中，晶片80中的场域85上的PPW的变动性(通过指示每场域PPW的单箭头指示)可用于检测各种晶片级PV，例如蚀刻图征(图4A，通过横向增加的PPW指示)、蚀刻偏离(图4B，最大粗体箭头)、CMP图征及偏离(图4C，最大粗体箭头)及等等。跨晶片的PPW梯度的方向性分析(例如x对y方向)可与不精确的特定源相关。场域层级中的PPW梯度与晶片层级中的PPW梯度之间的关系也可指示不精确的特定原因。可通过应用PPW的完整根本原因分析而详细地研究此类关系。
应注意，场域及晶片上的PPW图案是用于量化不对称PV对所生产的装置的效应及影响的测量且提出量化这些影响的新方法。
图5A、5B及6A到C是根据本发明的一些实施例的PPW目标102的高层级示意图。
图5A示意地说明由若干关键图案组成的成像目标102的俯视图，其可包括叠加关键图案110及/或成品率关键图案120。关键图案的任何一或多个组合可用于构造任何数目的目标。
图5B示意地说明包括具有周期结构的目标102的某些实施例，所述周期结构具有展示不同分段间距的分段元件。例如，具有成像目标102的元件103A(及可能的额外结构)的不同周期结构103(例如AIM(“高级成像度量”))可在分段间距(p1、p2等等)及/或元件CD(CD1、CD2等等)方面各不相同，从而模拟不同关键图案及/或在PV下特征化PPW 115。相同周期结构可维持分段元件与元件宽度D之间的间隔G。某些实施例包括(例如)具有不同间距pi及/或不同CDi(例如，80nm、100nm、150nm及200nm的间距)的周期结构的四个集合。(例如，包含微加载及遮蔽(宽高比)效应的反应离子蚀刻的)蚀刻模拟证实PPW的归因于蚀刻效应的相关长度比例可为大约50纳米到200纳米(针对一些装置布局及蚀刻工艺)。根据图5B中说明的原理设计的PPW目标102可为其中所有特征处于同一层的成像叠加目标，分段间距(Pi)在不同光栅之间是不同的，而粗空间(G)及分段工作循环(D)保持恒定。不同特征之间的相对偏移的测量可代表装置PPW。应注意，如图5B中说明的PPW目标102可含有两个以上图案。
某些实施例包括成像目标102，其包括具有多个相同指定几何参数值的多个结构103。在某些实施例中，结构103可为具有例如相同粗空间(G)及相同工作循环(D)的相同几何参数值的周期结构103。周期结构103包括具有在周期结构103中各不相同的分段间距的分段元件103A。
图6A到6C示意地说明根据本发明的一些实施例的SCOL(散射叠加)目标102。
图6A示意地说明SCOL目标102的侧视图，其包括由若干关键图案组成的可包括叠加关键图案110及/或成品率关键图案120的第一目标层102A，及包括相同或类似且相对于目标102的所有关键图案而共享的结构的第二目标层102B。应注意，目标102可用于实际测量及/或模拟中以估计PPW 115。在某些实施例中，目标102可在工艺参数的不同集合下经测量及/或模拟且因此用于在工艺参数的范围下特征化PV。
图6B示意地说明具有周期结构的SCOL目标102的一个层的俯视图，所述周期结构具有共同间距(p1＝p2＝p3)及不同CD(CD1、CD2、CD3等等)。某些实施例包括(例如)具有不同CDi(例如，50nm、75nm、100nm及125nm的CD)的周期结构的四个集合。若干单元可经设计成具有不同当前层CD，同时保持所有单元的先前层光栅是相同的。顶部及底部单元分别具有+f0及-f0的偏移。某些实施例包括SCOL目标102，其包括多个单元对103，单元103A共享在目标102的先前层上的周期结构(图中未展示，但类似于图6A中的层102B)。每一对103中的单元103A具有相对于共享周期结构的经相反设计的偏移(+f0及-f0)。每一单元对103A的顶层(等同于图6A中的层102A)上的周期结构103相对于其它单元对103A具有相同间距(p1＝p2＝p3)及不同CD(CD1≠CD2≠CD3)。
图6C示意地说明具有单层(并排SCOL)的SCOL目标102的俯视图，SCOL目标102具有在重复图案中具有不同间距(p1、p2、p3等等)及不同CD(CD1、CD2、CD3等等)且在不同元件中具有共同间距P的分段元件。可使用在第62/110,431号美国专利申请案中(所述案的全文以引用的方式并入本文中)描述的引入偏移及算法来测量此类目标102。某些实施例包括单层SCOL目标102，其包括具有包括在间距(p1≠p2≠p3)及CD(CD1≠CD2≠CD3)方面彼此不同的多个周期元件103A的重复结构103(在周期或间距P中重复)的周期结构。
在某些实施例中，度量目标102包括在装置设计中经识别为对工艺变动具有高于指定阈值的叠加敏感度的多个叠加关键图案。可通过叠加关键图案的对称及重复来设计度量目标102。度量目标102可：设计为包括多个单元的成像目标，每一单元根据叠加关键图案中的不同者来设计；或设计为包括多个单元的SCOL目标设计，每一单元根据叠加关键图案中的不同者来设计，且在所有单元中，具有至少一个周期结构的至少一个共享层具有相同参数。在某些实施例中，目标102可设计成在叠加关键图案的经计算的参数空间内或围封所述经计算的参数空间。应注意，不同图案可在CD及/或间距方面不同，或可具有相同CD及/或间距且在其它几何性质方面不同。
有利地，PPW监测提供使用光学叠加度量线内监测装置图案布置多样性以及基于线内PPW监测的目标及偏离检测。此外，PPW分析可提供基于代表相同层中的不同装置图案的相对布置的目标设计来控制工艺步骤(例如，蚀刻、CMP、沉积、扫描仪像差等等)。PPW做法也实现使用工艺、光刻及度量模拟匹配不同装置及包含其中目标PPW相对于装置PPW变大已知倍数的目标特征的相对布置(而非将单个目标优化为单个装置及工艺)。最终，PPW做法实现基于以下任何组合的线内PPW根本原因分析：PPW场域图征、PPW晶片图征、PPW偏离步骤(例如，光刻之后、蚀刻之后、CMP之后等等)及具有在不同长度比例下的密度变动或工艺特定的其它几何变动的特定目标。
图7是根据本发明的一些实施例的将叠加与尺寸测量组合的边缘布置误差(EPE)的概念及计算的高层级示意图。图7示意性地说明(例如)FinFET(场效晶体管)装置的生产步骤84A、84B，其包括可通过双重、四重或通常多重图案化生产的作用层82与栅极层81。在步骤84A中生产层81、82之后，施加(94A)切割掩模83以移除栅极层81(在所说明的情况中)的部分且因此产出功能装置。在图7中通过标示切口的位置及尺寸的椭圆代表切割掩模83。当应用此过程时，采用多重精确测量以特征化相同及不同层中的元件之间的空间关系，所述空间关系通常被称为不同位置处的边缘布置误差(EPE)。例示代表此类空间关系的八个EPE 95A。明确地，EPE 95A可被界定为方程式1，其中OVL表示相对于层82的层81的(共享)叠加，ΔCD1、ΔCD2、ΔCD3为根据其位置顺序的元件82的CD中的误差，ΔCDs2为元件82之间的空间的CD中的误差，且ΔCDc1及ΔCDc2为切口83(Δ切割CD)的CD中的误差。
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方程式1
相关质量准则对所有EPEi(对所有i来说，EPEi>EPE阈值)来说是较低界限，以确保所有元件边缘对之间的合适间隔。
由于OVL及各种CD对PV具有不同敏感度，所以EPEi中的一者或一些可倾向于归因于PV而小于其它EPEi，且计量反馈可包括等化整个设计的EPEi的校正。例如，在某些实施例中，切口83可经修改或重定向目标到切口123(例如，经重新定位或放大)以提供较宽工艺窗，如下文所解释。具体地说，可通过切割CD重定向目标而补偿芯轴CD误差(芯轴为支撑翼片的产生及确定翼片之间的空间的元件)。
图8A到8D是根据本发明的一些实施例的EPE限制对工艺窗的影响的高层级示意图。图8A示意地说明OVL及Δ切割CD值的分布70上的EPE限制71(方程式1)。此实例中仅呈现四个最具限制性的EPE限制71。图8B示意地说明工艺窗75，其被界定为允许的OVL及Δ切割CD值，而将从工艺窗75中排除76造成EPE的任何者变得太小的OVL及Δ切割CD值。图8C示意地说明PV(工艺变动)对EPE限制71的影响，即，进一步使得工艺窗75变窄的多重EPE限制71A的产生。图8D示意地说明2nm芯轴CD误差对EPE限制71及工艺窗75的影响。误差使得一些EPE限制137变得在OVL及Δ切割CD值的分布70中切割地更深且减少工艺窗75(在所说明的情况中引起大约1％的成品率损失)。尽管叠加控制可变严格以响应PV误差(在所说明的情况中需要几乎1nm的较严格的OVL控制)，重定向切割CD目标可减少工艺窗的尺寸减少量且同时维持叠加预算。
图9A到9C是根据本发明的一些实施例的作为用于通过使归因于芯轴CD误差的工艺窗变窄而减少成品率损失的手段的切割CD重定向目标的高层级示意图。图9A说明工艺窗75及引起大约1％的成品率减少的用于2nm芯轴CD误差的排除值76的实例。图9B说明较严格的叠加控制(注意较窄总体值分布，示意地从图9A中的-10nm<OVL<10nm到图9B中的-8nm<OVL<8nm)，其将成品率损失减少到0.5％以下。图9C说明切割CD重定向目标的实施例，在所说明的情况中为按2nm(注意分布的位移)，同样地将成品率损失减少到0.5％以下而无需严格叠加控制。因此，基于EPE测量修改生产工艺提供对较小装置尺寸的PV影响的有效适应。应注意，可以类似方式通过校正的其它生产参数消除或缓解其它PV因素的影响。
图10是根据本发明的一些实施例的多个切割CD重定向目标的高层级示意图。在某些实施例中，对EPE上具有类似影响的切割掩模的不同部分可按不同值重定向目标。一般来说，可通过工艺窗的不同重定向目标校正来补偿对EPE具有不同影响的PV因素，以进一步增强成品率。在所说明的实例中，按-2nm重定向掩模部分(或掩模)140A中的切口83A目标(指示为顶部工艺窗重定向目标图式135A中的点)以产出相应工艺窗75A；而按+2nm重定向掩模部分(或掩模)140B中的切口83B目标(指示为底部工艺窗重定向目标图式135B中的点)以产出相应工艺窗75B。应注意，对PPW 115来说，可共同校正使得PPW 115沿一个方向扩充的因素，且使得所述因素与使得PPW 115沿相反方向扩充的因素分离。设计分析101可包括各种情况中的类似校正。
图11A-11C是说明根据本发明的一些实施例的方法200的高层级流程图。通过至少一个计算机处理器(例如在度量模块中)至少部分实施方法200。某些实施例包括计算机程序产品，其包括具有体现于其中且经配置以执行方法200的相关阶段的计算机可读程序的计算机可读储存媒体。某些实施例包括通过方法200的实施例设计的相应目标的目标设计文件。
方法200可包括在装置设计中识别叠加关键图案(阶段210)且使用及设计对应于叠加关键图案的度量目标(阶段220)。例如，叠加关键图案可为对工艺变动具有高于特定阈值的叠加敏感度的图案。
在某些实施例中，可通过概括及重复关键图案来设计目标(阶段222)。在某些实施例中，度量目标可经设计以包括多个单元(例如，经并排定位)，每一单元根据叠加关键图案中的不同者而设计；及/或经设计以包括在至少一个共享层中具有在所有单元中具有相同参数的至少一个周期结构的多个单元(阶段225)。
方法200可进一步包括计算关键图案的参数空间(阶段230)且将目标与所述所计算的参数空间相关联(阶段235)，例如通过将目标设计于所计算的参数空间内及/或通过设计所述目标以围封所述所计算的参数空间。
在某些实施例中，方法200可包括导出图案布置宽度(PPW)测量来量化归因于不对称工艺变动(PV)的叠加关键图案的可变布置(阶段240)且基于线内PPW测量而监测偏离(阶段245)。方法200可进一步包括根据导出的PPW测量且相对于可变布置而校正布置误差(阶段250)。方法200可进一步包括使用PPW测量来特征化场域及/或晶片层级中的PV(阶段260)。
在某些实施例中，方法200可包括根据归因于指定工艺变动的对应工艺窗变窄而识别成品率关键图案(阶段270)，其中通过图案的边缘布置误差(EPE)对工艺参数的相依性界定所述变窄。方法200可进一步包括估计归因于PV对成品率关键图案的影响的工艺窗的变窄(阶段275)及/或修改至少一个工艺参数以减少工艺窗的变窄(阶段280)。
在某些实施例中，方法200可包括根据经识别的成品率关键图案对工艺窗的影响而使所述经识别的成品率关键图案相关联(阶段290)及校正工艺窗变窄，通常是针对相关联的图案(阶段295)，例如，通过分割切割掩模以使相关联的关键图案的生产相关联(阶段297)。
方法200可包括设计成像目标以具有多重周期结构，所述多重周期结构具有相同粗空间及工作循环及不同元件分段间距(阶段300)。
方法200可包括设计具有共享先前层周期结构且在当前(上)层中具有相同间距及不同CD的多个单元对的SCOL目标(阶段310)；每一对中的单元具有相对于先前(底)层上的共享周期结构的经相反设计的偏移。
方法200可包括将单层SCOL目标设计为具有在间距及CD方面彼此不同的元件的周期重复结构(阶段320)。
方法200可进一步包括产生设计的目标中的任一者(阶段330)及/或测量所述目标中的任一者且从测量中导出度量测量(阶段340)。
在以上描述中，实施例为本发明的实例或实施方案。各种“一个实施例”、“实施例”、“某些实施例”或“一些实施例”的出现不一定都是指相同实施例。
尽管可在单个实施例的背景下描述本发明的各种特征，但也可分开或以任何适合的组合提供所述特征。相反地，尽管为了清楚起见，本文可在分离实施例的背景下描述本发明，但也可在单个实施例中实施本发明。
本发明的某些实施例可包含以上揭示的不同实施例中的特征，且某些实施例可并入来自以上揭示的其它实施例中的元件。在特定实施例的背景下的本发明的元件的揭示内容不应视为仅将其用途限制于特定实施例中。
此外，应了解可以各种方式实施或实践本发明且可在某些实施例中而非以上描述中所论述的实施例中实施本发明。
本发明不限制于此类图式或对应描述。例如，流程无需移动经过各个说明的框或状态，或明确地按照所说明及描述的相同顺序。
所属领域的一般技术人员通常将了解本文所使用的技术及科学术语的意义，除非其经另外界定。
尽管已相对于数个有限实施例描述本发明，但这些实施例不应解译为对本发明的范围的限制，而应作为一些优选实施例的例示。其它可能的变动、修改及应用也落于本发明的范围内。据此，不应通过迄今已经描述的内容而应通过权利要求书及其合法等效物限制本发明的范围。

Claims (6)

1.一种设计电路装置的计算机可实施方法，所述方法可在包含中央处理单元CPU的计算机上执行，所述中央处理单元CPU可执行存储在非易失性计算机可读存储介质上的计算机可读指令，当所述CPU读取所述计算机可读指令时，导致所述CPU执行包括如下操作：
在经模拟的电路装置的度量目标上，基于至少一个指定工艺变动来识别至少一个经模拟的电路装置图案，所述至少一个经模拟的电路装置图案与被识别为产生可接受装置的一个或多个经模拟的电路图案相比具有产生不可接受装置的更高发生率的高可能性，至少一个指定工艺变动缩小可接受的生产偏差的范围；
其中所述可接受的生产偏差的范围的缩小是基于所述经模拟的电路装置图案的边缘布置误差以及至少一个工艺参数。
2.根据权利要求1所述的计算机可实施方法，其中所述CPU执行的操作进一步包括：估计由于所述至少一个指定工艺变动PV对具有产生不可接受装置的所述更高发生率的所述高可能性的所述至少一个经模拟的电路装置图案的影响而导致的所述可接受的生产偏差的所述范围。
3.根据权利要求1所述的计算机可实施方法，其中所述CPU执行的操作进一步包括：修改所述至少一个工艺参数以修改所述可接受的生产偏差的所述范围。
4.根据权利要求1所述的计算机可实施方法，其中所述CPU执行的操作进一步包括：根据经识别的可能导致不可接受装置的更高发生率的所述至少一个经模拟的电路装置图案对所述可接受的生产偏差的所述范围的影响而使所述经识别的具有产生不可接受装置的所述更高发生率的所述高可能性的所述至少一个经模拟的电路装置图案相关联。
5.根据权利要求4所述的计算机可实施方法，其中所述CPU执行的操作进一步包括：校正所述可接受的生产偏差的所述范围，通常是针对相关联的具有产生不可接受装置的所述更高发生率的所述高可能性的所述至少一个经模拟的电路装置图案。
6.根据权利要求5所述的计算机可实施方法，其中所述CPU执行的操作进一步包括：分割切割掩模以与所述相关联的具有产生不可接受装置的所述更高发生率的所述高可能性的所述至少一个经模拟电路装置图案的生产相关联。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170256465A1 (en) 2016-03-01 2017-09-07 Asml Netherlands B.V. Method and apparatus to determine a patterning process parameter
US10339246B2 (en) * 2016-05-26 2019-07-02 Synopsys, Inc. Schematic overlay for design and verification
US10120973B2 (en) 2017-03-15 2018-11-06 Applied Materials Israel Ltd. Method of performing metrology operations and system thereof
US10296702B2 (en) 2017-03-15 2019-05-21 Applied Materials Israel Ltd. Method of performing metrology operations and system thereof
US10656535B2 (en) * 2017-03-31 2020-05-19 Imec Vzw Metrology method for a semiconductor manufacturing process
JP6942555B2 (ja) * 2017-08-03 2021-09-29 東京エレクトロン株式会社 基板処理方法、コンピュータ記憶媒体及び基板処理システム
CN110998449B (zh) * 2017-08-07 2022-03-01 Asml荷兰有限公司 计算量测
WO2019035854A1 (en) * 2017-08-16 2019-02-21 Kla-Tencor Corporation MACHINE LEARNING IN RELATION TO METROLOGY MEASUREMENTS
WO2019083560A1 (en) * 2017-10-23 2019-05-02 Kla-Tencor Corporation REDUCTION OR ELIMINATION OF PATTERN PLACEMENT ERROR IN METROLOGY MEASUREMENTS
US10837919B2 (en) * 2017-11-06 2020-11-17 Kla Corporation Single cell scatterometry overlay targets
US10533848B2 (en) * 2018-03-05 2020-01-14 Kla-Tencor Corporation Metrology and control of overlay and edge placement errors
IL277294B2 (en) 2018-03-19 2024-05-01 Kla Corp Spread measurement using multiple wavelengths
US11971664B2 (en) * 2018-07-30 2024-04-30 Kla-Tencor Corporation Reducing device overlay errors
EP4026164A4 (en) 2019-09-16 2023-08-16 KLA Corporation SYSTEM AND METHOD FOR PERIODIC SEMICONDUCTOR DEVICES FRAMING FAILURE METROLOGY
US11526152B2 (en) * 2019-12-19 2022-12-13 X Development Llc Techniques for determining fabricability of designs by searching for forbidden patterns
CN113325661A (zh) * 2020-02-28 2021-08-31 中芯国际集成电路制造(上海)有限公司 光罩图形测量方法及其系统
TWI743792B (zh) * 2020-05-19 2021-10-21 力晶積成電子製造股份有限公司 半導體製程用游標尺及使用其進行的微影製程檢測方法
US11910826B2 (en) 2021-01-18 2024-02-27 Altria Client Services Llc Heat-not-burn (HNB) aerosol-generating devices and capsules
WO2024012772A1 (en) * 2022-07-14 2024-01-18 Asml Netherlands B.V. Metrology target and associated metrology method

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007325A1 (en) * 2002-06-11 2004-01-15 Applied Materials, Inc. Integrated equipment set for forming a low K dielectric interconnect on a substrate
US20040171260A1 (en) * 2002-06-14 2004-09-02 Lam Research Corporation Line edge roughness control
US7003758B2 (en) * 2003-10-07 2006-02-21 Brion Technologies, Inc. System and method for lithography simulation
US7536660B2 (en) * 2004-02-24 2009-05-19 Konstantinos Adam OPC simulation model using SOCS decomposition of edge fragments
US7448012B1 (en) * 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US20070230776A1 (en) * 2006-04-04 2007-10-04 Sozotek, Inc. System and method of testing imaging equipment using transformed patterns
US8445840B2 (en) * 2007-09-07 2013-05-21 Bruker Biospin Corporation Imaging target for testing quality of multiple-magnification focus and image co-registration
US7785946B2 (en) * 2007-09-25 2010-08-31 Infineon Technologies Ag Integrated circuits and methods of design and manufacture thereof
KR20090052659A (ko) * 2007-11-21 2009-05-26 주식회사 하이닉스반도체 반도체 소자의 설계 방법
KR100944347B1 (ko) * 2008-01-11 2010-03-02 주식회사 하이닉스반도체 노광 마스크 제작 방법
WO2010025334A2 (en) * 2008-08-28 2010-03-04 Kla-Tencor Corporation Localized substrate geometry characterization
NL2003702A (en) * 2008-11-10 2010-05-11 Brion Tech Inc Pattern selection for lithographic model calibration.
NL2005804A (en) * 2010-01-14 2011-07-18 Asml Netherlands Bv Method and apparatus for enhancing signal strength for improved generation and placement of model-based sub-resolution assist features (mb-sraf).
US9927718B2 (en) 2010-08-03 2018-03-27 Kla-Tencor Corporation Multi-layer overlay metrology target and complimentary overlay metrology measurement systems
NL2009982A (en) * 2012-01-10 2013-07-15 Asml Netherlands Bv Source mask optimization to reduce stochastic effects.
US8631360B2 (en) * 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
WO2013181156A1 (en) * 2012-05-29 2013-12-05 Kla-Tencor Corporation Small spot size spectroscopic ellipsometer
US8913237B2 (en) 2012-06-26 2014-12-16 Kla-Tencor Corporation Device-like scatterometry overlay targets
US8948495B2 (en) 2012-08-01 2015-02-03 Kla-Tencor Corp. Inspecting a wafer and/or predicting one or more characteristics of a device being formed on a wafer
US9311700B2 (en) 2012-09-24 2016-04-12 Kla-Tencor Corporation Model-based registration and critical dimension metrology
WO2014062972A1 (en) * 2012-10-18 2014-04-24 Kla-Tencor Corporation Symmetric target design in scatterometry overlay metrology
US10242290B2 (en) * 2012-11-09 2019-03-26 Kla-Tencor Corporation Method, system, and user interface for metrology target characterization
US9576861B2 (en) * 2012-11-20 2017-02-21 Kla-Tencor Corporation Method and system for universal target based inspection and metrology

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