JP2005020008A - ゲート長近接効果補正によるデバイス - Google Patents

ゲート長近接効果補正によるデバイス Download PDF

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Abstract

【課題】 ゲート長の近接効果を補正したゲート構造を設計し製造する方法を提供する。
【解決手段】 各々が長さおよび幅を有するゲート導電体のアレイを有する半導体基板であって、幅方向に延長するダミーゲート導電体および機能ゲート導電体から成り、ゲート導電体が、幅方向に互いにほぼ平行に配置され、幅方向にほぼ垂直な方向に固定距離だけ周期的に離間している半導体基板を有する、電子デバイスである。
【選択図】 図１

Description

本発明は、半導体デバイスの分野に関する。更に具体的には、本発明は、ゲート長近接効果（proximity effects）を補正したゲート構造、および、補正したゲート構造を設計し、製造する方法に関する。
デバイス・サイズが縮小するにつれて、デバイスのゲート長も小さくなる。極めて狭いゲート幅を有するデバイスは、フォトリソグラフにより引き起こされる近接効果の影響を非常に受けやすくなる。近接効果によって、プリントされたゲートは、名目上の（nominal）または設計上のゲート長および幅（または形状）から逸脱する。近接効果が特に問題となるのは、長さおよび幅の異なる多くのゲートが物理的に近接して存在する場合である。なぜなら、同じ速度を有することが求められるデバイスが、異なるゲート長および幅（従って異なる速度）を有し、これらのデバイスから形成される回路においてタイミングのゆがみを生じる恐れがあるからである。
米国特許第６１０３５９２号 米国特許第６１２１０７８号 米国特許第６３５１０１９号
本発明の目的は、ゲート長の近接効果を補正したゲート構造を設計し、製造する方法を提供することである。
本発明の第１の態様は、電子デバイスであって、各々が長さおよび幅を有するゲート導電体のアレイを有する半導体基板であって、幅方向に延長するダミーゲート導電体および機能ゲート導電体から成り、ゲート導電体が、前記幅方向に互いにほぼ平行に配置され、幅方向にほぼ垂直な方向に固定距離だけ周期的に離間している、半導体基板を備える電子デバイスである。
本発明の第２の態様は、電子デバイスを製造する方法であって、ａ）半導体基板を準備するステップと、ｂ）基板の上に、各々が長さおよび幅を有するゲート導電体のアレイであって、幅方向に延長するダミーゲート導電体および機能ゲート導電体から成り、ゲート導電体が、幅方向に互いにほぼ平行に配置され、幅方向にほぼ垂直な方向に固定距離だけ周期的に離間しているゲート導電体のアレイを形成するステップと、を備える方法である。
本発明の第３の態様は、ゲート長およびゲート幅を有するデバイスを設計する方法であって、ａ）ゲート形状の設計グリッドを準備するステップであって、各ゲート形状が、対向端部によって画定され幅方向に延長する固定幅と、固定幅よりも小さい使用可能固定幅と、長さ方向に延長する固定長とを有し、長さ方向が幅方向に対してほぼ垂直であり、ゲート形状が、幅方向に互いにほぼ平行に配置され、長さ方向に固定距離だけ周期的に離間している、ステップと、ｂ）ゲート形状の１つ以上から機能ゲート形状を形成するステップと、を備える方法である。
本発明の特徴は、特許請求の範囲に述べる。しかしながら、本発明自体は、例示的な実施形態の以下の詳細な説明を、添付図面と共に参照することによって、最も良く理解されよう。
本発明の目的のため、デバイスという用語は、電界効果トランジスタ（ＦＥＴ：field effect transistor）、ＮチャネルＦＥＴ（ＮＦＥＴ：N-channel FET）、またはＰチャネルＦＥＴ（ＰＦＥＴ：P-channel FET）を意味する。本発明は、また、ゲート構造を有する全ての金属酸化物シリコン（ＭＯＳ：metal-oxide-silicon）およびＭＯＳＦＥＴデバイスに適用可能である。ゲート長（またはチャネル長）「Ｌ」という用語は、ＦＥＴにおけるソース／ドレイン間の距離として定義し、長さ方向を画定する。ゲート幅（またはチャネル幅）「Ｗ」という用語は、ゲート長に垂直な方向に沿ったソース／ドレインの長さとして定義し、幅方向を画定する。ゲートは、ゲート誘電体上のパターン化されたゲート導電体として定義する。
図１は、本発明の第１の実施形態によるデバイスの平面図である。図１において、バルクシリコンまたはシリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）基板等の半導体基板１００上に形成されるのは、スパイン（spine；背骨部）１１０と一体化されスパイン１１０から垂直に延長する多数の並列の機能ゲート導電体１０５、および、多数のダミーゲート導電体１１５Ａないし１１５Ｅである。ダミーゲート導電体１１５Ａないし１１５Ｅは、機能ゲート導電体１０５に平行に配置されている。各機能ゲート導電体１０５は、スパイン１１０から距離ＷTだけ延長する。機能ゲート導電体１０５およびダミーゲート導電体１１５Ａないし１１５Ｅは、隣接する機能ゲート導電体または隣接するダミーゲート導電体から距離ＳDESだけ離間し、幅ＬDESを有する。１つの例では、ＳDESおよびＬDESは、最小設計グラウンドルールの距離である。従って、ピッチＰ＝ＳDES＋ＬDESを定義することができる。機能ゲート導電体１０５およびダミーゲート導電体１１５Ａないし１１５Ｅの双方の縁部（または中心部）は、ピッチＰで整列している。ダミーゲート１１５Ａないし１１５Ｅは、機能ゲート１０５の一部ではなく、スパイン１１０に接続されていない。ダミーゲート１１５Ｂ、１１５Ｃ、および１１５Ｄは、もっと大きなデバイスにおいて、機能ゲートによって占められるべきスパイン１１０に対する位置を占める。ダミーゲート導電体１１５Ｂ、１１５Ｃ、および１１５ＤはピッチＰで整列しているので、ダミーゲート導電体１１５Ｂ、１１５Ｃ、および１１５Ｄは、ダミーゲート導電体からのスパイン１１０の反対側の機能ゲート導電体１０５と長手方向に整列していることも留意すべきである。
ダミーゲート導電体１１５Ａないし１１５Ｅは、機能ゲート導電体１０５によって形成されたパターンを継続するので、近接効果は小さくなるか排除される。なぜなら、機能ゲートであってもダミーゲートであっても、隣接するゲート導電体は、同じかまたはほぼ同じ長さおよび同じ幅を有し、同じピッチ「Ｐ」で配置されるからである。
半導体基板１００には、多数のソース／ドレイン（Ｓ／Ｄ）１２０が形成されている。ソース／ドレイン１２０は、長さＷDESおよび幅ＳDESを有する。ＷDESは、ゲートに沿ったＳ／Ｄの最大の大きさを定義する。機能ゲート導電体１０５がＳ／Ｄ１２０を過ぎたところまで延長してＳ／Ｄ１２０および機能ゲート１０５によって形成されるＦＥＴにおける終端効果（end effect）を回避するため、ＷDESはＷTよりも小さい。全ての機能ゲート導電体１０５はスパイン１１０と一体化して形成されているので、単一のＦＥＴは、ゲート（またはチャネル）長がＬDESに等しく、ゲート（またはチャネル）幅がＬDESと機能ゲート導電体１０５の数とを乗算したものに等しく形成される。図１の例では、９個の機能ゲート導電体１０５があるので、単一のＦＥＴの幅は９ＷDESである。機能ゲート導電体１０５は、スパイン１１０から延長する指（finger）として考えることができる。
多数のゲート・コンタクト１２５がスパイン１１０に対して形成され、多数のＳ／Ｄコンタクト１３０がＳ／Ｄ１２０に対して形成される。多数のダミーゲート・コンタクト１３５が、ダミーゲート導電体１１５Ａないし１１５Ｅに対して形成される。ウエル・コンタクト（well contact）１４０が、Ｓ／Ｄ１２０が形成されるウエル（well；井戸）（図１には示さないが図２および３を参照のこと）に対して形成される。
図２は、図１の線１Ｂで切断した断面図であり、図３は、図１の線１Ｃで切断した断面図である。図２および３において、各機能ゲート導電体１０５およびダミーゲート導電体１１５と基板１００の上面１４５との間に、ゲート誘電体１５０が形成される。Ｓ／Ｄコンタクト１３０およびウエル・コンタクト１４０は、レベル間誘電体層１５５内に形成される。基板１００および、Ｓ／Ｄの逆のドーピングタイプのウエル１６５に形成された境界（bound）Ｓ／Ｄ１２０内に、浅いトレンチ分離（ＳＴＩ：shallow trench isolation）１６０が形成される。
ダミーゲート導電体および機能ゲート導電体の例は、ポリシリコン、ドーピングしたポリシリコン、アルミニウム、他の金属、および金属合金を含む。ゲート誘電体の例は、酸化シリコン、窒化シリコン、希土類酸化物、希土類酸化物の混合物、およびその組み合わせを含む。
図４は、本発明を実施するための例示的な製造方法を示すフローチャートである。ステップ１７０において、半導体基板内にＳＴＩを形成する。１例では、マイクロ・フォトリソグラフィによって画定されたハードマスクを介して基板内部にトレンチのプラズマ・エッチングを行い、トレンチに誘電体材料を一杯に充填し、過剰な誘電体材料を化学機械的研磨（ＣＭＰ：chemical-mechanical-polish）する。また、ＳＴＩを画定するために用いたパターンは、Ｓ／Ｄ領域を部分的に画定する。
ステップ１７２において、ＰＦＥＴを形成する基板内の領域にＮウエルを形成する。１例では、Ｎウエルは、マイクロ・フォトリソグラフィ・マスクを介したリンまたはヒ素のイオン注入によって形成する。ステップ１７４では、ＮＦＥＴを形成する基板内の領域にＰウエルを形成する。１例では、Ｐウエルは、マイクロ・フォトリソグラフィ・マスクを介したホウ素のイオン注入によって形成する。
ステップ１７６では、基板の表面上にゲート誘電体層を形成し、ステップ１７８では、ゲート誘電体上にゲート導電体を堆積する。１例では、ゲート誘電体およびゲート導電体は、化学的気相堆積法（ＣＶＤ：chemical-vapor-deposition）によって形成する。ステップ１８０では、ゲート導電体を、機能ゲート導電体およびダミーゲート導電体のパターンに形成する。１例では、ゲート導電体は、マイクロ・フォトリソグラフィ・マスクを介したプラズマ・エッチングによってパターン化される。
ステップ１８２では、ＰＦＥＴを形成する基板内の領域にＰ型のＳ／Ｄを形成する。１例では、Ｐ型のＳ／Ｄは、パターン化されたゲート導電体をマスクとして用いて、ホウ素のイオン注入によって形成する。ステップ１８４では、ＮＦＥＴを形成する基板内の領域にＮ型のＳ／Ｄを形成する。１例では、Ｎウエルは、パターン化されたゲート導電体をマスクとして用いて、リンまたはヒ素のイオン注入によって形成する。
ステップ１８６では、基板上に誘電体層を堆積する。ステップ１８８では、（例えば、マイクロ・フォトリソグラフィ・マスクを介したプラズマ・エッチングによって）コンタクト開口（contact opening）を形成する。ステップ１９０では、コンタクト開口にコンタクト導電体を一杯に充填する（例えば、タングステンまたは別の金属によって）。ステップ１９２では、ＣＭＰを行って、過剰なコンタクト導電体を除去する。
ゲート導電体の側壁におけるスペーサ形成、および拡張（extension）Ｓ／Ｄイオン注入（implant）ステップ等、追加のプロセス・ステップを実行可能であることは理解されよう。
図５は、本発明の第２の実施形態による１対のデバイスの平面図である。図５は、インバータ回路のＦＥＴを形成する際に用いられるような、互いに隣接して形成されるＮＦＥＴ１９５ＡおよびＰＦＥＴ１９５Ｂを例示する。
図５において、半導体基板２００の上に形成されているのは、それぞれスパイン２１０Ａおよび２１０Ｂと一体でありそれらのスパインから垂直に延長する多数の並列な機能ゲート導電体２０５Ａおよび２０５Ｂ、ならびに、多数のダミーゲート導電体２１５Ａおよび２１５Ｂである。ダミーゲート導電体２１５Ａおよび２１５Ｂは、各機能ゲート導電体２０５Ａおよび２０５Ｂに平行に配置されている。機能ゲート導電体２０５Ａおよび２０５Ｂならびにダミーゲート導電体２１５Ａおよび２１５Ｂは、隣接する機能ゲート導電体または隣接するダミーゲート導電体から距離ＳDESだけ離間し、幅ＷDESおよびチャネル長ＬDESを有する。従って、ピッチＰ＝ＳDES＋ＬDESは、上記で定義したのと同じである。機能ゲート導電体２０５Ａおよび２０５Ｂならびにダミーゲート導電体２１５Ａおよび２１５Ｂの双方は、ピッチＰで整列している。
ダミーゲート導電体２１５Ａおよび２１５Ｂは、機能ゲート導電体２０５Ａおよび２０５Ｂが形成するパターンを継続するので、近接効果は小さくなるか排除される。なぜなら、機能ゲートであれダミーゲートであれ、隣接するゲート形状は、同じまたはほぼ同じ長さおよび同じ幅を有し、同じピッチで配置されるからである。
半導体基板２００には、多数のソース／ドレイン（Ｓ／Ｄ）２２０Ａおよび２２０Ｂが形成される。Ｓ／Ｄ２２０ＡはＮドープであり、Ｓ／Ｄ２２０ＢはＰドープである。ソース／ドレイン２２０Ａおよび２２０Ｂは、幅ＷDESを有する。全ての機能ゲート導電体２０５Ａはスパイン２２０Ａと一体的に形成されるので、ＮＦＥＴ１９５Ａのゲート（またはチャネル）長はＬDESに等しく、ゲート（またはチャネル）幅は、ＷDESと機能ゲート導電体２０５Ａの数とを乗算したものに等しい。図５の例では、４個の機能ゲート導電体２０５Ａがあるので、ＮＦＥＴ１９５Ａの幅は４ＷDESである。また、全ての機能ゲート導電体２０５Ｂはスパイン２２０Ｂと一体的に形成されるので、ＰＦＥＴ１９５Ｂは、ゲート（またはチャネル）長はＬDESに等しく、ゲート（またはチャネル）幅はＷDESと機能ゲート導電体２０５Ｂの数とを除算したものに等しく形成される。図５の例では、７個の機能ゲート導電体２０５Ｂがあるので、ＰＦＥＴ１９５Ｂの幅は７ＷDESである。ＮＦＥＴ（電子）およびＰＦＥＴ（ホール）における多数キャリアの移動度が異なるので、２つのデバイスの立上がりおよび立下り時間を等しくするために、ＮＦＥＴ１９５Ａは、ＰＦＥＴ１９５Ｂよりも幅が狭い。
多数のゲート・コンタクト２２５Ａおよび２２５Ｂが、スパイン２１０Ａおよび２１０Ｂに対してそれぞれ形成され、多数のＳ／Ｄコンタクト２３０Ａおよび２３０Ｂが、Ｓ／Ｄ２２０Ａおよび２２０Ｂに対してそれぞれ形成される。多数のダミーゲート・コンタクト２３５Ａおよび２３５Ｂが、ダミーゲート導電体２１５Ａおよび２１５Ｂに対してそれぞれ形成される。半導体基板２００は、点線によって画定されるＮウエル領域２６５ＡおよびＰウエル領域２６５Ｂを含む。Ｎウエル・コンタクト２４０ＡがＮウエル２６５Ａに対して形成され、Ｐウエル・コンタクト２４０ＢがＰウエル２６５Ｂに対して形成される。通常、Ｎウエル・コンタクト２４０ＡはＶDDに電気的に接続され、Ｐウエル・コンタクト２４０ＢはＧＮＤに電気的に接続される。
図６は、本発明の第３の実施形態による１対のデバイスの平面図である。図６は、インバータ回路のＦＥＴを形成する際に用いられるような、互いに隣接して形成されたＮＦＥＴ２９５ＡおよびＰＦＥＴ２９５Ｂを示す。ＮＦＥＴ２９５ＡおよびＰＦＥＴ２９５Ｂは、図５のＮＦＥＴ１９５ＡおよびＰＦＥＴ１９５Ｂよりも幅が狭い。
図６において、半導体基板３００上に形成されているのは、スパイン３１０Ａおよび３１０Ｂに一体でありそれらのスパインからそれぞれ垂直に延長する多数の並列な機能ゲート導電体３０５Ａおよび３０５Ｂ、ならびに、多数のダミーゲート導電体３１５Ａ１、３１５Ａ２および３１５Ｂ１、３１５Ｂ２である。ダミーゲート導電体３１５Ａ１および３１５Ｂ１は、各機能ゲート導電体３０５Ａおよび３０５Ｂに平行に配置されている。ダミーゲート導電体３１５Ａ２および３１５Ｂ２は、各機能ゲート導電体３０５Ａおよび３０５Ｂと一列に配置されている。機能ゲート導電体３０５Ａおよび３０５Ｂならびにダミーゲート導電体３１５Ａ１および３１５Ｂ１は、隣接する機能ゲート導電体または隣接するダミーゲート導電体から距離ＳDESだけ離間し、幅ＷDESおよびチャネル長ＬDESを有する。従って、ピッチＰ＝ＳDES＋ＬDESは、上記で定義されたものと同じである。機能ゲート導電体３０５Ａおよび３０５Ｂならびにダミーゲート導電体３１５Ａ、３１５Ａ２、３１５Ｂ１、および３１５Ｂ２の双方は、ピッチＰで整列している。
ダミーゲート導電体３１５Ａ１、３１５Ａ２、３１５Ｂ１、および３１５Ｂ２は、機能ゲート導電体３０５Ａおよび３０５Ｂが形成するパターンを継続するので、近接効果は小さくなるか排除される。なぜなら、機能ゲートであれダミーゲートであれ、隣接するゲート形状は、同じまたはほぼ同じ長さおよび同じ幅を有し、同じピッチで配置されるからである。
半導体基板３００には、多数のソース／ドレイン（Ｓ／Ｄ）３２０Ａおよび３２０Ｂが形成される。Ｓ／Ｄ３２０ＡはＮドープであり、Ｓ／Ｄ３２０ＢはＰドープである。ソース／ドレイン３２０Ａおよび３２０Ｂは、ＷDESより小さい長さＷ’を有する。全ての機能ゲート導電体３０５Ａはスパイン３３０Ａと一体的に形成されるので、ＮＦＥＴ２９５Ａのゲート（またはチャネル）長はＬDESに等しく、ゲート（またはチャネル）幅は、ＷDESと機能ゲート導電体３０５Ａの数とを乗算したものに等しい。図６の例では、４個の機能ゲート導電体３０５Ａがあるので、ＮＦＥＴ１９５Ａの幅は４Ｗ’である。また、全ての機能ゲート導電体３０５Ｂはスパイン３１０Ｂと一体的に形成されるので、ＰＦＥＴ２９５Ｂのゲート（またはチャネル）長はＬDESに等しく、ゲート（チャネル）幅は、Ｗ’と機能ゲート導電体３０５Ｂの数を乗算したものに等しい。図６の例では、７個の機能ゲート導電体３０５Ｂがあるので、ＰＦＥＴ２９５Ｂの幅は７Ｗ’である。ＮＦＥＴ２９５ＡおよびＰＦＥＴ２０５Ｂのゲート幅は、図６の各ＮＦＥＴ１９５ＡおよびＰＦＥＴ１９５Ｂのゲート幅よりも小さいので、ＮＦＥＴ２９５ＡおよびＰＦＥＴ２９５Ｂは、図６の各ＮＦＥＴ１９５ＡおよびＰＦＥＴ１９５Ｂよりもインピーダンスが高く、駆動（電流）能力が低い。
後に、図９を参照して、デバイスのゲートまたはチャネル長およびＬDESおよびデバイスのゲートまたはチャネル幅およびＷDES間の関係について説明する。
多数のゲート・コンタクト３２５Ａおよび３２５Ｂが、それぞれ、スパイン３１０Ａおよび３１０Ｂに形成され、多数のＳ／Ｄコンタクト３３０Ａおよび３３０Ｂが、それぞれＳ／Ｄ３２０Ａおよび３２０Ｂに形成される。多数のダミーゲート・コンタクト３３５Ａが、ダミーゲート導電体３１５Ａ１および３１５Ａ２に形成される。多数のダミーゲート・コンタクト３３５Ｂが、ダミーゲート導電体３１５Ｂ１および３１５Ｂ２に形成される。半導体基板３００は、点線によって画定されるＮウエル領域３６５ＡおよびＰウエル領域３６５Ｂを含む。Ｎウエル・コンタクト３４０ＡがＮウエル３６５Ａに対して形成され、Ｐウエル・コンタクト３４０ＢがＰウエル３６５Ｂに対して形成される。通常、Ｎウエル・コンタクト３４０Ａは、ＶDDに電気的に接続され、Ｐウエル・コンタクト３４０Ｂは、ＧＮＤに電気的に接続される。
ＮＦＥＴ２９５Ａを設計するための例示的な方法は、以下を含む。（１）ダミーゲート導電体３１５Ａ１に対応する離間したダミー導電体ゲート形状のアレイを配置するステップ、（２）機能ゲート導電体がＮＦＥＴ２９５Ａにいくつ必要であるかを決定するステップ、（３）ＮＦＥＴ２９５Ａに必要なゲート幅を決定するステップ、（４）ダミーゲート導電体形状に間隙（gap）を入れてダミーゲート導電体形状の未使用部分を所定の位置に残すことによって、選択した数のダミーゲート導電体形状を機能ゲート導電体形状に「切断」するステップ、（５）機能ゲート導電体形状をスパイン３１０Ａに対応するスパイン形状に接続するステップ。
図７は、本発明の第４の実施形態によるデバイス群の平面図である。図７において、半導体基板４００は、点線によって画定されるＮウエル領域４０５およびＰウエル領域４１０を含む。半導体４００の上に、「Ｕ」型のゲート導電体アレイ４１５が形成されている。各ゲート導電体４１５のフィンガ（finger）４１６および４１７は、幅がＷT、長さがＬDESであり、距離ＳDESだけ離間している。
いくつかのゲート導電体４１５は、間隙４１５Ｃを入れることによって、ダミーゲート導電体４１５Ａおよび機能ゲート導電体４１５Ｂに分割される。図７において、機能ゲート導電体およびダミーゲート導電体に分割されないゲート導電体４１５は、それ自体、ダミーゲート導電体である。一体である「Ｔ」型のゲート導電体拡張部４１５Ｄが、逆のタイプにドーピングされたウエルの上に配置される機能ゲート導電体対４１５Ｂを接合する。機能ゲート導電体４１５Ｂの各側に、機能ゲート導電体Ｓ／Ｄ４３０が配置される。Ｓ／Ｄコンタクト４２０、ダミーゲート導電体コンタクト４２５、機能ゲート導電体コンタクト４３５、Ｎウエル・コンタクト４４０、およびＰウエル・コンタクト４４５が、適宜、追加される。
デバイス４５０はＮＦＥＴであり、デバイス４５５はＰＦＥＴであり、ゲート長ＬDESおよびゲート幅Ｗ1を有する。デバイス４６０は、ゲート長ＬDESおよびゲート幅Ｗ2を有するＰＦＥＴである。デバイス４６５は、ゲート長ＬDESおよびゲート幅Ｗ3を有するＮＦＥＴである。デバイス４７０は、ゲート長ＬWおよびゲート幅Ｗ3を有するＮＦＥＴである。デバイス４７５は、ゲート長ＬWおよびゲート幅Ｗ2を有するＰＦＥＴである。ＬWは、２ＬDES＋ＳDESに等しい。デバイス４７０の機能ゲート導電体４８０および対応するダミーゲート導電体４８５を形成するために用いられるゲート形状は、追加のゲート形状によってゲート形状の「Ｕ」の内部を「充填」することにより変更した。デバイス４７５の機能ゲート導電体４９０および対応するダミーゲート導電体４９５を形成するために用いたゲート形状は、追加のゲート形状によってゲート形状の「Ｕ」の内部を「充填」することにより変更した。
ゲート導電体４１５、ダミーゲート導電体４１５Ａ、および機能ゲート導電体４１５Ｂは、平行な連続パターンを形成し、均一に離間したゲート形状を形成するので、近接効果は小さくなるか排除される。なぜなら、機能ゲートであれダミーゲートであれ、隣接するゲート形状は、同じピッチ（ＬDES＋ＳDES）またはその倍数で配置されるからである。デバイスのＬ（ゲートまたはチャネル長）およびＬの可能な値に対するＬDESおよびＳDES間の関係について、以下で図８を参照して説明する。
図８は、本発明による異なる長さのゲートを有するデバイス間の関係を示す多数のデバイスの平面図である。図８において、デバイス５００は、ダミーゲート・コンタクト５１０を有するダミーゲート導電体５０５と、各Ｓ／Ｄコンタクト５２５Ａおよび５２５Ｂを有するＳ／Ｄ５２０Ａおよび５２０Ｂと、機能ゲート・コンタクト５３５を有する機能ゲート導電体５３０（Ｓ／Ｄ５２０Ａと５２０Ｂとの間）とを含む。ダミーゲート導電体５０５は、機能ゲート導電体５３０と同様、物理幅ＷDESを有する。ダミーゲート導電体５０５は、機能ゲート導電体５３０に対してＳ／Ｄ５２０Ａの対向側に位置し、ダミーゲート導電体５４５Ｂは、機能ゲート導電体５３０に対してＳ／Ｄ５２０Ｂの対向側に位置する。ダミーゲート導電体５０５および５４５Ｂは、機能ゲート導電体５３０から距離ＳDESだけ離間している。デバイス５００のゲート長は、Ｌ1＝ＬDESである。
デバイス５４０は、スパイン５４５から延長しスパイン５４５と一体でありダミーゲート・コンタクト５５０を共有するダミーゲート導電体５４５Ａ、５４５Ｂ、５４５Ｃと、各Ｓ／Ｄコンタクト５６５Ａおよび５６５Ｂを有するＳ／Ｄ５６０Ａおよび５６０Ｂと、機能ゲート・コンタクト５７５を有する機能ゲート導電体５７０（Ｓ／Ｄ５６０Ａと５６０Ｂとの間）とを含む。ダミーゲート導電体５４５Ｂおよび５４５Ｃは、物理幅ＷDESを有する。ダミーゲート導電体５４５Ａは、機能ゲート導電体５７０と長手方向に一列に並び、機能ゲート導電体５７０と同様に、物理長２ＬDES＋ＳDESを有する。ダミーゲート導電体５４５Ｂは、機能ゲート導電体５７０に対してＳ／Ｄ５６０Ａの対向側に位置し、ダミーゲート導電体５４５Ｃは、機能ゲート導電体５７０に対してＳ／Ｄ５６０Ｂの対向側に位置する。ダミーゲート導電体５４５Ｂは、ダミーゲート導電体５４５Ａおよび機能ゲート導電体５７０から距離ＳDESだけ離間している。ダミーゲート導電体５４５Ｃは、ダミーゲート導電体５４５Ａおよび機能ゲート導電体５７０から距離ＳDESだけ離間している。デバイス５４０のゲート長は、Ｌ2＝２ＬDES＋ＳDESである。点線は、「Ｕ」型デバイス５００が設計されたのと同様に、２つの「Ｕ」形状からどのようにデバイス５４０が設計されるかを示す。
デバイス５８０は、共通のダミーゲート・コンタクト５９０を有するダミーゲート導電体５８５Ａおよび５８５Ｂ（スパイン５８５から延長するダミーゲート導電体５８５Ａおよび５８５Ｂ）と、各Ｓ／Ｄコンタクト６０５Ａおよび６０５Ｂを有するＳ／Ｄ６００Ａおよび６００Ｂと、機能ゲート・コンタクト６１５を有する機能ゲート導電体６１０（Ｓ／Ｄ６００Ａと６００Ｂとの間）とを含む。ダミーゲート導電体５８５Ａは、機能ゲート導電体６１０と同様に、物理長３ＬDES＋２ＳDESを有する。ダミーゲート導電体５４５Ｃは、機能ゲート導電体６１０に対してＳ／Ｄ６００Ａの対向側に位置し、ダミーゲート導電体５８５Ｂは、機能ゲート導電体６１０に対してＳ／Ｄ６００Ｂの対向側に位置する。ダミーゲート導電体５４５Ｃは、ダミーゲート導電体５８５Ａおよび機能ゲート導電体６１０から距離ＳDESだけ離間している。ダミーゲート導電体５８５Ｂは、ダミーゲート導電体５８５Ａおよび機能ゲート導電体６１０から距離ＳDESだけ離間している。デバイス５８０のゲート長は、Ｌ3＝３ＬDES＋２ＳDESである。点線は、「Ｕ」型デバイス５００が設計されたのと同様に、２つの「Ｕ」形状からどのようにデバイス５８０が設計されているかを示す。
本発明による可能なゲート幅に対する一般的公式は、ＰERMITTED＝ｎＬFIX＋（ｎ−１）ＳFIXであり、ここで、ＰERMITTEDはデバイスのゲート長であり、ＬFIXは最小許容ゲート長であり、ＳFIXは、ゲート導電体（機能またはダミー）間の固定反復距離であり、ｎは、ゼロよりも大きい整数である。ＳFIX＋ＬFIXは、全てのゲート導電体（ダミーまたは機能）、および、従って全てのデバイスが設計され配置される周期的ピッチを定義する。図８に示す例では、ＬFIX＝ＬDES、ＳFIX＝ＳDES、およびＰFIX＝ＬFIX＋ＳFIX＝ＬDES＋ＳDESである。
図９は、デバイス長および幅パラメータを配置幅および長さパラメータに変換することを示すフローチャートである。ステップ６３０において、ＬFIX、ＳFIX、およびＷFIXによって定義されるゲート設計グリッド（grid）を選択する。ここで、ＷFIXは最長許容デバイスゲート幅である（ＷFIXは上述のＷDESに対応する）。ステップ６３５において、設計するデバイスのゲート幅Ｗおよびゲート長Ｌを決定する。ステップ６４０、６５０、および６７０において決定するように、３つの可能な条件が存在する。
ステップ６４０において、Ｌ＝ＬFIXである場合、ステップ６４５において、ＷをＷFIXで除算し、ここで得られた値が、共に結合されてデバイスを形成するゲート形状の数である。例えば、Ｗ＝１００でありＷFIX＝１０である場合、１０のゲート形状を結合する必要がある。Ｗ／ＷFIXの数が整数でない場合、端数のゲート形状は「カット」してＷ’とする。例えば、Ｗ＝９５およびＷFIX＝１０である場合、９．５（9and one-half）のゲート形状を結合する必要があるので、Ｗ’は０．５に等しい。ステップ６４０において、ＬがＬFIXと等しくない場合、ステップ６５０において、Ｌ＞ＬFIXであるか否かを判定する。
ステップ６５０において、Ｌ＞ＬFIXであれば、ステップ６５５において、（１）Ｌ’＝ｎ（ＬFIX＋ＳFIX）および（２）Ｌ’＞Ｌであるように、ｎおよびＬ’の値を選択する。ここで、ｎは、（１）および（２）を満足する最小の正の整数であり、Ｌ’は、設計しているデバイスのゲート幅についての新しい値である。次に、ステップ６６０において、Ｗ’の値（設計しているデバイスの新しいゲート幅）を求める。ここで、Ｗ’＝ｎ（ＬFIX＋ＳFIX）（Ｗ／Ｌ）である。次いで、ステップ６６５において、ｎ＝１であれば、機能ゲート形状を単一のゲート形状ＷFIX長からＷ’に「カット」し、ゲート形状の残り（間隙（gap）より小さい）をダミーゲート形状として指定する。ｎが１よりも大きい場合、ｎの機能ゲート形状を、ｎのゲート形状ＷFIX長からＷ’に「カット」して、ゲート形状の残り（間隙より小さい）をダミーゲート形状として指定する。
ステップ６７０において、（Ｗ／ＷFIX）＞１であれば、ステップ６７５において、機能ゲート形状を、単一のゲート形状ＷFIX長からＷに「カット」して、ゲート形状の残り（間隙より小さい）をダミーゲート形状として指定する。
本発明の理解のため、本発明の実施形態を説明した。本発明は本明細書中に記載した特定の実施形態に限定されず、本発明の範囲から逸脱することなく、当業者に明白な様々な変更、再編成、および置換を行い得ることは理解されよう。従って、特許請求の範囲は、本発明の真の精神および範囲に該当する全てのかかる変更および変形を包含することが意図される。
本発明の第１の実施形態によるデバイスの平面図である。 図１の線１Ｂで切断した断面図である。 図１の線１Ｃで切断した断面図である。 本発明を実施するための例示的な製造方法を示すフローチャートである。 本発明の第２の実施形態による１対のデバイスの平面図である。 本発明の第３の実施形態による１対のデバイスの平面図である。 本発明の第４の実施形態によるデバイス群の平面図である。 本発明による、異なる長さのゲートを有するデバイス間の関係を示す、多数のデバイスの平面図である。 デバイス長および幅パラメータをレイアウト幅および長さパラメータに変換することを例示するフローチャートである。

Claims (29)

  1. 電子デバイスであって、
    各々が長さおよび幅を有するゲート導電体のアレイを有する半導体基板であって、幅方向に延長するダミーゲート導電体および機能ゲート導電体から成り、前記ゲート導電体が、前記幅方向に互いにほぼ平行に配置され、前記幅方向にほぼ垂直な方向に固定距離だけ周期的に離間している、半導体基板を備える電子デバイス。
  2. 前記機能ゲート導電体は少なくとも２つの異なる幅の導電体を含む、請求項１に記載の電子デバイス。
  3. 前記ダミーゲート導電体は少なくとも２つの異なる幅の導電体を含む、請求項１に記載の電子デバイス。
  4. 前記ダミーゲート導電体および機能ゲート導電体は同じ幅の導電体を含む、請求項１に記載の電子デバイス。
  5. 前記機能ゲート導電体の端部に隣接して配置された追加のダミーゲート導電体を更に備える、請求項１に記載の電子デバイス。
  6. 前記追加のダミーゲート導電体は、前記機能ゲート導電体の１つと同じ幅である、請求項５に記載の電子デバイス。
  7. 前記機能ゲート導電体の長さは、前記ゲート導電体の最小長さの整数倍および前記固定距離の整数倍の関数である、請求項１に記載の電子デバイス。
  8. 前記ダミーゲート導電体の長さは、前記ゲート導電体の最小長さの整数倍および前記固定距離の整数倍の関数である、請求項１に記載の電子デバイス。
  9. 前記機能ゲート導電体の下に近接して前記基板内に形成されたソース／ドレインを更に含む、請求項１に記載の電子デバイス。
  10. 前記機能ゲート導電体の下に近接して前記基板内に形成されたＮウエル、Ｐウエル、またはＮウエルおよびＰウエルの双方を更に含む、請求項１に記載の電子デバイス。
  11. 前記ゲート導電体と前記基板との間に形成されたゲート誘電体を更に含む、請求項１に記載の電子デバイス。
  12. 電子デバイスを製造する方法であって、
    半導体基板を準備するステップと、
    前記基板の上に、各々が長さおよび幅を有するゲート導電体のアレイであって、幅方向に延長するダミーゲート導電体および機能ゲート導電体から成り、前記ゲート導電体が、前記幅方向に互いにほぼ平行に配置され、前記幅方向にほぼ垂直な方向に固定距離だけ周期的に離間しているゲート導電体のアレイを形成するステップとを備える、方法。
  13. 前記機能ゲート導電体は少なくとも２つの異なる幅の導電体を含む、請求項１２に記載の方法。
  14. 前記ダミーゲート導電体は少なくとも２つの異なる幅の導電体を含む、請求項１２に記載の方法。
  15. 前記ダミーゲート導電体および機能ゲート導電体は同じ幅の導電体を含む、請求項１２に記載の方法。
  16. 前記機能ゲート導電体の端部に隣接して配置された追加のダミーゲート導電体を形成するステップを更に有する、請求項１２に記載の方法。
  17. 前記追加のダミーゲート導電体は、前記機能ゲート導電体の１つと同じ幅である、請求項１６に記載の方法。
  18. 前記機能ゲート導電体の長さは、前記ゲート導電体の最小長さの整数倍および前記固定距離の整数倍の関数である、請求項１２に記載の方法。
  19. 前記ダミーゲート導電体の長さは、前記ゲート導電体の最小長さの整数倍および前記固定距離の整数倍の関数である、請求項１２に記載の方法。
  20. 前記機能ゲート導電体の下に近接して前記基板にソース／ドレインを形成するステップを更に含む、請求項１２に記載の方法。
  21. 前記機能ゲート導電体の下に近接して前記基板にＮウエル、Ｐウエル、またはＮウエルおよびＰウエルの双方を形成するステップを更に含む、請求項１２に記載の方法。
  22. 前記ゲート導電体と前記基板との間にゲート誘電体を形成するステップを更に含む、請求項１２に記載の方法。
  23. ゲート長およびゲート幅を有するデバイスを設計する方法であって、
    ゲート形状の設計グリッドを準備するステップであって、各ゲート形状が、対向端部によって画定され幅方向に延長する固定幅と、前記固定幅よりも小さい使用可能固定幅と、長さ方向に延長する固定長とを有し、前記長さ方向が前記幅方向に対してほぼ垂直であり、前記ゲート形状が、前記幅方向に互いにほぼ平行に配置され、前記長さ方向に固定距離だけ周期的に離間している、ステップと、
    前記ゲート形状の１つ以上から機能ゲート形状を形成するステップと、
    を備える、方法。
  24. ゲート形状及び前記機能ゲート形状を形成するために用いられないゲート形状の部分は、前記機能ゲート形状に接続されないダミーゲート形状として所定の位置（in place）に残される、請求項２３に記載の方法。
  25. 前記ゲート長が前記固定長に等しい場合、前記数のゲート形状の各々の端部に沿って、全数のゲート形状を共に接続するステップであって、ゲート形状の前記数は前記ゲート幅を前記使用可能固定幅で除算して決定するステップを更に有する、請求項２３に記載の方法。
  26. 前記ゲート長が前記固定長よりも大きい場合、最小の整数および新しいゲート長を、前記新しいゲート長が前記ゲート長よりも大きく、かつ前記新しいゲート長が前記最小の整数と、前記固定長と前記固定距離の和とを乗算した長さに等しくなるように決定するステップを更に有する、請求項２３に記載の方法。
  27. 前記固定長と前記固定距離の和と、前記最小の整数と、前記固定ゲート幅とを乗算し、その結果を前記固定ゲート長で除算することによって新しいゲート幅を決定するステップを更に含む、請求項２６に記載の方法。
  28. 前記最小の整数のゲート形状に等しい数のゲート形状を、前記数のゲート形状の各々の端部に沿って、共に接続するステップであって、前記数のゲート形状の各ゲート形状が前記新しいゲート幅に等しい幅を有するステップを更に含む、請求項２７に記載の方法。
  29. 前記使用可能ゲート長で除算した前記ゲート幅が１未満である場合、前記ゲート幅に等しい長さのゲート形状から前記機能ゲートを形成するステップを更に含む、請求項２３に記載の方法。
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