JP2009272610A - 基本セルおよび半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000009792 diffusion process Methods 0.000 claims abstract description 234
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims description 63
- 230000000149 penetrating effect Effects 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 17
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 229
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 46
- 229910052721 tungsten Inorganic materials 0.000 description 46
- 239000010937 tungsten Substances 0.000 description 46
- 229910052782 aluminium Inorganic materials 0.000 description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000000034 method Methods 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000011295 pitch Substances 0.000 description 7
- 238000004904 shortening Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
【解決手段】基板の表面から所定の深さまでの領域に第1の導電性不純物が拡散された第1のウェル拡散層と、第1のウェル拡散層の上に設けられた絶縁膜と、絶縁膜上に設けられた第1のダミーパターンとからなる容量素子を有する。
【選択図】図1
Description
本実施形態の半導体装置の基本セルの構成を説明する。本実施形態の基本セルはMOSトランジスタを含む構成である。
本実施形態は、第1の実施形態で説明した基本セルをベースにした他の構成例である。なお、本実施形態では、図1に示した基本セルと異なる点について説明し、同様な構成についての説明を省略する。また、第1の実施形態と同様な構成については同一の符号を付す。
本実施形態の半導体装置の基本セルの構成を説明する。本実施形態の基本セルは抵抗素子を含む構成である。図21Aおよび図22に示した構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。本実施形態では、抵抗素子がN型拡散層の場合で説明する。
本実施形態の基本セルは、第3の実施形態で説明した基本セルに比べて、補償容量素子の容量を大きくした構成である。なお、本実施形態を説明するための図面において、第3の実施形態で説明した基本セルと同様な構成については同一の符号を付し、その詳細な説明を省略する。
このようにして、補償容量を大きくしている。
第3から第4の実施形態では、基本セルに含まれる抵抗素子がN型導電性の拡散層の場合について説明したが、本実施形態は、抵抗素子がP型導電性の拡散層の場合である。
21、22 Pch−Tr素子
31、32 Nch−Tr素子
52、55、57 配線
61、524 ウェルコンタクト
63、522 サブコンタクト
71、73、750、850 補償容量素子
126、128、504、506 ダミーパターン
500、800 抵抗素子
512 サブコン拡散層
514 ウェルコン拡散層
531、533、535、537、539 タングステン配線
540 第1アルミ配線
604 ディープNウェル拡散層
710 ゲート酸化膜
Claims (20)
- 第1の導電性不純物が拡散された第1のウェル拡散層と、
前記第1のウェル拡散層の上に設けられた絶縁膜と、
前記絶縁膜を貫通する第1のコンタクトを介して前記第1のウェル拡散層と接続され、該第1のウェル拡散層に所定の電位を印加するための第1の配線と、
前記絶縁膜上に設けられた第1のダミーパターンと、
前記第1のダミーパターンに前記所定の電位とは異なる電位を印加するための第2の配線と、を含み、
前記第1のダミーパターン、前記絶縁膜および前記第1のウェル拡散層からなる第1の容量素子を有する、基本セル。 - 前記第1のウェル拡散層内に設けられ、前記第1の導電性不純物とは反対の導電性である第2の導電性不純物の拡散層からなるソース電極およびドレイン電極、ならびに前記第1のダミーパターンと同一層に設けられたゲート電極を含む第1のトランジスタ素子を有する、請求項1記載の基本セル。
- 前記第2の導電性不純物が拡散された第2のウェル拡散層と、
前記絶縁膜を貫通する第2のコンタクトを介して前記第2のウェル拡散層と接続され、該第2のウェル拡散層に前記第2の配線と同電位を印加するための第3の配線と、
前記第2のウェル拡散層内に設けられ、前記第1の導電性不純物の拡散層からなるソース電極およびドレイン電極、ならびに前記第1のダミーパターンと同一層に設けられたゲート電極を有する第2のトランジスタ素子と、
前記絶縁膜上に設けられた第2のダミーパターンと、をさらに含み、
前記第2のダミーパターン、前記絶縁膜および前記第2のウェル拡散層からなる第2の容量素子を有する請求項2記載の基本セル。 - 前記第1のダミーパターンが前記第3の配線と接続され、
前記第2のダミーパターンが前記第1の配線と接続されている、請求項3記載の基本セル。 - 前記第1のウェル拡散層に前記第1のコンタクトが接続される部位は、前記第1の導電性不純物の濃度が該第1のウェル拡散層よりも高く、
前記第2のウェル拡散層に前記第2のコンタクトが接続される部位は、前記第2の導電性不純物の濃度が該第2のウェル拡散層よりも高い、請求項3または4記載の基本セル。 - 前記第1および第2のダミーパターンのそれぞれは、
対応するトランジスタ素子の前記ゲート電極と平行で、該ゲート電極と同一層に設けられた第3のダミーパターンと、
前記ゲート電極と同一層に設けられ、単位面積あたりのパターン密度を所定の範囲にするための第4のダミーパターンと、
を有する請求項3から5のいずれか1項記載の基本セル。 - 基本セルの外形が長方形であり、
前記第1のウェル拡散層の上面の一部に前記絶縁膜が形成されたアクティブパターンが前記長方形の2つの長辺と1つの短辺のそれぞれの内縁に辺に沿って設けられ、
前記アクティブパターンのうち前記第1のウェル拡散層に前記第1のコンタクトが接続される部位と前記第1のダミーパターンとが、前記長辺と前記短辺のそれぞれの辺に沿って交互に設けられている、請求項2から6のいずれか1項記載の基本セル。 - 基本セルの外形が長方形であり、
前記第1のウェル拡散層の上面の一部に前記絶縁膜が形成されたアクティブパターンが前記長方形の2つの長辺と1つの短辺のそれぞれの内縁に辺に沿って設けられ、
前記第1のトランジスタ素子と前記長辺に沿って設けられた前記アクティブパターンとの間に、前記第3のダミーパターンが設けられた請求項6記載の基本セル。 - 前記第1のトランジスタ素子と前記短辺に沿って設けられた前記アクティブパターンとの間に、前記第4のダミーパターンが設けられた請求項8記載の基本セル。
- 前記短辺に沿って設けられた前記アクティブパターンの上に前記絶縁膜を介して前記第4のダミーパターンが設けられた請求項8記載の基本セル。
- 請求項3から10のいずれか1項記載の基本セルが複数設けられた半導体装置であって、
複数の前記基本セルは、隣り合う基本セルの前記第1または第2の容量素子が重なって配置された、半導体装置。 - 側面および底面が前記第1のウェル拡散層に覆われ、前記第1の導電性不純物とは反対の導電性である第2の導電性不純物が拡散された第2のウェル拡散層が前記第1のウェル拡散層内に設けられ、
前記第1の導電性不純物の拡散層からなる抵抗素子が前記第2のウェル拡散層内に設けられた、請求項1記載の基本セル。 - 前記第1のダミーパターンはトランジスタ素子のゲート電極が形成される層と同一層に設けられている、請求項12記載の基本セル。
- 前記第1のウェル拡散層に前記第1のコンタクトが接続される部位は、前記第1の導電性不純物の濃度が該第1のウェル拡散層よりも高い、請求項12または13記載の基本セル。
- 基本セルの外形が長方形であり、
前記第1のウェル拡散層の上面の一部に前記絶縁膜が形成された開口パターンが前記長方形の2つの長辺と2つの短辺のそれぞれの内側に辺に沿って設けられ、
前記開口パターンのうち前記第1のウェル拡散層に前記第1のコンタクトが接続される部位と前記第1のダミーパターンとが、前記長辺と前記短辺のそれぞれの辺に沿って交互に設けられている、請求項12から14のいずれか1項記載の基本セル。 - 基本セルの外形が長方形であり、
前記第1のウェル拡散層の上面の一部に前記絶縁膜が形成された開口パターンが前記長方形の2つの長辺と2つの短辺のそれぞれの内側に辺に沿って設けられ、
前記開口パターンのうち少なくとも前記長方形の角部に前記第1のコンタクトが設けられ、該開口パターンのうち該第1のコンタクトが設けられた部位を除く領域に前記第1のダミーパターンが設けられた、請求項12から14のいずれか1項記載の基本セル。 - 請求項12から16のいずれか1項記載の基本セルが複数設けられた半導体装置であって、
複数の前記基本セルは、隣り合う基本セルの前記第1の容量素子が重なって配置された、半導体装置。 - 第1導電型の第1のウェル拡散層と、
前記第1のウェル拡散層内に設けられ、其々前記第1のウェル拡散層に第1の電位を供給する前記第1導電型の第1及び第2のアクティブパターンと、
前記第1のウェル拡散層内に設けられ、一方の端子に前記第1の電位が供給される第1の容量と、を備え、
前記第1の容量は前記第1及び第2のアクティブパターンの間に挟まれて構成されていることを特徴とする半導体装置。 - 前記第1のウェル拡散層に隣接して設けられる第2導電型の第2のウェル拡散層と、
前記第2のウェル拡散層内に設けられ、前記第2のウェル拡散層に第2の電位を供給する前記第2導電型の第3のアクティブパターンと、を更に備え、
前記第1の容量の他方の端子と前記第3のアクティブパターンとが電気的に接続されることを特徴とする請求項18に記載の半導体装置。 - 前記第2のウェル拡散層内に設けられ、前記第2のウェル拡散層に前記第2の電位を供給する前記第2導電型の第4のアクティブパターンと、
前記第2のウェル拡散層内に設けられ、一方の端子が前記第1及び第2のアクティブパターンの少なくとも一方と電気的に接続され、且つ他方の端子に前記第2の電位が供給される第2の容量と、を更に備え、
前記第2の容量は前記第3及び第4のアクティブパターンの間に挟まれて構成されていることを特徴とする請求項19に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009004492A JP5590802B2 (ja) | 2008-04-11 | 2009-01-13 | 基本セルおよび半導体装置 |
US12/385,503 US8203149B2 (en) | 2008-04-11 | 2009-04-09 | Standard cell having compensation capacitance |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008103572 | 2008-04-11 | ||
JP2008103572 | 2008-04-11 | ||
JP2009004492A JP5590802B2 (ja) | 2008-04-11 | 2009-01-13 | 基本セルおよび半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009272610A true JP2009272610A (ja) | 2009-11-19 |
JP5590802B2 JP5590802B2 (ja) | 2014-09-17 |
Family
ID=41163249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009004492A Expired - Fee Related JP5590802B2 (ja) | 2008-04-11 | 2009-01-13 | 基本セルおよび半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8203149B2 (ja) |
JP (1) | JP5590802B2 (ja) |
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-
2009
- 2009-01-13 JP JP2009004492A patent/JP5590802B2/ja not_active Expired - Fee Related
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JP5590802B2 (ja) | 2014-09-17 |
US8203149B2 (en) | 2012-06-19 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111104 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131206 |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140410 |
|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140729 |
|
R150 | Certificate of patent or registration of utility model |
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