KR20120125275A - 반도체 장치 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 세워져 있는 상황이어도 디지털 회로를 구성하는 표준 셀의 레이아웃 면적을 작게 할 수 있는 기술을 제공한다. 예를 들면, 표준 셀(CL)의 양단의 모서리부에 있어서, 전원 배선(L1A)으로부터 돌출 배선(PL1A)을 표준 셀(CL)의 내부(Y방향)로 돌출하고, 또한 돌출된 돌출 배선(PL1A)으로부터 X방향으로 굴곡된 굴곡부(BD1A)를 형성한다. 그리고, 이 굴곡부(BD1A)와 p형 반도체 영역(PDR)을 플러그(PLG)로 접속한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 표준 셀(스탠다드 셀)을 사용한 로직 회로를 포함하는 반도체 장치에 적용하여 유효한 기술에 관한 것이다.
일본 특허 출원 공개 제2008-118004호 공보(특허 문헌 1)에는, 인접하는 표준 셀의 경계선상에 확산층과 접속하는 전원 배선을 인출하는 레이아웃 구성이 기재되어 있다. 구체적으로, 특허 문헌 1에는 인접하는 표준 셀간에서 확산층을 공통화하고, 또한 전원 배선으로부터 인접하는 표준 셀간의 경계선상에 배선을 인출하도록 레이아웃 구성하는 것이 기재되어 있다. 그리고, 특허 문헌 1에는 인접하는 표준 셀간의 경계선상에 인출된 배선과, 인접하는 표준 셀간에서 공통화된 확산층을 플러그로 전기적으로 접속하는 구성이 기재되어 있다.
일본 특허 출원 공개 제2008-118004호 공보
반도체 장치에는 다수의 집적 회로가 형성되지만, 이들의 집적 회로는 아날로그 회로나 디지털 회로로 구성되어 있다. 특히, 디지털 회로의 레이아웃 설계 기술로서는, 표준 셀을 사용한 설계 기술이 널리 이용되고 있다. 예를 들면, 인버터 회로, NAND 회로, EXOR 회로, 플립플롭 회로 등의 단위 회로를 표준 셀로서 준비하여, 이 표준 셀을 열형상으로 배치하는 것이 행해지고 있다. 그리고, 열형상으로 배치된 복수의 표준 셀에 대하여 집적 회로를 구성하도록 배선 설계를 행함으로써 소정의 기능을 갖는 디지털 회로(예를 들면, 로직 회로)를 형성한다.
이 때, 복수의 표준 셀의 각각에는 동작시키기 위한 전원이 필요하므로, 열형상으로 배치된 복수의 표준 셀을 끼우도록 전원 배선(VDD)과 기준 배선(GND)이 배치되어 있고, 이 전원 배선(VDD)과 기준 배선(GND)으로부터 인출된 인출 배선에 의해 각각의 표준 셀에 전원 전압 및 기준 전압이 공급되어 있다. 즉, 소정 방향으로 병행하여 연장하는 전원 배선(VDD)과 기준 배선(GND)이 형성되고, 이 전원 배선(VDD)과 기준 배선(GND)에 끼워져 있도록 복수의 표준 셀이 소정 방향으로 배열되어 있다. 각각의 표준 셀은 복수의 트랜지스터로 구성되어 있으므로, 각각의 표준 셀에는 트랜지스터를 구성하는 확산층이나 게이트 전극이 형성되어 있다.
종래에 표준 셀을 구성하는 확산층의 형상이나 게이트 전극의 형상에 관하여 레이아웃 규칙상의 제약이 없었기 때문에, 모든 형상의 확산층이나 게이트 전극을 형성하는 것이 가능했다. 이 때문에, 확산층의 형상이나 게이트 전극의 형상을 고안함으로써 집적 회로의 면적이 작아지도록 표준 셀의 레이아웃을 자유롭게 설계할 수가 있었다.
그러나, 최근 집적 회로를 구성하는 트랜지스터(MISFET(Metal Insulator Semiconductor Field Effect Transistor))의 미세화가 진행되고 있으며, MISFET를 구성하는 확산층이나 게이트 전극의 미세화가 진행되고 있다. 이 확산층이나 게이트 전극은 포토리소그래피 기술을 사용하여 형성되지만, 확산층이나 게이트 전극의 미세화가 진행되면 포토리소그래피 기술의 가공 정밀도가 문제점이 된다. 즉, 표준 셀의 레이아웃이 최소가 되도록 확산층의 형상이나 게이트 전극의 형상을 연구하고 있지만, 확산층이나 게이트 전극의 미세화에 따라 생기는 포토리소그래피 기술의 가공 정밀도의 문제점으로부터, 고안을 실시한 복잡한 형상의 확산층이나 게이트 전극을 설계값대로 형성하는 것이 곤란해지고 있다.
예를 들면, 확산층의 형상이 복잡한 다각형을 띄고 있는 경우나, 게이트 전극에 구부러진 부분이 형성되어 있으면 포토리소그래피 기술에 있어서의 가공 정밀도의 문제점으로부터, 모서리부가 라운드 형상함으로써 형상 열화가 생기기 쉬워진다. 이 경우, 확산층이나 게이트 전극이 설계값으로부터 벗어난 형상이 되어 MISFET의 성능 변동이 생겨버린다.
따라서, 예를 들면 28nm노드보다도 미세화된 MISFET를 형성할 경우, 형성되는 MISFET의 성능을 균등화(균일화)하기 위해서 레이아웃 규칙에 일정한 제한이 세워져 있다. 즉, MISFET가 미세화되면 포토리소그래피 기술의 가공 정밀도의 문제로 복잡한 형상을 정밀도 좋게 형성하는 것이 곤란해지는 점에서 MISFET를 구성하는 확산층의 형상이나 게이트 전극을 단순화하는 규칙을 설정하여 미세화된 MISFET의 성능을 보증하는 것이 행해지고 있다. 구체적으로 설정된 레이아웃 규칙으로서 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙이나, 확산층의 형상을 8정점 이내의 도형 형상으로 하는 규칙 등이 세워져 있다.
이러한 새로운 레이아웃 규칙이 세워져 있는 상황하에서 표준 셀의 레이아웃 설계를 하면 표준 셀의 면적이 커져버리는 문제점이 발생하고 있다.
본 발명의 목적은 MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 세워져 있는 상황이어도 디지털 회로를 구성하는 표준 셀의 레이아웃 면적을 작게 할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
대표적인 실시 형태에 따른 반도체 장치는, 제1 방향에 따른 제1 변 상을 연장하는 제1 배선층의 제1 전원 배선과, 제1 변과 소정 간격을 이격하여 병행하는 제2 변 상을 연장하고, 상기 제1 전원 배선보다도 낮은 전압이 인가되는 상기 제1 배선층의 제2 전원 배선을 갖는다. 또한, 상기 제1 변의 양단부에 있어서, 상기 제1 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제1 돌출 배선과, 상기 제2 변의 양단부에 있어서, 상기 제2 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제2 돌출 배선을 갖는다. 여기서, 상기 제1 돌출 배선과 상기 제2 돌출 배선 중에서 추출된 적어도 1개 이상의 돌출 배선은 단부가 상기 표준 셀의 내부로 향하는 상기 제1 방향으로 굴곡된 제1 굴곡부를 포함한다.
또한, 대표적인 실시 형태에 따른 반도체 장치는, 반도체 기판의 제1 방향에 따라 인접하여 배치된 복수의 표준 셀을 구비한다. 이 때, 사각형 형상을 한 상기 복수의 표준 셀의 각각은, (a)상기 제1 방향에 따른 제1 변 상을 연장하는 제1 배선층의 제1 전원 배선과, (b)상기 제1 변과 소정 간격을 이격하여 병행하는 제2 변 상을 연장하고, 상기 제1 전원 배선보다도 낮은 전압이 인가되는 상기 제1 배선층의 제2 전원 배선을 갖는다. 그리고, (c)상기 제1 전원 배선과 상기 제2 전원 배선 사이의 상기 반도체 기판 내에, 상기 제1 방향과 교차하는 제2 방향으로 늘어서서 배치된 제1 반도체 영역 및 제2 반도체 영역으로서, 상기 제1 전원 배선측에 배치된 상기 제1 반도체 영역 및 상기 제2 전원 배선측에 배치된 상기 제2 반도체 영역과, (d)상기 제2 방향으로 연장하고, 또한 상기 제1 방향에 등간격으로 상기 반도체 기판 상에 형성된 복수의 게이트 전극을 갖는다. 또한, 상기 복수의 표준 셀의 각각은, 또한 (e)상기 제1 변의 양단부에 있어서, 상기 제1 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제1 돌출 배선과, (f)상기 제2 변의 양단부에 있어서, 상기 제2 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제2 돌출 배선을 갖는다. 여기서, 상기 제1 돌출 배선과 상기 제2 돌출 배선 중에서 추출된 적어도 1개 이상의 돌출 배선은 단부가 상기 표준 셀의 내부로 향하는 상기 제1 방향으로 굴곡된 제1 굴곡부를 포함한다. 그리고, 상기 제1 굴곡부가 형성된 상기 돌출 배선이 상기 제1 전원 배선으로부터 분기되어 있는 것인 경우, 상기 돌출 배선은 상기 제1 굴곡부와 접속하는 제1 플러그에 의해 상기 제1 반도체 영역과 전기적으로 접속된다. 한편, 상기 제1 굴곡부가 형성된 상기 돌출 배선이 상기 제2 전원 배선으로부터 분기되어 있는 것인 경우, 상기 돌출 배선은 상기 제1 굴곡부와 접속하는 제2 플러그에 의해 상기 제2 반도체 영역과 전기적으로 접속되어 있다.
또한, 대표적인 실시 형태에 따른 반도체 장치는, 반도체 기판의 제1 방향에 따라 인접하여 배치된 복수의 표준 셀을 구비한다. 이 때, 사각형 형상을 한 상기 복수의 표준 셀의 각각은, (a)상기 제1 방향에 따른 제1 변 상을 연장하는 제1 배선층의 제1 전원 배선과, (b)상기 제1 변과 소정 간격을 이격하여 병행하는 제2 변 상을 연장하고, 상기 제1 전원 배선보다도 낮은 전압이 인가되는 상기 제1 배선층의 제2 전원 배선을 갖는다. 그리고, (c)상기 제1 전원 배선과 상기 제2 전원 배선 사이의 상기 반도체 기판 내에, 상기 제1 방향과 교차하는 제2 방향으로 늘어서서 배치된 제1 반도체 영역 및 제2 반도체 영역으로서, 상기 제1 전원 배선측에 배치된 상기 제1 반도체 영역 및 상기 제2 전원 배선측에 배치된 상기 제2 반도체 영역과, (d)상기 제2 방향으로 연장하고, 또한 상기 제1 방향에 등간격으로 상기 반도체 기판 상에 형성된 복수의 게이트 전극을 갖는다. 또한, 상기 복수의 표준 셀의 각각은, 또한 (e)상기 제1 변의 양단부에 있어서, 상기 제1 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제1 돌출 배선과, (f)상기 제2 변의 양단부에 있어서, 상기 제2 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제2 돌출 배선을 갖는다. 상기 제1 변의 일단부와 상기 제2 변의 일단부를 연결하는 제1 경계선과 평면적으로 중첩되도록 상기 복수의 게이트 전극 중 1개의 제1 게이트 전극이 배치되어 있다. 한편, 상기 제1 변의 타단부와 상기 제2 변의 타단부를 연결하는 제2 경계선과 평면적으로 중첩되도록 상기 복수의 게이트 전극 중 1개의 제2 게이트 전극이 배치되어 있다.
본원에서 개시되는 발명 중 대표적인 실시 형태의 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 세워져 있는 상황이어도 디지털 회로를 구성하는 표준 셀의 레이아웃 면적을 작게 할 수 있다.
도 1은 본 발명의 실시 형태 1에 있어서의 반도체 칩의 구성을 도시하는 평면도이다.
도 2는 실시 형태 1에 있어서의 4입력 NAND 회로를 구성하는 표준 셀의 레이아웃 구성을 도시하는 도면이다.
도 3은 실시 형태 1에 있어서 인접하는 표준 셀을 도시하는 도면이다.
도 4(a)는 입력 배선과 출력 배선의 사이에 병렬 접속된 2개의 인버터 회로를 도시하는 회로도이며, (b)는 (a)에 도시하는 인버터 회로의 레이아웃 구성예를 나타내는 평면도이다.
도 5(a)?(d)는 인버터 회로의 레이아웃 구성을 층마다 분해하여 도시하는 도면이다.
도 6은 도 4의 A-A선으로 절단한 단면도이다.
도 7은 도 4의 B-B선으로 절단한 단면도이다.
도 8은 도 4의 C-C선으로 절단한 단면도이다.
도 9는 도 4의 D-D선으로 절단한 단면도이다.
도 10(a)는 입력 배선과 출력 배선의 사이에 접속된 EX-OR 회로를 도시하는 회로도이며, (b)는 (a)에 도시하는 EX-OR 회로의 레이아웃 구성예를 나타내는 평면도이다.
도 11(a) 및 (b)는 EX-OR 회로의 레이아웃 구성을 2층으로 분해하여 도시하는 도면이다.
도 12는 EX-OR 회로를 구성하는 6개의 표준 셀을 2줄 3열로 배열한 레이아웃 구성을 도시하는 도면이다.
도 13은 복수의 기능이 다른 표준 셀을 배열한 레이아웃 구성을 도시하는 도면이며, (a)는 표준 셀을 2층으로 분해한 하층을 도시하는 도면이다. 한편, (b)는 표준 셀을 2층으로 분해한 상층을 도시하는 도면이다.
도 14는 SCAN기능을 갖는 플립플롭 회로를 형성한 표준 셀의 레이아웃 구성을 도시하는 도면이다.
도 15는 실시 형태 5에 있어서의 SCAN 기능을 갖는 플립플롭 회로를 형성한 표준 셀의 제1 배선층의 레이아웃 구성을 도시하는 도면이다.
도 16은 실시 형태 5에 있어서의 표준 셀의 제2 배선층을 도시하는 도면이다.
도 17은 제2 배선층에 있어서, 표준 셀간을 접속하는 배선의 레이아웃 구성 예를 도시하는 도면이다.
도 18은 2입력 NAND 회로에 대하여 본 발명의 기술적 사상을 적용하는 예를 나타내는 도면이다.
도 19는 비교예에서 4입력 NAND 회로를 구성하는 표준 셀의 레이아웃 구성 예를 나타내는 도면이다.
도 20은 종래의 설계 방법을 사용한 비교예를 나타내는 도면이며, 인접하는 2개의 표준 셀을 도시하는 도면이다.
도 21은 2개의 인버터를 구비하는 비교예의 인버터 회로에 있어서, 게이트 전극과 제1 배선층을 구성하는 배선을 도시하는 도면이다.
도 22는 비교예에 있어서의 표준 셀의 제2 배선층을 도시하는 도면이다.
도 23은 비교예에서 표준 셀간을 접속하는 배선을 도시하는 도면이다.
도 24는 2입력 NAND 회로에 대하여 특허 문헌 1에 기재된 기술을 적용하는 예를 나타내는 도면이다.
도 25는 2입력 NAND 회로에 대하여 특허 문헌 1에 기재된 기술을 적용하는 예를 나타내는 도면이다.
이하의 실시 형태에 있어서는 편의상 필요할 때에는 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)에 언급할 경우, 특히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특히 명시한 경우 및 원리적으로 분명히 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니라는 것은 말할 필요도 없다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위해서 평면도이어도 해칭을 하는 경우가 있다.
(실시 형태 1)
도 1은 본 실시 형태 1에 있어서의 반도체 칩(CHP)의 구성을 도시하는 평면도이다. 도 1에서, 본 실시 형태 1에 있어서의 반도체 칩(CHP)은 통신용 프로세서(TP), 오디오 프로세서(SPU), 비디오 프로세싱 유닛(VPU), 3차원 화상 처리 프로세서(IP) 및 중앙 연산 처리 유닛(CPU)을 갖고 있다.
통신용 프로세서(TP)는 반도체 칩의 외부에 접속되는 기기와의 통신을 행하는 기능을 갖는 프로세서이며, 오디오 프로세서(SPU)는 음악의 녹음이나 재생을 할 때에 사용되는 프로세서이다. 또한, 비디오 프로세싱 유닛(VPU)은 비디오(동화상)의 녹화나 재생시에 사용되는 프로세서이며, 3차원 화상 처리 프로세서(IP)는 3차원의 화상 데이터를 처리하는 프로세서이다. 또한, 중앙 연산 처리 유닛(CPU)은 중앙 연산 처리 장치라고도 불리며, 컴퓨터 등의 심장부에 해당한다. 이 중앙 연산 유닛(CPU)은 기억 장치로부터 명령을 읽어내어 해독하고, 거기에 기초하여 다종 다양한 연산이나 제어를 행하는 것이다. 이것들의 통신용 프로세서(TP), 오디오 프로세서(SPU), 비디오 프로세싱 유닛(VPU), 3차원 화상 처리 프로세서(IP) 및 중앙 연산 처리 유닛(CPU)는 디지털 회로(로직 회로)로 구성되어 있다. 반도체 칩(CHP)에는 이상과 같이 다수의 디지털 회로가 형성되어 있지만, 상술한 구성 요소 이외에도 메모리 셀 어레이(MCA)와 주변 회로(PC)로 구성되는 메모리(RAM)의 주변 회로(PC)나, 시리얼 인터페이스(시리얼 I/F), 타이머, PLL(Phase Locked Loop) 회로에 포함되는 분주 회로 등에도 디지털 회로가 사용되고 있다. 이러한 디지털 회로의 레이아웃 설계 기술로서는 표준 셀을 사용한 설계 기술이 널리 이용되고 있다. 예를 들면, 인버터 회로, NAND 회로, EXOR 회로, 플립플롭 회로 등의 단위 회로를 표준 셀로서 준비하고, 이 표준 셀을 열 형상으로 배치하는 것이 행해지고 있다. 그리고, 열 형상으로 배치된 복수의 표준 셀에 대하여 집적 회로를 구성하도록 배선 설계를 행함으로써 소정의 기능을 갖는 디지털 회로(예를 들면, 로직 회로)가 형성된다. 각각의 표준 셀은 복수의 트랜지스터로 구성되어 있으므로, 각각의 표준 셀에는 트랜지스터를 구성하는 확산층이나 게이트 전극이 형성되어 있다.
종래에 표준 셀을 구성하는 확산층의 형상이나 게이트 전극의 형상에 관하여 레이아웃 규칙상의 제약이 없었으므로, 모든 형상의 확산층이나 게이트 전극을 형성하는 것이 가능했다. 이 때문에, 확산층의 형상이나 게이트 전극의 형상을 고안 함으로써 집적 회로의 면적이 작아지도록 표준 셀의 레이아웃을 자유롭게 설계하는 것이 가능했었다.
그러나, 최근, 집적 회로를 구성하는 트랜지스터(MISFET)의 미세화가 진행되고 있고, MISFET를 구성하는 확산층이나 게이트 전극의 미세화가 진행되고 있다. 이 확산층이나 게이트 전극은 포토리소그래피 기술을 사용하여 형성되지만, 확산층이나 게이트 전극의 미세화가 진행되면 포토리소그래피 기술의 가공 정밀도가 문제가 된다. 즉, 표준 셀의 레이아웃이 최소가 되도록 확산층의 형상이나 게이트 전극의 형상을 연구하고 있었지만, 확산층이나 게이트 전극의 미세화에 따라 생기는 포토리소그래피 기술의 가공 정밀도의 문제점으로부터, 고안을 실시한 복잡한 형상의 확산층이나 게이트 전극을 설계값대로 형성하는 것이 곤란해지고 있다.
예를 들면, 확산층의 형상이 복잡한 다각형을 띄고 있는 경우나, 게이트 전극에 구부러진 부분이 형성되어 있으면 포토리소그래피 기술에 있어서의 가공 정밀도의 문제점으로부터, 모서리부가 라운드 형상함으로써 형상 열화가 생기기 쉬워진다. 이 경우, 확산층이나 게이트 전극이 설계값으로부터 벗어난 형상이 되어 MISFET의 성능 변동이 생겨버린다.
따라서, 예를 들면 28nm 노드보다도 미세화된 MISFET를 형성할 경우, 형성되는 MISFET의 성능을 균등화(균일화)하기 위해서 레이아웃 규칙에 일정한 제한이 세워져 있다. 즉, MISFET가 미세화 되면 포토리소그래피 기술의 가공 정밀도의 문제로 복잡한 형상을 정밀도 좋게 형성하는 것이 곤란해지는 점으로부터, MISFET을 구성하는 확산층의 형상이나 게이트 전극을 단순화하는 규칙을 설정하여 미세화된 MISFET의 성능을 보증하는 것이 행해지고 있다. 구체적으로 설정된 레이아웃 규칙으로서 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙이나, 확산층의 형상을 8정점 이내의 도형 형상으로 하는 규칙 등이 세워져 있다.
이러한 새로운 레이아웃 규칙이 세워져 있는 상황하에서 표준 셀의 레이아웃 설계를 하면 표준 셀의 면적이 커져버린다. 이하, 이것에 대해서 도면을 참조하면서 설명한다.
도 19는 4입력 NAND 회로를 구성하는 표준 셀(CL(P))의 레이아웃 구성예를 나타내는 도면이다. 도 19에는 종래의 설계 방법을 사용하고, 또한 새로운 레이아웃 규칙을 적용할 경우의 레이아웃 구성예가 나타나 있다. 구체적으로, 새로운 레이아웃 규칙으로서 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙이나, 확산층의 형상을 8정점 이내의 도형 형상으로 하는 규칙이 도입되어 있다.
도 19에 도시한 바와 같이, 표준 셀(CL(P))의 상하를 끼워 X방향(제1 방향)으로 연장하도록 제1 배선층으로 이루어지는 전원 배선(L1A)과 전원 배선(L1B)이 배치되어 있다. 이 전원 배선(L1A)은 전원 전위(VDD)를 공급하기 위한 배선이며, 전원 배선(L1B)은 전원 전위(VDD)보다도 낮은 기준 전위(GND)를 공급하기 위한 배선이다. 그리고, 전원 배선(L1A)과 전원 배선(L1B)의 사이에 끼워져 있도록 p형 반도체 영역(p형 확산층)PDR와 n형 반도체 영역(n형 확산층)(NDR)이 형성되어 있다. 이 p형 반도체 영역(PDR)과 n형 반도체 영역(NDR)은 확산층의 형상을 8정점 이내의 도형 형상으로 하는 새로운 레이아웃 규칙에 기초하여 4각형 형상으로 되어 있다.
예를 들면, 4각형 형상을 한 p형 반도체 영역(PDR)은 전원 배선(L1A)으로부터 Y방향(제2 방향)으로 돌출한 돌출 배선(PL1A)과 플러그(PLG)에 의해 전기적으로 접속되어 있고, 전원 배선(L1A)으로부터 전원 전위(VDD)가 돌출 배선(PL1A)을 통하여 p형 반도체 영역(PDR)에 공급되어 있다. 마찬가지로, 4각형 형상을 한 n형 반도체 영역(NDR)은 전원 배선(L1B)으로부터 Y방향(제2 방향)으로 돌출한 돌출 배선(PL1B)과 플러그(PLG)에 의해 전기적으로 접속되어 있고, 전원 배선(L1B)으로부터 기준 전위(GND)가 돌출 배선(PL1B)을 통하여 n형 반도체 영역(NDR)에 공급되어 있다.
여기서, 종래의 설계 방법에 기초하여 전원 배선(L1A)과 p형 반도체 영역(PDR)이나, 전원 배선(L1B)과 n형 반도체 영역(NDR)은 각각 최단 거리를 연결하도록 배치된 돌출 배선(PL1A)이나 돌출 배선(PL1B)으로 접속되어 있다.
또한, 도 19에 도시한 바와 같이, 전원 배선(L1A)과 전원 배선(L1B)으로 끼워진 표준 셀(CL(P)) 내의 영역에는 각각이 Y방향(제2 방향)으로 연장하고, 또한 X방향(제1 방향)으로 배열하도록 게이트 전극(G1?G7)이 배치되어 있다. 이에 의해, 예를 들면 게이트 전극(G2?G5)과 p형 반도체 영역(PDR)이 평면적으로 겹치는 영역에 각각 p형 MISFET이 형성되고, 게이트 전극(G2?G5)과 n형 반도체 영역(NDR)이 평면적으로 겹치는 영역에 각각 n형 MISFET이 형성된다. 이것들의 게이트 전극(G1?G7)은 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙에 기초하여 형성되어 있다.
그리고, 게이트 전극(G2)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(A)과 접속되고, 게이트 전극(G3)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(B)과 접속되어 있다. 또한, 게이트 전극(G4)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(C)과 접속되고, 게이트 전극(G5)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(D)과 접속되어 있다. 또한, 입력 배선(A?D)과 접촉하지 않도록 출력 배선(OUT)이 형성되어 있고, 이 출력 배선(OUT)이 입력 배선(A?D)과 접촉하지 않도록 게이트 전극(G6) 상을 우회하도록 배치되어 있다.
이상과 같이 하여 본 발명자가 검토한 4입력 NAND 회로를 구성하는 표준 셀(CL(P))이 형성되어 있다. 이 때, 도 19에서는 게이트 전극(G7)이 설치되어 있지만, 상술한 4입력 NAND 회로를 구성하는 표준 셀(CL(P))에서는 게이트 전극(G7)이 불필요한 것처럼 생각된다. 그러나, 도 19에 도시하는 표준 셀(CL(P))을 6개의 게이트 전극(G1?G6)으로 구성할 경우, 이하에 기재하는 문제점이 발생한다. 즉, 도 19에 도시하는 표준 셀(CL(P))에서는, 게이트 전극(G6) 상으로 우회한 출력 배선(OUT)이 형성되어 있는 점으로부터, 복수의 표준 셀(CL(P))을 X방향(제1 방향)으로 배열한 경우, 인접하는 표준 셀(CL(P))의 경계선 상에 출력 배선(OUT)이 배치 되게 된다. 이 결과, 1개의 표준 셀(CL(P))에서 게이트 전극(G6) 상에 배치된 출력 배선(OUT)이 인접하는 표준 셀(CL(P)) 상의 제1 배선층과 접촉해버리는 것을 생각할 수 있다. 이와 같이 인접하는 표준 셀(CL(P))간에서 제1 배선층이 쇼트되어버리는 것을 억제하기 위해서, 도 19에 도시한 바와 같이 게이트 전극(G6)의 외측에 게이트 전극(G7)을 설치하여 스페이스를 확보하고 있다. 이에 의해, 게이트 전극(G6) 상에 형성되어 있는 출력 배선(OUT)이 인접하는 표준 셀(CL(P))에 형성되는 제1 배선층과 쇼트되는 것을 억제할 수 있다. 즉, 도 19에 도시하는 표준 셀(CL(P))에서는, 인접하는 표준 셀(CL(P))간의 쇼트 불량을 방지하기 위해서, 일정 간격을 확보할 필요가 있다. 따라서, 도 19에 도시하는 표준 셀(CL(P))의 레이아웃 구성에서는 스페이스를 설치하는 부분만큼 쓸데없는 영역을 확보할 필요가 있고, 표준 셀(CL(P))의 사이즈가 커져버리는 문제점이 있는 것을 알 수 있다.
이 원인은 종래의 설계 방법을 답습한 상태에서 새로운 레이아웃 규칙을 도입하고 있는 점에 있다. 구체적으로는, 도 19에 도시한 바와 같이, 종래의 설계 방법에 기초하여 전원 배선(L1A)과 p형 반도체 영역(PDR)이나, 전원 배선(L1B)과 n형 반도체 영역(NDR)을 각각 최단 거리를 연결하도록 돌출 배선(PL1A)이나, 돌출 배선(PL1B)으로 접속하고 있다. 즉, 전원 배선(L1A)과 p형 반도체 영역(PDR)을 접속하는 돌출 배선(PL1A)을, 전원 배선(L1A)과 p형 반도체 영역(PDR)의 최단 거리를 연결한다는 종래의 설계 방법을 채용해서 있으므로, 입력 배선(A?D)을 형성한 경우, 출력 배선(OUT)을 배치하는 영역을 확보할 수 없어 출력 배선(OUT)을 게이트 전극(G6) 상에 우회시킬 필요성이 나오는 것이다. 이 때문에, 게이트 전극(G6)을 표준 셀(CL(P))의 경계로서 사용할 수 없어 스페이스를 확보하기 위한 게이트 전극(G7)이 필요해지는 것이다.
따라서, 본 실시 형태 1에서는, 종래의 설계 방법으로부터 일변된 참신한 설계 사상을 도입함으로써, 새로운 레이아웃 규칙을 적용한 경우라도 표준 셀의 사이즈를 축소화할 수 있는 기술을 제안한다. 이하에, 이 참신한 설계 사상을 도입함으로써, 새로운 레이아웃 규칙을 채용하는 경우라도 표준 셀의 사이즈를 축소화할 수 있는 기술적 사상에 대해서 설명한다.
도 2는 본 실시 형태 1에 있어서의 4입력 NAND 회로를 구성하는 표준 셀(CL)의 레이아웃 구성을 도시하는 도면이다. 본 실시 형태 1에 있어서의 표준 셀(CL)의 레이아웃 구성은, 종래의 설계 방법과는 다른 참신한 설계 사상을 도입함과 동시에 새로운 레이아웃 규칙에도 대응하고 있다. 구체적으로, 새로운 레이아웃 규칙으로서 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙이나, 확산층의 형상을 8정점 이내의 도형 형상으로 하는 규칙이 도입되어 있다.
도 2에 도시한 바와 같이, 사각형 형상을 한 표준 셀(표준 전원 뿔(모서리) 형상 셀, 전원 뿔(모서리) 형상 셀, 파워 혼(horn) 셀, 모서리 전원 방식 표준 셀)(CL)의 상하를 끼워 X방향(제1 방향)으로 연장하도록 제1 배선층으로 이루어지는 전원 배선(L1A)과 전원 배선(L1B)이 배치되어 있다. 이 전원 배선(L1A)은 전원 전위(VDD)를 공급하기 위한 배선이며, 전원 배선(L1B)은 전원 전위(VDD)보다도 낮은 기준 전위(GND, VSS)을 공급하기 위한 배선이다. 그리고, 전원 배선(L1A)과 전원 배선(L1B)의 사이에 끼워져 있도록 p형 반도체 영역(p형 확산층)(PDR)과 n형 반도체 영역(n형 확산층)(NDR)이 형성되어 있다. 이 p형 반도체 영역(PDR)과 n형 반도체 영역(NDR)은 확산층의 형상을 8정점 이내의 도형 형상으로 하는 새로운 레이아웃 규칙에 기초하여 4각형 형상으로 되어 있다.
표준 셀(CL)에 형성되어 있는 p형 반도체 영역(PDR)은, 표준 셀(CL)의 제1 변(전원 배선(L1A))의 일단부와 제2 변(전원 배선(L1B))의 일단부를 연결하는 제1 경계선과, 제1 변(전원 배선(L1A))의 타단부와 제2 변(전원 배선(L1B))의 타단부를 연결하는 제2 경계선의 양쪽에 접촉하지 않도록 배치되어 있다. 마찬가지로, 표준 셀(CL)에 형성되어 있는 n형 반도체 영역(NDR)은, 표준 셀(CL)의 제1 변(전원 배선(L1A))의 일단부와 제2 변(전원 배선(L1B))의 일단부를 연결하는 제1 경계선과, 제1 변(전원 배선(L1A))의 타단부와 제2 변(전원 배선(L1B))의 타단부를 연결하는 제2 경계선의 양쪽에 접촉하지 않도록 배치되어 있다. 따라서, X방향(제1 방향)으로 인접하여 배치된 복수의 표준 셀(CL)을 생각하면, 각각의 표준 셀(CL)에 형성되어 있는 p형 반도체 영역(PDR)은 서로 분리되고, 또한 각각의 표준 셀(CL)에 형성되어 있는 n형 반도체 영역(NDR)도 서로 분리되어 있게 된다.
이어서, 본 실시 형태 1에 있어서의 표준 셀(CL)에서는, 표준 셀(CL)의 양단부(표준 셀(CL)의 경계)에 있어서, 전원 배선(L1A)으로부터 분기되어 표준 셀(CL)의 내부로 향하는 Y방향(제2 방향)으로 돌출된 2개의 돌출 배선(PL1A)이 형성되어 있다. 마찬가지로, 표준 셀(CL)의 양단부(표준 셀(CL)의 경계)에 있어서, 전원 배선(L1B)으로부터 분기되어 표준 셀(CL)의 내부로 향하는 Y방향(제2 방향)으로 돌출된 2개의 돌출 배선(뿔(모서리) 형상 전원 배선, 뿔(모서리) 전원 배선, 뿔(모서리) 배선)(PL1B)이 형성되어 있다. 그리고, 돌출 배선(PL1A)과 돌출 배선(PL1B) 중에서 추출된 적어도 1개 이상의 돌출 배선은 단부가 표준 셀(CL)의 내부로 향하는 X방향(제1 방향)으로 굴곡된 굴곡부를 포함하고 있다. 구체적으로는, 굴곡부가 형성된 돌출 배선이 전원 배선(L1A)으로부터 분기되어 있는 것인 경우(돌출 배선(PL1A)), 돌출 배선(PL1A)은 굴곡부(BD1A)와 접속하는 플러그(PLG)에 의해 p형 반도체 영역(PDR)과 전기적으로 접속된다. 한편, 굴곡부가 형성된 돌출 배선이 전원 배선(L1B)으로부터 분기되어 있는 것인 경우(돌출 배선(PL1B)), 돌출 배선(PL1B)은 굴곡부(BD1B)와 접속하는 플러그(PLG)에 의해 n형 반도체 영역(NDR)과 전기적으로 접속되어 있다.
다음에, 도 2 에 도시한 바와 같이, 전원 배선(L1A)과 전원 배선(L1B)으로 끼워진 표준 셀(CL) 내의 영역에는 각각이 Y방향(제2 방향)으로 연장하고, 또한 X방향(제1 방향)으로 배열하도록 더미 게이트 전극(DG1), 게이트 전극(G1?G4) 및 더미 게이트 전극(DG2)이 배치되어 있다. 이에 의해, 예를 들면 게이트 전극(G1?G4)과 p형 반도체 영역(PDR)이 평면적으로 겹치는 영역에 각각 p형 MISFET이 형성되고, 게이트 전극(G1?G4)과 n형 반도체 영역(NDR)이 평면적으로 겹치는 영역에 각각 n형 MISFET이 형성된다. 이것들의 게이트 전극(G1?G4)과 더미 게이트 전극(DG1, DG2)은 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙에 기초하여 형성되어 있다. 여기에서 말하는 더미 게이트 전극(DG1, DG2)이란, p형 반도체 영역(PDR)이나 n형 반도체 영역(NDR)과 평면적으로 겹치지 않고, 또한 표준 셀(CL)의 경계선에 배치되어 있는 것을 말한다. 바꿔 말하면, 더미 게이트 전극(DG1, DG2)은 p형 MISFET이나 n형 MISFET의 게이트 전극으로서 기능하지 않아 전위가 플로팅 상태로 되어 있는 것을 말한다.
그리고, 게이트 전극(G1)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(A)과 접속되고, 게이트 전극(G2)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(B)과 접속되어 있다. 또한, 게이트 전극(G3)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(C)과 접속되고, 게이트 전극(G4)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(D)과 접속되어 있다. 그리고, 입력 배선(A?D)과 접촉하지 않도록 출력 배선(OUT)이 형성되어 있고, 이 출력 배선(OUT)이 입력 배선(A?D)과 접촉하지 않도록 게이트 전극(G4) 상에 배치되어 있다.
상술한 표준 셀(CL)은, 제1 배선층 이하에 형성되어 있는 구성 요소에서 구성되어 있고, 표준 셀(CL)에 입력 신호를 입력하는 입력 배선(A?D)과, 제1 배선층에서 형성되고, 표준 셀(CL)로부터 출력 신호를 출력하는 출력 배선(OUT)은, 제1 배선층보다도 상층의 배선(제2 배선층)과 전기적으로 접속되도록 되어 있다. 즉, 본 실시 형태 1에서는, 표준 셀(CL)을 제1 배선층 이하의 구성 요소로 구성하고, 이 표준 셀(CL)을 제1 배선층보다도 상층의 제2 배선층으로 접속함으로써 디지털 회로(로직 회로)가 형성된다.
또한, 전원 배선(L1A)의 바로 아래에는 n형 웰에 전원 전위(VDD)를 공급하는 n형 급전 영역(반도체 영역)이 설치되어 있고, 이 n형 급전 영역과 전원 배선(L1A)은 플러그(PLG)로 접속되어 있다. 마찬가지로, 전원 배선(L1B)의 바로 아래에는 p형 웰에 기준 전위(GND)를 공급하는 p형 급전 영역(반도체 영역)이 설치되어 있고, 이 p형 급전 영역과 전원 배선(L1B)은 플러그(PLG)로 접속되어 있다. 즉, 표준 셀(CL)이 형성되는 반도체 기판 내에는 N형 웰이 형성되어 있고, 전원 배선(L1A)과 N형 웰은 복수의 플러그(PLG)(제1 비아 플러그)로 전기적으로 접속되어 있다. 마찬가지로, 표준 셀(CL)이 형성되는 반도체 기판 내에는 P형 웰이 형성되어 있고, 전원 배선(L1B)과 P형 웰은 복수의 플러그(제2 비아 플러그)로 전기적으로 접속되어 있다. 이 때, 복수의 플러그(PLG)(제1 비아 플러그 및 제2 비아 플러그)는 표준 셀(CL)의 네 구석에는 형성되어 있지 않다.
이상과 같이 하여 본 실시 형태 1에 있어서의 4입력 NAND 회로를 구성하는 표준 셀(CL)이 형성되어 있다. 여기서, 본 실시 형태 1의 특징은, 예를 들면 도 2에 도시한 바와 같이, 표준 셀(CL)의 양단의 모서리부에 있어서, 전원 배선(L1A)으로부터 돌출 배선(PL1A)를 표준 셀(CL)의 내부(Y방향)로 돌출하고, 또한 돌출한 돌출 배선(PL1A)으로부터 X방향으로 굴곡된 굴곡부(BD1A)를 형성하고 있는 점에 있다. 그리고, 이 굴곡부(BD1A)와 p형 반도체 영역(PDR)을 플러그(PLG)로 접속하고 있는 점에 있다. 즉, 본 실시 형태 1에서는, 전원 배선(L1A)과 p형 반도체 영역(PDR)을 접속하는 레이아웃 구성에 특징이 있다.
예를 들면, 도 19에 도시한 바와 같이, 종래의 설계 방법을 사용할 경우, 전원 배선(L1A)과 p형 반도체 영역(PDR)이나, 전원 배선(L1B)과 n형 반도체 영역(NDR)을 각각 최단 거리를 연결하도록 돌출 배선(PL1A)이나 돌출 배선(PL1B)으로 접속하고 있다. 즉, 전원 배선(L1A)과 p형 반도체 영역(PDR)을 접속하는 돌출 배선(PL1A)을, 전원 배선(L1A)과 p형 반도체 영역(PDR)의 최단 거리를 연결하도록 형성한다는 종래의 설계 방법을 채용하고 있으므로, 입력 배선(A?D)을 형성한 경우, 출력 배선(OUT)를 배치하는 영역을 확보할 수가 없어 출력 배선(OUT)을 게이트 전극(G6) 상에 우회시킬 필요성이 나오는 것이다. 이 때문에, 게이트 전극(G6)을 표준 셀(CL(P))의 경계로서 사용할 수가 없어 스페이스를 확보하기 위한 게이트 전극(G7)이 필요해진다.
이에 대하여, 도 2에 나타내는 본 실시 형태 1에서는, 종래의 설계 방법과는 다른 참신한 설계 방법을 사용하고 있다. 구체적으로는, 도 2에 도시한 바와 같이, 전원 배선(L1A)과 p형 반도체 영역(PDR)을 접속하는 방법으로서, 전원 배선(L1A)과 p형 반도체 영역(PDR)을 최단 거리로 연결하도록 돌출 배선(PL1A)을 배치하는 것이 아니라, 우선, 표준 셀(CL)의 모서리부에 있어서 전원 배선(L1A)으로부터 돌출 배선(PL1A)를 인출한다. 그 후, 이 인출된 돌출 배선(PL1A)에 굴곡부(BD1A)를 설치함으로써 굴곡부(BD1A)로 p형 반도체 영역(PDR)과 접속하는 플러그(PLG)을 형성하는 것이다. 이 경우, 전원 배선(L1A)과 p형 반도체 영역(PDR)의 접속이 최단경로로 이루어지지 않으므로, 일견 표준 셀(CL)의 사이즈가 커져버리는 것처럼 생각할 수 있다. 그런데, 돌출 배선(PL1A)을 전원 배선(L1A)의 모서리부로부터 인출하고, 그 후, 돌출 배선(PL1A)에 굴곡부(BD1A)를 설치하는 레이아웃 구성으로 하면, 돌출 배선(PL1A)이 표준 셀(CL)의 모서리부에 형성되게 되고, 표준 셀(CL)의 내부에 형성되는 돌출 배선(PL1A)의 수를 저감시킬 수 있다. 이것은 표준 셀(CL)의 내부에 설치되는 스페이스가 많아지는 것을 의미하고, 이 스페이스를 유효 활용함으로써 레이아웃 구성의 자유도가 향상되는 것이다.
여기서는 전원 배선(L1A)으로부터 돌출해 있는 돌출 배선(PL1A)에 대해서 설명하고 있지만, 전원 배선(L1B)으로부터 돌출해 있는 돌출 배선(PL1B)에 대해서도 마찬가지이다. 즉, 도 2에 도시한 바와 같이, 전원 배선(L1B)과 n형 반도체 영역(NDR)을 접속하는 방법으로서, 전원 배선(L1B)과 n형 반도체 영역(NDR)을 최단 거리로 연결하도록 돌출 배선(PL1B)을 배치하는 것이 아니라, 우선, 표준 셀(CL)의 모서리부에 있어서 전원 배선(L1B)으로부터 돌출 배선(PL1B)을 인출한다. 그 후, 이 인출된 돌출 배선(PL1B)에 굴곡부(BD1B)을 설치함으로써 굴곡부(BD1B)로 n형 반도체 영역(NDR)과 접속하는 플러그(PLG)를 형성하는 것이다. 이 경우, 전원 배선(L1B)과 n형 반도체 영역(NDR)의 접속이 최단경로로 이루어지지 않으므로, 일견, 표준 셀(CL)의 사이즈가 커져버리는 것처럼 생각할 수 있다. 그런데, 돌출 배선(PL1B)을 전원 배선(L1B)의 모서리부로부터 인출하고, 그 후, 돌출 배선(PL1B)에 굴곡부(BD1B)을 설치하는 레이아웃 구성으로 하면, 돌출 배선(PL1B)이 표준 셀(CL)의 모서리부에 형성되게 되고, 표준 셀(CL)의 내부에 형성되는 돌출 배선(PL1B)의 수를 저감시킬 수 있다. 이것은 표준 셀(CL)의 내부에 설치되는 스페이스가 많아지는 것을 의미하고, 이 스페이스를 유효 활용함으로써 레이아웃 구성의 자유도가 향상되는 것이다.
구체적으로는, 도 2에 도시한 바와 같이, 돌출 배선(PL1A)과 돌출 배선(PL1B)을 표준 셀(CL)의 모서리부(경계선 상)에 배치하고, 이 돌출 배선(PL1A)에 굴곡부(BD1A)를 설치하고, 또한 돌출 배선(PL1B)에 굴곡부(BD1B)을 설치하도록 레이아웃 구성한다. 그러면, 표준 셀(CL)의 내부 영역에 형성되는 돌출 배선(PL1A) 및 돌출 배선(PL1B)의 수를 저감시킬 수 있다. 이 결과, 표준 셀(CL)의 내부 영역에 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 예를 들면, 도 2에 도시한 바와 같이, 레이아웃 구성의 자유도의 향상에 기초하여 입력 배선(D)의 배치 위치를 고안함으로써 출력 배선(OUT)의 배치 위치를 게이트 전극(G4) 상에 확보할 수 있다. 이 때문에, 4입력 NAND 회로의 4개의 입력 배선(A?D)과 1개의 출력 배선(OUT)을 4개의 게이트 전극(G1?G4) 상에 레이아웃 구성할 수 있다. 따라서, 본 실시 형태 1에 있어서의 4입력 NAND 회로의 표준 셀(CL)에서는 더미 게이트 전극(DG1, DG2) 및 게이트 전극(G1?G4)을 합친 6개의 전극으로 표준 셀(CL)을 구성할 수 있다. 즉, 도 19에 나타내는 비교예에서는 7개의 게이트 전극으로 표준 셀(CL)을 구성하고 있는 것에 대하여, 도 2에 나타내는 본 실시 형태 1에서는 6개의 전극으로 표준 셀(CL)을 구성할 수 있으므로 표준 셀(CL)의 사이즈를 축소화할 수 있는 효과를 얻을 수 있다. 즉, 본 실시 형태 1에서는, 도 2에 도시한 바와 같이, 돌출 배선(PL1A)과 돌출 배선(PL1B)을 표준 셀(CL)의 모서리부(경계선 상)에 배치하고, 이 돌출 배선(PL1A)에 굴곡부(BD1A)를 설치하고, 또한 돌출 배선(PL1B)에 굴곡부(BD1B)를 설치하도록 레이아웃 구성한다는 종래의 설계 방법에 는 없는 참신한 설계 방법을 채용하고 있으므로, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 표준 셀(CL)의 사이즈를 축소화할 수 있다는 현저한 효과를 얻을 수 있다.
또한, 본 실시 형태 1에서는, 4입력 NAND 회로를 표준 셀(CL)의 예로 들고 있으며, 전원 배선(L1A)의 양쪽의 모서리부에 형성되어 있는 돌출 배선(PL1A)에 굴곡부(BD1A)가 설치되어 있다. 한편, 전원 배선(L1B)의 양쪽의 모서리부에도 돌출 배선(PL1B)이 형성되어 있지만, 굴곡부(BD1B)가 형성되어 있는 것은 도 2의 좌측의 돌출 배선(PL1B)이며, 도 2의 우측의 돌출 배선(PL1B)에는 굴곡부(BD1B)가 형성되어 있지 않다. 즉, 본 실시 형태 1에 있어서의 4입력 NAND 회로에서는 4개의 돌출 배선(PL1A, PL1B) 중 3개의 돌출 배선(PL1A, PL1B)에 굴곡부(BD1A, BD1B)가 설치되어 있다. 단, 본 실시 형태 1에 있어서의 기술적 사상은 이것에 한정되지 않고, 표준 셀(CL)에 따라서는 4개의 돌출 배선(PL1A, PL1B) 중 2개의 돌출 배선(PL1A, PL1B)에 굴곡부(BD1A, BD1B)가 설치되어 있는 경우도 있고, 또한 적어도 1개의 돌출 배선(PL1A, PL1B)에 굴곡부(BD1A, BD1B)가 설치되어 있는 경우도 있다. 즉, 본 실시 형태 1의 기술적 사상은, 표준 셀(CL)의 4개의 모서리부에 돌출 배선(PL1A, PL1B)이 설치되어 있는 것을 전제로 하여, 이 4개의 돌출 배선(PL1A, PL1B) 중 적어도 1개 이상의 돌출 배선(PL1A, PL1B)에 굴곡부(BD1A, BD1B)를 설치하는 경우에 적용할 수 있다.
또한, 본 실시 형태 1에 있어서, 복수의 표준 셀(CL)의 각각은 제1 변(전원 배선(L1A)) 상에 있는 1개의 표준 셀(CL)의 양단부 이외의 장소에 있어서, 전원 배선(L1A)으로부터 분기되어 표준 셀(CL)의 내부로 향하는 Y방향으로 돌출된 돌출 배선(PL1A)이 설치되고, 이 돌출 배선(PL1A)이 플러그(PLG)를 통하여 p형 반도체 영역(PDR)과 전기적으로 접속되도록 구성되어 있어도 된다. 마찬가지로, 본 실시 형태 1에 있어서, 복수의 표준 셀(CL)의 각각은 제2 변(전원 배선(L1B)) 상에 있는 1개의 표준 셀(CL)의 양단부 이외의 장소에 있어서도, 전원 배선(L1B)으로부터 분기되어 표준 셀(CL)의 내부로 향하는 Y방향으로 돌출된 돌출 배선(PL1B)이 설치되고, 이 돌출 배선(PL1B)이 플러그(PLG)를 통하여 n형 반도체 영역(NDR)과 전기적으로 접속되도록 구성되어 있어도 된다. 즉, 본 실시 형태 1에서는, 표준 셀(CL)의 네 구석으로부터 Y방향으로 돌출한 돌출 배선(PL1A, PL1B)을 설치하고, 돌출된 돌출 배선(PL1A, PL1B)으로부터 X방향으로 굴곡된 굴곡부(BD1A, BD1B)를 형성한다. 그리고, 이 굴곡부(BD1A, BD1B)와 p형 반도체 영역(PDR)이나 n형 반도체 영역(NDR)을 플러그(PLG)로 접속하는 것에 특징이 있지만, 이러한 구성을 취하는 것을 전제로 하여 그것 이외의 장소에 돌출 배선(PL1A, PL1B)을 설치하여 n형 반도체 영역(NDR)이나 p형 반도체 영역(PDR)과 플러그(PLG)로 접속하는 구조가 존재하여도 된다. 이 경우라도 모든 돌출 배선(PL1A, PL1B)을 표준 셀의 내부에 형성하는 경우보다도 표준 셀(CL)의 내부 영역에 형성되는 돌출 배선(PL1A) 및 돌출 배선(PL1B)의 수를 저감시킬 수 있다. 이 결과, 표준 셀(CL)의 내부 영역에 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 따라서, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 표준 셀(CL)의 사이즈를 축소화할 수 있다.
또한, 본 실시 형태 1의 새로운 특징은, 돌출 배선(PL1A)의 최소 선 폭 및 돌출 배선(PL1B)의 최소 선 폭이 전원 배선(L1A)의 선 폭 혹은 전원 배선(L1B)의 선 폭보다도 작은 것에 있다. 예를 들면, 돌출 배선(PL1A)이나 돌출 배선(PL1B)은 전원 전위나 기준 전위를 p형 반도체 영역(PDR)이나 n형 반도체 영역(NDR)에 공급하기 위한 배선을 구성하고 있는 것으로부터, 전위의 안정화나 배선의 마이그레이션을 억제하는 점에서 배선 폭이 굵은 것이 바람직한 것처럼 생각할 수 있다. 확실히, 전원 전위가 5V 등과 같이 높은 경우에는 그대로이지만, 본 실시 형태 1에서 대상으로 하고 있는 반도체 장치는, 예를 들면 28nm 노드보다도 작게 미세화된 것을 대상으로 하고 있다. 이러한 미세화된 반도체장치에서는 스케일링 규칙으로부터 전원 전위도 저전압화되어 있다. 예를 들면, 전원 전위는 약 1V정도로 저감되어 있다. 이러한 저전압의 경우, 배선의 마이그레이션은 비교적 문제는 되지 않으므로, 돌출 배선(PL1A)이나 돌출 배선(PL1B)의 배선 폭을 전원 배선(L1A)이나 전원 배선(L1B)의 선 폭과 같은 정도로 굵게 할 필요는 없다. 즉, 본 실시 형태 1에서는, 돌출 배선(PL1A)의 최소 선 폭 및 돌출 배선(PL1B)의 최소 선 폭이 전원 배선(L1A)의 선 폭 혹은 전원 배선(L1B)의 선 폭보다도 작아져 있다. 이에 의해, 표준 셀(CL)의 네 구석에 형성된 돌출 배선(PL1A)이나 돌출 배선(PL1B)의 점유 면적을 작게 할 수 있고, 이 결과, 표준 셀(CL)에 차지하는 돌출 배선(PL1A)이나 돌출 배선(PL1B)의 점유 비율을 적게 할 수 있다. 이 점으로부터 본 실시 형태 1에서는, 표준 셀(CL)의 내부 영역에 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 따라서, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 레이아웃의 구성을 연구하는 자유도가 증가하므로, 표준 셀(CL)의 사이즈를 축소할 수 있는 레이아웃 구성을 채용하는 것이 용이해진다.
한편, 돌출 배선(PL1A) 및 돌출 배선(PL1B)의 최소 선 폭은 게이트 전극(G1?G4) 및 더미 게이트 전극(DG1, DG2)의 선 폭보다도 커져 있다. 바꿔 말하면, 게이트 전극(G1?G4) 및 더미 게이트 전극(DG1, DG2)의 선 폭은 돌출 배선(PL1A)이나 돌출 배선(PL1B)의 최소 선 폭보다도 작아져 있다. 이것은, 표준 셀(CL)의 구성 요소 중 가장 미세화되어 있는 것이 게이트 전극(G1?G4)(더미 게이트 전극(DG1, DG2)을 포함한다)이며, 돌출 배선(PL1A) 및 돌출 배선(PL1B)은 게이트 전극(G1?G4(더미 게이트 전극(DG1, DG2))보다도 가공 정밀도가 완화되어 있는 제1 배선층을 가공하여 형성되어 있기 때문이다.
이상과 같이, 본 실시 형태 1의 특징은, 표준 셀(CL)의 양단의 모서리부에 있어서, 전원 배선(L1A, L1B)으로부터 돌출 배선(PL1A, PL1B)을 표준 셀(CL)의 내부(Y방향)로 돌출하고, 또한 돌출된 돌출 배선(PL1A, PL1B)으로부터 X방향으로 굴곡된 굴곡부(BD1A, BD1B)를 형성하고 있는 점에 있다. 그리고, 이 굴곡부(BD1A, BD1B)와 p형 반도체 영역(PDR)이나 n형 반도체 영역(NDR)을 플러그(PLG)로 접속하고 있다. 이에 의해, 표준 셀(CL)의 내부 영역에 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 따라서, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 레이아웃의 구성을 연구하는 자유도가 증가하므로, 표준 셀(CL)의 사이즈를 축소할 수 있는 레이아웃 구성을 채용하는 것이 용이해진다. 이 특징적 구성은 1개의 표준 셀에 주목하여 개개의 표준 셀의 사이즈를 축소화하는 것이지만, 또한 상술한 특징적 구성은 인접하는 복수의 표준 셀에 주목한 관점으로부터도 사이즈의 축소화를 도모할 수 있다.
이하에 이것에 대해서 설명한다. 도 20은 종래의 설계 방법을 사용한 비교 예를 나타내는 도면이다. 구체적으로, 도 20에는 인접하는 2개의 표준 셀(CL1(P))과 표준 셀(CL2(P))이 도시되어 있다. 도 20에 있어서, 표준 셀(CL1(P))에서는 전원 배선(L1B)으로부터 최단 거리로 n형 반도체 영역(NDR1)과 접속하는 돌출 배선(PL1B(1))이 형성되어 있고, 표준 셀(CL2(P))에서는 전원 배선(L1B)으로부터 최단 거리로 n형 반도체 영역(NDR2)에 접속하는 돌출 배선(PL1B(2))이 형성되어 있다. 따라서, 2개의 표준 셀(CL1(P))과 표준 셀(CL2(P))의 각각에 돌출 배선(PL1B(1))이나 돌출 배선(PL1B(2))을 형성할 필요가 있다. 이 때문에, 2개의 표준 셀(CL1(P))과 표준 셀(CL2(P))에서 2개의 돌출 배선(PL1B(1))과 돌출 배선(PL1B(2))이 필요해진다.
이에 대하여 도 3은, 본 실시 형태 1에 있어서, 인접하는 표준 셀(CL1)과 표준 셀(CL2)을 도시하는 도면이다. 도 3에 도시한 바와 같이, 본 실시 형태 1에서는, 인접하는 표준 셀(CL1)과 표준 셀(CL2)의 경계선 상에 돌출 배선(PL1B)이 형성되어 있고, 이 돌출 배선(PL1B)으로부터 우측으로 굴곡하는 굴곡부(BD1B(1))와 좌측으로 굴곡하는 굴곡부(BD1B(2))가 형성되어 있다. 그리고, 굴곡부(BD1B(1))가 플러그를 통하여 표준 셀(CL1)의 n형 반도체 영역(NDR1)과 접속되어 있고, 굴곡부(BD1B(2))가 플러그를 통하여 표준 셀(CL2)의 n형 반도체 영역(NDR2)과 접속되어 있다. 따라서, 도 3에 나타내는 본 실시 형태 1에서는, 인접하는 2개의 표준 셀(CL1)과 표준 셀(CL2)에 대하여 공통되는 1개의 돌출 배선(PL1B)으로 각각의 표준 셀(CL1)이나 표준 셀(CL2)로 기준 전위(GND)를 공급할 수 있다.
즉, 도 20에 나타내는 비교예에서는, 인접하는 2개의 표준 셀(CL1(P))과 표준 셀(CL2(P))에 대하여, 전원 배선(L1B)과 n형 반도체 영역(NDR1, NDR2)을 각각 최단 거리로 접속하는 2개의 돌출 배선(BD1B(1), BD1B(2))이 필요해진다. 이것에 대하여, 도 3에 나타내는 본 실시 형태 1에서는, 인접하는 2개의 표준 셀(CL1)과 표준 셀(CL2)에 대하여 1개의 돌출 배선(PL1B)만으로 양쪽의 표준 셀(CL1)과 표준 셀(CL2)에 기준 전위(GND)를 공급할 수 있다. 이것은 도 20에 나타내는 비교예에 비해 도 3에 나타내는 본 실시 형태 1이, 전원 배선(L1B)으로부터 인출되는 돌출 배선의 개수를 저감시킬 수 있는 것을 의미하고 있다. 따라서, 도 3에 나타내는 본 실시 형태 1에서는, 표준 셀(CL1)이나 표준 셀(CL)의 내부에 형성하는 돌출 배선(PL1B)의 개수를 적게 할 수 있으므로, 표준 셀(CL1)이나 표준 셀(CL2)의 내부 영역에 충분한 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 이 점으로부터 MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 레이아웃의 구성을 연구하는 자유도가 증가하므로, 표준 셀(CL)의 사이즈를 축소할 수 있는 레이아웃 구성을 채용하는 것이 용이해지는 것이다.
(실시 형태 2)
상기 실시 형태 1에서는 표준 셀의 일례로서 4입력NAND 회로를 예를 들어서 설명했지만, 본 실시 형태 2에서는 본 발명에 있어서의 기술적 사상을 인버터 회로에 적용하는 예에 대해서 설명한다.
도 4(a)는 입력 배선(IN)과 출력 배선(OUT)의 사이에 병렬 접속된 2개의 인버터 회로를 도시하는 회로도이며, (b)는 (a)에 도시하는 인버터 회로의 레이아웃 구성예를 나타내는 평면도이다. 도 4(a)에 있어서, 첫번째의 인버터는 p형 MISFET(P1)과 n형 MISFET(N1)을 구비하고 있고, 전원 전위(VDD)와 기준 전위(GND)의 사이에 p형 MISFET(P1)과 n형 MISFET(N1)이 직렬로 접속되어 있다. 마찬가지로, 두번째의 인버터는 p형 MISFET(P2)과 n형 MISFET(N2)을 구비하고 있고, 전원 전위(VDD)과 기준 전위(GND)의 사이에 p형 MISFET(P2)과 n형 MISFET(N2)이 직렬로 접속되어 있다. 그리고, 입력 배선(IN)이 p형 MISFET(P1) 및 n형 MISFET(N1)의 양쪽의 게이트 전극에 접속되고, 또한 p형 MISFET(P2) 및 n형 MISFET(N2)의 양쪽의 게이트 전극에 접속되어 있다. 한편, 출력 배선(OUT)은 p형 MISFET(P1)과 n형 MISFET(N1)의 사이의 드레인 영역과 접속되고, 또한 p형 MISFET(P2)과 n형 MISFET(N2)의 사이의 드레인 영역과 접속되어 있다. 이와 같이 구성되어 있는 인버터 회로에 따르면, 입력 배선(IN)에 입력되는 신호와 반대인 신호가 출력 배선(OUT)으로부터 출력된다. 예를 들면, 입력 배선(IN)에 신호 「0」이 입력되면 출력 배선(OUT)으로부터 신호 「1」이 출력된다. 반대로, 입력 배선(IN)에 신호 「1」이 입력되면 출력 배선(OUT)으로부터 신호 「0」이 출력된다.
다음으로 도 4(b)는 도 4(a)의 회로도에서 도시한 인버터 회로의 레이아웃 구성예를 나타내는 평면도이다. 도 4(b)에 있어서, 본 실시 형태 2에 있어서의 표준 셀(CL)의 레이아웃 구성은 종래의 설계 방법과는 다른 참신한 설계 사상을 도입함과 동시에 새로운 레이아웃 규칙에도 대응하고 있다. 구체적으로, 새로운 레이아웃 규칙으로서, 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙이나, 확산층의 형상을 8정점 이내의 도형 형상으로 하는 규칙이 도입되어 있다.
도 4(b)에 도시한 바와 같이, 사각형 형상을 한 표준 셀(CL)의 상하를 끼워 X방향(제1 방향)으로 연장하도록 제1 배선층으로 이루어지는 전원 배선(L1A)과 전원 배선(L1B)이 배치되어 있다. 이 전원 배선(L1A)은 전원 전위(VDD)를 공급하기 위한 배선이며, 전원 배선(L1B)은 전원 전위(VDD)보다도 낮은 기준 전위(GND)를 공급 하기 위한 배선이다. 그리고, 전원 배선(L1A)과 전원 배선(L1B)의 사이에 끼워지도록 p형 반도체 영역(p형 확산층)(PDR)과 n형 반도체 영역(n형 확산층)(NDR)이 형성되어 있다. 이 p형 반도체 영역(PDR)과 n형 반도체 영역(NDR)은 확산층의 형상을 8정점 이내의 도형 형상으로 하는 새로운 레이아웃 규칙에 기초하여 4각형 형상으로 되어 있다.
표준 셀(CL)에 형성되어 있는 p형 반도체 영역(PDR)은, 표준 셀(CL)의 제1 변(전원 배선(L1A))의 일단부와 제2 변(전원 배선(L1B))의 일단부를 연결하는 제1 경계선과, 제1 변(전원 배선(L1A))의 타단부와 제2 변(전원 배선(L1B))의 타단부를 연결하는 제2 경계선의 양쪽에 접촉하지 않도록 배치되어 있다. 마찬가지로, 표준 셀(CL)에 형성되어 있는 n형 반도체 영역(NDR)은, 표준 셀(CL)의 제1 변(전원 배선(L1A))의 일단부와 제2 변(전원 배선(L1B))의 일단부를 연결하는 제1 경계선과, 제1 변(전원 배선(L1A))의 타단부와 제2 변(전원 배선(L1B))의 타단부를 연결하는 제2 경계선의 양쪽에 접촉하지 않도록 배치되어 있다. 따라서, X방향(제1 방향)으로 인접하여 배치된 복수의 표준 셀(CL)을 생각하면, 각각의 표준 셀(CL)에 형성되어 있는 p형 반도체 영역(PDR)은 서로 분리되고, 또한 각각의 표준 셀(CL)에 형성되어 있는 n형 반도체 영역(NDR)도 서로 분리되어 있게 된다.
이어서, 본 실시 형태 2에 있어서의 표준 셀(CL)에서는, 표준 셀(CL)의 양단부(표준 셀(CL)의 경계)에 있어서, 전원 배선(L1A)으로부터 분기되어 표준 셀(CL)의 내부로 향하는 Y방향(제2 방향)으로 돌출된 2개의 돌출 배선(PL1A)이 형성되어 있다. 마찬가지로, 표준 셀(CL)의 양단부(표준 셀(CL)의 경계)에 있어서, 전원 배선(L1B)으로부터 분기되어 표준 셀(CL)의 내부로 향하는 Y방향(제2 방향)으로 돌출된 2개의 돌출 배선(PL1B)이 형성되어 있다. 그리고, 2개의 돌출 배선(PL1A)은 단부가 표준 셀(CL)의 내부로 향하는 X방향(제1 방향)으로 굴곡된 굴곡부(BD1A)를 포함하고 있다. 이 굴곡부(BD1A)는 플러그(PLG)에 의해 p형 반도체 영역(PDR)과 전기적으로 접속된다. 한편, 2개의 돌출 배선(PL1B)은, 단부가 표준 셀(CL)의 내부로 향하는 X방향(제1 방향)으로 굴곡된 굴곡부(BD1B)를 포함하고 있고, 또한 굴곡부(BD1B)의 단부가 Y방향(제2 방향)으로 굴곡된 굴곡부(BD2B)를 구비하고 있다. 이 굴곡부(BD2B)는 플러그(PLG)에 의해 n형 반도체 영역(NDR)과 전기적으로 접속된다.
이와 같이 본 실시 형태 2에 있어서, 굴곡부(BD1B)가 형성되어 있는 돌출 배선(PL1B)은, 또한 굴곡부(BD1B)의 단부로부터 Y방향(제2 방향)으로 굴곡된 굴곡부(BD2B)를 갖고 있고, 이 굴곡부(BD2B)는 플러그(PLG)에 의해 n형 반도체 영역(NDR)과 전기적으로 접속되어 있다.
또한, 본 실시 형태 2에서는, 돌출 배선(PL1A)이 굴곡부(BD1A)를 갖고 있고, 돌출 배선(PL1B)이 굴곡부(BD1B)와 굴곡부(BD2B)를 갖도록 레이아웃 구성되어 있지만, 굴곡부(BD1A)가 형성되어 있는 돌출 배선(PL1A)이, 또한 굴곡부(BD1A)의 단부로부터 Y방향(제2 방향)으로 굴곡된 또 다른 굴곡부를 갖도록 레이아웃 구성해도 된다. 이 경우, 굴곡부(BD1A)와 또 다른 굴곡부가 형성되어 있는 돌출 배선(PL1A)이, 또 다른 굴곡부와 접속하는 플러그(PLG)에 의해 p형 반도체 영역(PDR)과 전기적으로 접속되게 된다.
다음으로, 도 4(b)에 도시한 바와 같이, 전원 배선(L1A)과 전원 배선(L1B)으로 끼워진 표준 셀(CL) 내의 영역에는 각각이 Y방향(제2 방향)으로 연장하고, 또한 X방향(제1 방향)으로 배열하도록 더미 게이트 전극(DG1), 게이트 전극(G1?G2) 및 더미 게이트 전극(DG2)이 배치되어 있다. 이에 의해, 예를 들면 게이트 전극(G1?G2)과 p형 반도체 영역(PDR)이 평면적으로 겹치는 영역에 각각 p형 MISFET(P1) 및 p형 MISFET(P2)이 형성되고, 게이트 전극(G1?G2)과 n형 반도체 영역(NDR)이 평면적으로 겹치는 영역에 각각 n형 MISFET(N1) 및 n형 MISFET(N2)이 형성된다. 이것들의 게이트 전극(G1?G2)과 더미 게이트 전극(DG1, DG2)은 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙에 기초하여 형성되어 있다. 여기에서 말하는 더미 게이트 전극(DG1, DG2)이란, p형 반도체 영역(PDR)이나 n형 반도체 영역(NDR)과 평면적으로 겹치지 않고, 또한 표준 셀(CL)의 경계선에 배치되어 있는 것을 말한다. 바꿔 말하면, 더미 게이트 전극(DG1, DG2)은 p형 MISFET(P1, P2)이나 n형 MISFET(N1, N2)의 게이트 전극으로서 기능하지 않고, 전위가 플로팅 상태로 되어 있는 것을 말한다.
또한, 표준 셀(CL)의 양단에 더미 게이트 전극(DG1, DG2)을 배치하고, 그 내측에 균등하게 게이트 전극(DG1, DG2)을 배치함으로써, 표준 셀을 연속적으로 배치한 칩 상에서는 더미 게이트 전극 및 게이트 전극이 일정 간격(거의 등간격)으로 배치되어 있고, 이것에 의해 CMP(Chemical Mechanical Polishing)로 연마할 때의 평탄성을 확보할 수 있다. 즉, 더미 게이트 전극이나 게이트 전극을 덮는 상층에는 층간 절연막이 형성된다. 이 층간 절연막을 형성한 후, 층간 절연막의 표면을 평탄화하기 위해서 층간 절연막의 표면에 대하여 CMP연마가 행해진다. 이 때, 표준 셀(CL)의 양단에 더미 게이트 전극(DG1, DG2)이 배치되어 있지 않은 경우에는 층간 절연막의 하층에 게이트 전극이 등간격으로 배치되어 있지 않게 되므로, 층간 절연막에 대하여 CMP 연마를 실시할 때, 기초의 불균일성으로 인하여 평탄성의 저하가 생길 우려가 있다. 그러나, 본 실시 형태 2에서는, 더미 게이트 전극(DG1, DG2)을 형성하고 있고, 이것에 의해 더미 게이트 전극(DG1, DG2) 및 게이트 전극이 등간격으로 배치되게 된다. 이 결과, 상층에 형성되는 층간 절연막을 CMP 연마할 때, 층간 절연막의 평탄성을 충분히 확보할 수 있어서 신뢰성이 높은 배선층을 형성할 수 있다.
그리고, 게이트 전극(G1)은 플러그(PLG)를 통하여 제1 배선층에서 형성되는 입력 배선(IN)과 접속되어 있다. 그리고, 입력 배선(IN)과 접촉하지 않도록 출력 배선(OUT)이 형성되어 있고, 이 출력 배선(OUT)이 입력 배선(IN)과 접촉 하지 않도록 게이트 전극(G2) 상에 배치되어 있다.
상술한 표준 셀(CL)은, 제1 배선층 이하에 형성되어 있는 구성 요소에서 구성되어 있고, 표준 셀(CL)에 입력 신호를 입력하는 입력 배선(IN)과, 제1 배선층에서 형성되고, 표준 셀(CL)로부터 출력 신호를 출력하는 출력 배선(OUT)은, 제1 배선층보다도 상층의 배선(제2 배선층)과 전기적으로 접속되도록 되어 있다. 즉, 본 실시 형태 2에서는, 표준 셀(CL)을 제1 배선층 이하의 구성 요소로 구성하고, 이 표준 셀(CL)을 제1 배선층보다도 상층의 제2 배선층으로 접속함으로써 디지털 회로(로직 회로)가 형성된다.
또한, 전원 배선(L1A)의 바로 아래에는 n형 웰에 전원 전위(VDD)를 공급하는 n형 급전 영역(반도체 영역)이 설치되어 있고, 이 n형 급전 영역과 전원 배선(L1A)은 플러그(PLG)로 접속되어 있다. 마찬가지로, 전원 배선(L1B)의 바로 아래에는 p형 웰에 기준 전위(GND)를 공급하는 p형 급전 영역(반도체 영역)이 설치되어 있고, 이 p형 급전 영역과 전원 배선(L1B)은 플러그(PLG)로 접속되어 있다. 즉, 표준 셀(CL)이 형성되는 반도체 기판 내에는 N형 웰이 형성되어 있고, 전원 배선(L1A)과 N형 웰은 복수의 플러그(PLG)(제1 비아 플러그)에 의해 전기적으로 접속되어 있다. 마찬가지로, 표준 셀(CL)이 형성되는 반도체 기판 내에는 P형 웰이 형성되어 있고, 전원 배선(L1B)과 P형 웰은 복수의 플러그(제2 비아 플러그)에 의해 전기적으로 접속되어 있다. 이 때, 복수의 플러그(PLG)(제1 비아 플러그 및 제2 비아 플러그)는 표준 셀(CL)의 네 구석에는 형성되어 있지 않다.
이어서, 도 4(b)에 도시하는 인버터 회로의 레이아웃 구성을 층마다 분해하여 도시하면 도 5(a)?도 5(d)와 같이 된다. 도 5(a)는 최하층의 반도체 기판을 도시하는 도면이다. 도 5(a)에 도시한 바와 같이, 반도체 기판에는 Y방향으로 배열하도록 n형 급전 영역(DR1), p형 반도체 영역(PDR), n형 반도체 영역(NDR) 및 p형 급전 영역(DR2)이 형성되어 있다. 도 5(a)에 도시하는 영역은 전부 반도체 영역으로 형성되어 있다.
다음으로, 도 5(b)는 도 5(a)의 상층에 형성되어 있는 구조를 도시하는 도면이다. 도 5(b)에 도시한 바와 같이, 각각이 Y방향으로 연장하고, 또한 X방향으로 배열하도록 더미 게이트 전극(DG1), 게이트 전극(G1?G2), 더미 게이트 전극(DG2)이 형성되어 있다. 이것들의 더미 게이트 전극(DG1, DG2) 및 게이트 전극(G1?G2)은 폴리실리콘막을 가공함으로써 형성되어 있다.
그리고, 도 5(c)는 도 5(a)와 도 5(b)의 상층에 형성되어 있는 플러그(PLG)를 도시하는 도면이다. 또한, 도 5(d)는 도 5 (a)?(c)의 상층에 형성되어 있는 제1 배선층을 도시하는 도면이다. 구체적으로, 제1 배선층으로서 전원 배선(L1A), 전원 배선(L1B), 돌출 배선(PL1A), 돌출 배선(PL1B), 굴곡부(BD1A), 굴곡부(BD1B), 굴곡부(BD2B), 배선(L1C), 입력 배선(IN) 및 출력 배선(OUT)이 형성되어 있다.
이상과 같이, 본 실시 형태 2에서는, 표준 셀(CL)의 양단의 모서리부에 있어서, 전원 배선(L1A, L1B)으로부터 돌출 배선(PL1A, PL1B)을 표준 셀(CL)의 내부(Y방향)로 돌출하고, 또한 돌출된 돌출 배선(PL1A, PL1B)으로부터 X방향으로 굴곡된 굴곡부(BD1A, BD1B)를 형성하고, 또한 굴곡부(BD1B)로부터 Y방향으로 굴곡된 굴곡부(BD2B)를 형성하고 있다. 그리고, 이 굴곡부(BD1A, BD2B)와 p형 반도체 영역(PDR)이나 n형 반도체 영역(NDR)을 플러그(PLG)로 접속하고 있다. 이에 의해, 표준 셀(CL)의 내부 영역에 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 따라서, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 레이아웃의 구성을 연구하는 자유도가 증가하므로, 표준 셀(CL)의 사이즈를 축소할 수 있는 레이아웃 구성을 채용하는 것이 용이해진다.
여기서, 본 실시 형태 2에 있어서의 또 다른 이점에 대해서 설명한다. 본 실시 형태 2에서는, 예를 들면 도 4(b)에 도시한 바와 같이, 게이트 전극(G1)과 게이트 전극(G2)을 제1 배선층으로 구성되는 배선(L1C)으로 전기적으로 접속하고 있다. 이것은 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 새로운 레이아웃 규칙을 도입하고 있는 점에 기인하고 있다. 즉, 상술한 새로운 레이아웃 규칙이 없으면, 폴리실리콘막으로 형성되는 게이트 전극(G1)과 게이트 전극(G2)에 있어서, 폴리실리콘막을 가공함으로써 절곡부를 설치하여 게이트 전극(G1)과 게이트 전극(G2)을 서로 접속하는 것이 가능하다. 그런데, 상술한 새로운 레이아웃 규칙이 설정되면, 게이트 전극(G1) 및 게이트 전극(G2) 자체에 절곡부를 설치하도록 가공할 수 없게 된다. 이 때문에, 새로운 레이아웃 규칙 하에서는 폴리실리콘막으로 형성되는 게이트 전극(G1)과 게이트 전극(G2)을 직선 형상으로 형성하고, 제1 배선층인 배선(L1C)을 이용하여 게이트 전극(G1)과 게이트 전극(G2)을 접속해야만 되게 된다. 이와 같이 새로운 레이아웃 규칙 하에서는 게이트 전극(G1)과 게이트 전극(G2)을 전기적으로 접속하는 제1 배선층의 배선(L1C)이 필요해진다.
이런 상황 하에서, 전원 배선(L1B)과 n형 반도체 영역(NDR)을 접속하는 돌출 배선(PL1B)을, 전원 배선(L1B)과 n형 반도체 영역(NDR)의 최단 거리를 연결하도록 형성한다는 종래의 설계 방법을 채용할 경우, 돌출 배선(PL1B)과 배선(L1C)의 사이의 마진이 적어져서 돌출 배선(PL1B)과 배선(L1C)의 사이에서 쇼트 불량이 발생하기 쉬워진다.
이 점에 대해서 비교예를 나타내는 도면 21을 참조하면서 설명한다. 도 21은, 2개의 인버터를 구비하는 인버터 회로에 있어서, 게이트 전극(G1?G4)과 제1 배선층을 구성하는 배선을 도시하는 도면이다. 도 21에 있어서는, 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 새로운 레이아웃 규칙을 도입하고 있으므로, 게이트 전극(G2)과 게이트 전극(G3)의 사이를 제1 배선층으로 이루어지는 배선(L1C)으로 접속하고 있다. 이 상태에서 전원 배선(L1B)으로부터 돌출되는 돌출 배선(PL1B)을 종래의 설계 방법으로 설계하면, 도 21에 도시한 바와 같이, 돌출 배선(PL1B)과 배선(L1C)의 사이의 마진이 대부분 없어져서 돌출 배선(PL1B)과 배선(L1C)의 사이에 쇼트 불량이 발생하기 쉬워지는 것을 알 수 있다.
이에 대하여, 본 실시 형태 2에서는, 도 4(b)에 도시한 바와 같이, 표준 셀(CL)의 양단의 모서리부로부터 돌출 배선(PL1B)이 돌출되어 있다. 따라서, 도 21에 도시하는 경우에 비해, 제1 배선층에서 형성되는 배선(L1C)과 돌출 배선(PL1B)의 사이의 마진을 충분히 확보할 수 있다. 즉, 본 실시 형태 2에서는, 돌출 배선(PL1B)을 표준 셀(CL)의 양단부로부터 인출하도록 구성하고 있으므로, 배선(L1C)과 돌출 배선(PL1B)의 사이의 스페이스를 충분히 확보할 수 있다. 이 점으로부터 본 실시 형태 2에서는, 배선(L1C)과 돌출 배선(PL1B)의 사이의 쇼트 불량을 억제할 수 있고, 결과적으로 반도체 장치의 신뢰성을 향상시킬 수 있는 이점을 구비하는 것이 된다.
이와 같이 본 실시 형태 2에서는, X방향으로 연장하는 전원 배선(L1B)과 X방향에 굴곡되어 있는 굴곡부(BD1B)의 이격 영역에 X방향으로 연장하고, 또한 2개의 게이트 전극(G1)과 게이트 전극(G2)을 접속하는 제1 배선층의 배선(L1C)이 형성되도록 레이아웃 구성하고 있는 것에 특징이 있다. 이 기술적 사상은 더욱 확장시킬 수 있다. 예를 들면, X방향으로 연장하는 전원 배선(L1B)과 X방향으로 굴곡되어 있는 굴곡부(BD1B)의 이격 영역에 X방향으로 연장하는 제1 배선층의 배선이 적어도 1개 이상 형성되도록 돌출 배선(PL1B)을 레이아웃 구성한다는 것도 가능하다. 특히, 이격 영역에 형성되는 제1 배선층의 배선이 복수의 게이트 전극에 포함되는 2개 이상의 게이트 전극을 전기적으로 접속하는 배선으로 하는 경우에 유효하다.
또한, 본 실시 형태 2의 변형예로서, X방향으로 연장하는 전원 배선(L1A)과 X방향으로 굴곡되어 있는 굴곡부(BD1A)의 이격 영역에 X방향으로 연장하고, 또한 2개의 게이트 전극(G1)과 게이트 전극(G2)을 접속하는 제1 배선층의 배선이 형성되도록 레이아웃 구성해도 된다. 이 경우도 기술적 사상을 용이하게 확장시킬 수 있다. 예를 들면, X방향으로 연장하는 전원 배선(L1A)과 X방향으로 굴곡되어 있는 굴곡부(BD1A)의 이격 영역에 X방향으로 연장하는 제1 배선층의 배선이 적어도 1개 이상 형성되도록 돌출 배선(PL1A)을 레이아웃 구성한다는 것도 가능하다. 특히, 이격 영역에 형성되는 제1 배선층의 배선이 복수의 게이트 전극에 포함되는 2개 이상의 게이트 전극을 전기적으로 접속하는 배선으로 하는 경우에 유효하다.
이어서, 본 실시 형태 2에 있어서의 인버터 회로의 디바이스 구조에 대해서 설명한다. 도 6은 도 4의 A-A선으로 절단한 단면도이다. 도 6에 있어서, 본 실시 형태 2에 있어서의 반도체 장치는 반도체 기판(1S)의 주면에 소자 분리 영역(STI)이 형성되어 있고, 이 소자 분리 영역(STI)으로 구획된 영역이 활성 영역이 되어 있다. 그리고, 반도체 기판(1S) 내에는 n형 웰(NWL)과 p형 웰(PWL)이 형성되어 있다. n형 웰(NWL)은 반도체 기판(1S)에 인이나 비소 등의 n형 불순물(도너)을 도입한 반도체 영역이며, p형 웰(PWL)은 반도체 기판(1S)에 붕소 등의 p형 불순물(억셉터)을 도입한 반도체 영역이다. n형 웰(NWL)의 일부의 표면 영역에는 n형 웰(NWL)로 급전시키기 위한 n형 급전 영역(NR1)이 형성되어 있다. 한편, p형 웰(PWL)의 일부의 표면 영역에는 p형 웰(PWL)로 급전시키기 위한 p형 급전 영역(PR1)이 형성되어 있다.
다음으로, 소자 분리 영역(STI), n형 웰(NWL) 및 p형 웰(PWL)을 형성한 반도체 기판(1S) 상에는, 예를 들면 산화실리콘막으로 이루어지는 게이트 절연막(GOX)이 형성되어 있고, 이 게이트 절연막(GOX) 상에, 예를 들면 폴리실리콘막으로 이루어지는 게이트 전극(G1)이 형성되어 있다.
또한, 게이트 절연막(GOX)은, 예를 들면 산화실리콘막 등의 절연막으로 형성되고, 예를 들면 열산화법을 사용하여 형성할 수 있다. 단, 게이트 절연막(GOX)은 산화실리콘막에 한정되는 것이 아니라 다양하게 변경 가능하고, 예를 들면 게이트 절연막(GOX)을 산질화실리콘막(SiON)으로 해도 된다. 즉, 게이트 절연막(GOX)과 반도체 기판(1S)의 계면에 질소를 편석시키는 구조로 하여도 된다. 산질화실리콘막은 산화실리콘막에 비해 막 내에 있어서의 계면 준위의 발생을 억제하거나, 전자 트랩을 저감시키는 효과가 높다. 따라서, 게이트 절연막(GOX)의 핫 캐리어 내성을 향상시킬 수 있어서 절연 내성을 향상시킬 수 있다. 또한, 산질화실리콘막은 산화실리콘막에 비해 불순물이 관통하기 어렵다. 이 때문에, 게이트 절연막(GOX)에 산질화실리콘막을 사용함으로써 게이트 전극 중의 불순물이 반도체 기판측으로 확산하는 것에 기인하는 임계값 전압의 변동을 억제할 수 있다. 산질화실리콘막을 형성하는 것은, 예를 들면 반도체 기판(1S)을 NO, NO2 또는 NH3이란 질소를 포함하는 분위기 속에서 열처리하면 된다. 또한, 반도체 기판(1S)의 표면에 산화실리콘막으로 이루어지는 게이트 절연막을 형성한 후, 질소를 포함하는 분위기 속에서 반도체 기판(1S)을 열처리하고, 게이트 절연막(GOX)과 반도체 기판(1S)의 계면에 질소를 편석시킴으로써도 마찬가지의 효과를 얻을 수 있다.
또한, 게이트 절연막(GOX)은, 예를 들면 산화실리콘막보다 유전율이 높은 고유전율막으로 형성해도 된다. 종래, 절연 내성이 높은 실리콘-산화실리콘 계면의 전기적?물성적 안정성 등이 우수하다는 관점에서 게이트 절연막으로서 산화실리콘막이 사용되고 있다. 이 때, 본 실시 형태 2에서는, 미세화된 28nm 노드 이후의 트랜지스터를 대상으로 하고 있으므로, 스케일링 규칙에 따라 게이트 절연막(GOX)의 막 두께가 얇아진다. 이와 같이 얇은 산화실리콘막을 게이트 절연막(GOX)으로서 사용하면, 트랜지스터의 채널을 흐르는 전자가 산화실리콘막에 의해 형성되는 장벽을 터널을 뚫어서 게이트 전극에 흐르는, 소위 터널 전류가 발생해버린다.
따라서, 산화실리콘막보다 유전율이 높은 재료를 사용함으로써, 용량이 동일해도 물리적 막 두께를 증가시킬 수 있는 고유전율막이 사용되도록 되고 있다. 고유전율막에 의하면, 용량을 동일하게 하여도 물리적 막 두께를 증가시킬 수 있으므로 리크 전류를 저감시킬 수 있다. 특히, 질화실리콘막도 산화실리콘막보다도 유전율이 높은 막이지만, 본 실시 형태 2에서는, 이 질화실리콘막보다도 유전율이 높은 고유전율막을 사용하는 것이 바람직하다.
예를 들면, 질화실리콘막보다도 유전율이 높은 고유전율막으로서 하프늄 산화물의 하나인 산화하프늄막(HfO2막)이 사용되지만, 산화하프늄막으로 바꾸어 HfAlO막(하프늄 알루미네이트막), HfON막(하프늄 옥시나이트라이드막), HfSiO막(하프늄 실리케이트막), HfSiON막(하프늄 실리콘 옥시나이트라이드막)과 같은 다른 하프늄계 절연막을 사용할 수도 있다. 또한, 이들의 하프늄계 절연막에 산화탄탈, 산화니오븀, 산화티타늄, 산화지르코늄, 산화랜턴, 산화이트륨 등의 산화물을 도입한 하프늄계 절연막을 사용할 수도 있다. 하프늄계 절연막은 산화하프늄막과 마찬가지로 산화실리콘막이나 산질화실리콘막보다 유전율이 높으므로, 산화하프늄막을 사용한 경우와 마찬가지의 효과를 얻을 수 있다. 이와 같이 게이트 절연막(GOX)을 박막화하는 경우, 게이트 절연막(GOX)으로서 산화실리콘막 이외에 고유전율막도 사용할 수 있다.
이어서, 게이트 전극(G1)을 형성한 반도체 기판(1S) 상에는 컨택트 층간 절연막(CIL)이 형성되어 있다. 이 컨택트 층간 절연막(CIL)은, 예를 들면 TEOS를 원료로 한 산화실리콘막으로 형성되어 있다. 그리고, 이 컨택트 층간 절연막(CIL)에는 컨택트 층간 절연막(CIL)을 관통하여 게이트 전극(G1)과 전기적으로 접속하는 플러그(PLG)가 형성되어 있다. 이 플러그(PLG)는, 예를 들면 컨택트 층간 절연막(CIL)에 형성한 컨택트홀에 티타늄/질화티타늄막으로 이루어지는 배리어 도체막을 형성하고, 이 배리어 도체막을 통하여 컨택트홀에 텅스텐막을 매립함으로써 형성되어 있다.
또한, 플러그(PLG)를 형성한 컨택트 층간 절연막(CIL) 상에는 층간 절연막(IL1)이 형성되어 있다. 이 층간 절연막(IL1)은, 예를 들면 산화실리콘막이나, 예를 들면 SiOC막 등의 산화실리콘막보다도 유전율이 낮은 저유전율막으로 형성되어 있다. 그리고, 이 층간 절연막(IL1)에는 배선 홈이 형성되어 있고, 이 배선 홈의 내벽에 배리어 도체막이 형성되고, 이 배리어 도체막을 통하여 배선 홈 내에 구리막이 매립되어 있다. 이에 의해, 구리 배선으로 이루어지는 배선(L1)이 형성된다. 또한, 배리어 도체막은, 예를 들면 탄탈과 질화탄탈막의 적층막으로 형성되어 있다. 이상과 같이 하여 도 4의 A-A선으로 절단한 경우의 디바이스 구조가 설명된다.
다음으로, 도 7은 도 4의 B-B선으로 절단한 단면도이다. 도 7에 있어서, 본 실시 형태 2에 있어서의 반도체 장치는 반도체 기판(1S)의 주면에 소자 분리 영역(STI)이 형성되어 있고, 이 소자 분리 영역(STI)으로 구획된 영역이 활성 영역이 되어 있다. 그리고, 반도체 기판(1S) 내에는 n형 웰(NWL)과 p형 웰(PWL)이 형성되어 있다. n형 웰(NWL)은 반도체 기판(1S)에 인이나 비소 등의 n형 불순물(도너)을 도입한 반도체 영역이며, p형 웰(PWL)은 반도체 기판(1S)에 붕소 등의 p형 불순물(억셉터)을 도입한 반도체 영역이다. n형 웰(NWL)의 일부의 표면 영역에는 n형 웰(NWL)로 급전시키기 위한 n형 급전 영역(NR1)이 형성되어 있다. 한편, p형 웰(PWL)의 일부의 표면 영역에는 p형 웰(PWL)로 급전시키기 위한 p형 급전 영역(PR1)이 형성되어 있다. 또한, 소자 분리 영역(STI)으로 구획된 활성 영역에 있어서, n형 웰(NWL)의 표면에 소스 영역이나 드레인 영역이 되는 깊은 p형 불순물 확산 영역(PR2)이 형성되고, p형 웰(PWL)의 표면에 소스 영역이나 드레인 영역이 되는 깊은 n형 불순물 확산 영역(NR2)이 형성되어 있다. 깊은 p형 불순물 확산 영역(PR2)은 붕소 등의 p형 불순물을 도입한 반도체 영역이며, 깊은 n형 불순물 확산 영역(NR2)은 인이나 비소 등의 n형 불순물을 도입한 반도체 영역이다.
이어서, 반도체 기판(1S) 상에는 컨택트 층간 절연막(CIL)이 형성되어 있다. 이 컨택트 층간 절연막(CIL)은, 예를 들면 TEOS를 원료로 한 산화실리콘막으로 형성되어 있다. 그리고, 이 컨택트 층간 절연막(CIL)에는, 컨택트 층간 절연막(CIL)을 관통하여 n형 급전 영역(NR1), 깊은 p형 불순물 확산 영역(PR2), 깊은 n형 불순물 확산 영역(NR2)이나, p형 급전 영역(PR1)과 전기적으로 접속하는 플러그(PLG)가 형성되어 있다. 이 플러그(PLG)는, 예를 들면 컨택트 층간 절연막(CIL)에 형성한 컨택트홀에 티타늄/질화티타늄막으로 이루어지는 배리어 도체막을 형성하고, 이 배리어 도체막을 통하여 컨택트홀에 텅스텐막을 매립함으로써 형성되어 있다.
또한, 플러그(PLG)를 형성한 컨택트 층간 절연막(CIL) 상에는 층간 절연막(IL1)이 형성되어 있다. 이 층간 절연막(IL1)은, 예를 들면 산화실리콘막이나, 예를 들면 SiOC막 등의 산화실리콘막보다도 유전율이 낮은 저유전율막으로 형성되어 있다. 그리고, 이 층간 절연막(IL1)에는 배선 홈이 형성되어 있고, 이 배선 홈의 내벽에 배리어 도체막이 형성되고, 이 배리어 도체막을 통하여 배선 홈 내에 구리막이 매립되어 있다. 이에 의해, 구리 배선으로 이루어지는 배선(L1)이 형성된다. 또한, 배리어 도체막은, 예를 들면 탄탈과 질화탄탈막의 적층막으로 형성되어 있다. 이상과 같이 하여 도 4의 B-B선으로 절단한 경우의 디바이스 구조가 설명된다.
다음으로, 도 8은 도 4의 C-C선으로 절단한 단면도이다. 도 8에 있어서, 본 실시 형태 2에 있어서의 반도체 장치는 반도체 기판(1S)의 주면에 소자 분리 영역(STI)이 형성되어 있고, 이 소자 분리 영역(STI)으로 구획된 영역이 활성 영역이 되어 있다. 그리고, 반도체 기판(1S) 내에는 n형 웰(NWL)과 p형 웰(PWL)이 형성되어 있다. n형 웰(NWL)은 반도체 기판(1S)에 인이나 비소 등의 n형 불순물(도너)을 도입한 반도체 영역이며, p형 웰(PWL)은 반도체 기판(1S)에 붕소 등의 p형 불순물(억셉터)을 도입한 반도체 영역이다. n형 웰(NWL)의 일부의 표면 영역에는 n형 웰(NWL)로 급전시키기 위한 n형 급전 영역(NR1)이 형성되어 있다. 한편, p형 웰(PWL)의 일부의 표면 영역에는 p형 웰(PWL)로 급전시키기 위한 p형 급전 영역(PR1)이 형성되어 있다.
그리고, 소자 분리 영역(STI) 상에는 더미 게이트 전극(DG1)이 형성되어 있다. 이 더미 게이트 전극(DG1)은 MISFET의 게이트 전극으로서 기능하지 않는 전극이며, 통상적으로 플로팅 상태가 되어 있다.
이어서, 더미 게이트 전극(DG1)을 형성한 반도체 기판(1S) 상에는 컨택트 층간 절연막(CIL)이 형성되어 있다. 이 컨택트 층간 절연막(CIL)은, 예를 들면 TEOS를 원료로 한 산화실리콘막으로 형성되어 있다.
또한, 컨택트 층간 절연막(CIL) 상에는 층간 절연막(IL1)이 형성되어 있다. 이 층간 절연막(IL1)은, 예를 들면 산화실리콘막이나, 예를 들면 SiOC막 등의 산화실리콘막보다도 유전율이 낮은 저유전율막으로 형성되어 있다. 그리고, 이 층간 절연막(IL1)에는 배선 홈이 형성되어 있고, 이 배선 홈의 내벽에 배리어 도체막이 형성되고, 이 배리어 도체막을 통하여 배선 홈 내에 구리막이 매립되어 있다. 이에 의해, 구리 배선으로 이루어지는 배선(L1)이 형성된다. 또한, 배리어 도체막은, 예를 들면 탄탈과 질화탄탈막의 적층막으로 형성되어 있다. 이상과 같이 하여 도 4의 C-C선으로 절단한 경우의 디바이스 구조가 설명된다.
다음으로, 도 9는 도 4의 D-D선으로 절단한 단면도이다. 도 9에 있어서, 본 실시 형태 2에 있어서의 반도체 장치는 반도체 기판(1S)의 주면에 소자 분리 영역(STI)이 형성되어 있고, 이 소자 분리 영역(STI)으로 구획된 영역이 활성 영역이 되어 있다. 그리고, 반도체 기판(1S) 내에는 n형 웰(NWL)이 형성되어 있다. n형 웰(NWL)은 반도체 기판(1S)에 인이나 비소 등의 n형 불순물(도너)을 도입한 반도체 영역이다.
n형 웰(NWL) 및 소자 분리 영역(STI)을 형성한 반도체 기판(1S) 상에는 더미 게이트 전극(DG1), 게이트 전극(G1), 게이트 전극(G2), 더미 게이트 전극(DG2)이 형성되어 있고, 이것들의 전극의 측벽에는 사이드 월(SW)이 형성되어 있다. 게이트 전극(G1)과 n형 웰(NWL)의 사이에는 게이트 절연막(GOX)이 형성되어 있고, 또한 게이트 전극(G1)에 정합한 n형 웰(NWL) 내에는 얕은 p형 불순물 확산 영역(EX)이 형성되어 있고, 이 얕은 p형 불순물 확산 영역(EX)의 외측에 깊은 p형 불순물 확산 영역(PR2)이 형성되어 있다. 이 얕은 p형 불순물 확산 영역(EX)과 깊은 p형 불순물 확산 영역(PR2)에 의해 소스 영역이나 드레인 영역이 형성된다.
마찬가지로, 게이트 전극(G2)과 n형 웰(NWL)의 사이에는 게이트 절연막(GOX)이 형성되어 있고, 또한 게이트 전극(G2)에 정합한 n형 웰(NWL) 내에는 얕은 p형 불순물 확산 영역(EX)이 형성되어 있고, 이 얕은 p형 불순물 확산 영역(EX)의 외측에 깊은 p형 불순물 확산 영역(PR2)이 형성되어 있다. 이 얕은 p형 불순물 확산 영역(EX)과 깊은 p형 불순물 확산 영역(PR2)에 의해 소스 영역이나 드레인 영역이 형성된다.
또한, 게이트 전극(G1)의 표면, 게이트 전극(G2)의 표면, 깊은 p형 불순물 확산 영역(PR2)의 표면에 저저항화를 위해서 실리사이드막이 형성되는 경우도 있다.
더미 게이트 전극(DG1), 게이트 전극(G1), 게이트 전극(G2), 더미 게이트 전극(DG2)을 형성한 반도체 기판(1S) 상에는 컨택트 층간 절연막(CIL)이 형성되어 있다. 이 컨택트 층간 절연막(CIL)은, 예를 들면 TEOS를 원료로 한 산화실리콘막으로 형성되어 있다. 그리고, 이 컨택트 층간 절연막(CIL)에는 컨택트 층간 절연막(CIL)을 관통하여 깊은 p형 불순물 확산 영역(PR2)과 전기적으로 접속하는 플러그(PLG)가 형성되어 있다. 이 플러그(PLG)는, 예를 들면 컨택트 층간 절연막(CIL)에 형성한 컨택트홀에 티타늄/질화티타늄막으로 이루어지는 배리어 도체막을 형성하고, 이 배리어 도체막을 통하여 컨택트홀에 텅스텐막을 매립함으로써 형성되어 있다.
또한, 플러그(PLG)를 형성한 컨택트 층간 절연막(CIL) 상에는 층간 절연막(IL1)이 형성되어 있다. 이 층간 절연막(IL1)은, 예를 들면 산화실리콘막이나, 예를 들면 SiOC막 등의 산화실리콘막보다도 유전율이 낮은 저유전율막으로 형성되어 있다. 그리고, 이 층간 절연막(IL1)에는 배선 홈이 형성되어 있고, 이 배선 홈의 내벽에 배리어 도체막이 형성되고, 이 배리어 도체막을 통하여 배선 홈 내에 구리막이 매립되어 있다. 이에 의해, 구리 배선으로 이루어지는 배선(L1)이 형성된다. 또한, 배리어 도체막은, 예를 들면 탄탈과 질화탄탈막의 적층막으로 형성되어 있다. 이상과 같이 하여 도 4의 D-D선으로 절단한 경우의 디바이스 구조가 설명된다.
(실시 형태 3)
도 10(a)는 입력 배선(IN1) 및 입력 배선(IN2)과 출력 배선(OUT)의 사이에 접속된 익스클루시브 오어(EX-OR) 회로를 도시하는 회로도이며, (b)는 (a)에 도시하는 EX-OR 회로의 레이아웃 구성예를 나타내는 평면도이다. 도 10(a)에 있어서, EX-OR 회로는 5개의 p형 MISFET(P1?P5)과, 5개의 n형 MISFET(N1?N5)으로 형성되어 있다. 그리고, 입력 배선(IN1)은 p형 MISFET(P1)의 게이트 전극, n형 MISFET(N2)의 게이트 전극, p형 MISFET(P5)의 게이트 전극 및 n형 MISFET(N5)의 게이트 전극과 전기적으로 접속되어 있다. 또한, 입력 배선(IN2)은 n형 MISFET(N1)의 게이트 전극, p형 MISFET(P2)의 게이트 전극, n형 MISFET(N4)의 게이트 전극 및 p형 MISFET(P4)의 게이트 전극과 전기적으로 접속되어 있다. 또한, 출력 배선(OUT)은 p형 MISFET(P5)의 드레인 영역 및 p형 MISFET(P4)의 드레인 영역과 전기적으로 접속되어 있다.
이와 같이 구성되어 있는 EX-OR 회로에 의하면, 입력 배선(IN1)과 입력 배선(IN2)에 입력되는 신호가 서로 반대인 경우에, 출력 배선(OUT)으로부터 신호 「1」이 출력된다. 예를 들면, 입력 배선(IN1)에 신호 「0」이 입력되고, 입력 배선(IN2)에 신호 「0」이 입력되면, 출력 배선(OUT)으로부터 신호 「0」이 출력된다. 한편, 입력 배선(IN1)에 신호 「1」이 입력되고, 입력 배선(IN2)에 신호 「0」이 입력되면, 출력 배선(OUT)으로부터 신호 「1」이 출력된다. 마찬가지로, 입력 배선(IN1)에 신호 「0」이 입력되고, 입력 배선(IN2)에 신호 「1」이 입력되는 경우도 출력 배선(OUT)으로부터 신호 「1」이 출력된다. 이에 대하여, 입력 배선(IN1)에 신호 「1」이 입력되고, 입력 배선(IN2)에 신호 「1」이 입력되면, 출력 배선(OUT)으로부터 신호 「0」이 출력된다.
다음으로, 도 10(b)는 도 10(a)의 회로도에서 도시한 EX-OR 회로의 레이아웃 구성예를 나타내는 평면도이다. 도 10(b)에 있어서, 본 실시 형태 3에 있어서의 표준 셀(CL)의 레이아웃 구성은 종래의 설계 방법과는 다른 참신한 설계 사상을 도입함과 동시에 새로운 레이아웃 규칙에도 대응하고 있다. 구체적으로, 새로운 레이아웃 규칙으로서, 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙이나, 확산층의 형상을 8정점 이내의 도형 형상으로 하는 규칙이 도입되어 있다.
도 10(b)에 도시한 바와 같이, 사각형 형상을 한 표준 셀(CL)의 상하를 끼워 X방향(제1 방향)으로 연장하도록 제1 배선층으로 이루어지는 전원 배선(L1A)과 전원 배선(L1B)이 배치되어 있다. 이 전원 배선(L1A)은 전원 전위(VDD)를 공급하기 위한 배선이며, 전원 배선(L1B)은 전원 전위(VDD)보다도 낮은 기준 전위(GND)를 공급하기 위한 배선이다. 그리고, 전원 배선(L1A)과 전원 배선(L1B)의 사이에 끼워지도록 p형 반도체 영역(p형 확산층)(PDR)과 n형 반도체 영역(n형 확산층)(NDR)이 형성되어 있다. 이 p형 반도체 영역(PDR)과 n형 반도체 영역(NDR)은 확산층의 형상을 8정점 이내의 도형 형상으로 하는 새로운 레이아웃 규칙에 기초하여 4각형 형상으로 되어 있다.
표준 셀(CL)에 형성되어 있는 p형 반도체 영역(PDR)은, 표준 셀(CL)의 제1 변(전원 배선(L1A))의 일단부와 제2 변(전원 배선(L1B))의 일단부를 연결하는 제1 경계선과, 제1 변(전원 배선(L1A))의 타단부와 제2 변(전원 배선(L1B))의 타단부를 연결하는 제2 경계선의 양쪽에 접촉하지 않도록 배치되어 있다. 마찬가지로, 표준 셀(CL)에 형성되어 있는 n형 반도체 영역(NDR)은, 표준 셀(CL)의 제1 변(전원 배선(L1A))의 일단부와 제2 변(전원 배선(L1B))의 일단부를 연결하는 제1 경계선과, 제1 변(전원 배선(L1A))의 타단부와 제2 변(전원 배선(L1B))의 타단부를 연결하는 제2 경계선의 양쪽에 접촉하지 않도록 배치되어 있다. 따라서, X방향(제1 방향)으로 인접하여 배치된 복수의 표준 셀(CL)을 생각하면, 각각의 표준 셀(CL)에 형성되어 있는 p형 반도체 영역(PDR)은 서로 분리되고, 또한 각각의 표준 셀(CL)에 형성되어 있는 n형 반도체 영역(NDR)도 서로 분리되어 있게 된다.
이어서, 본 실시 형태 3에 있어서의 표준 셀(CL)에서는, 표준 셀(CL)의 양단부(표준 셀(CL)의 경계)에 있어서, 전원 배선(L1A)으로부터 분기되어 표준 셀(CL)의 내부로 향하는 Y방향(제2 방향)으로 돌출된 2개의 돌출 배선(PL1A)이 형성되어 있다. 마찬가지로, 표준 셀(CL)의 양단부(표준 셀(CL)의 경계)에 있어서, 전원 배선(L1B)으로부터 분기되어 표준 셀(CL)의 내부로 향하는 Y방향(제2 방향)으로 돌출된 2개의 돌출 배선(PL1B)이 형성되어 있다. 그리고, 2개의 돌출 배선(PL1A) 중 좌측의 돌출 배선(PL1A)은, 단부가 표준 셀(CL)의 내부로 향하는 X방향(제1 방향)으로 굴곡된 굴곡부(BD1A)를 포함하고, 또한 굴곡부(BD1A)로부터 Y방향으로 굴곡된 굴곡부(BD2A)를 포함하고, 게다가 이 굴곡부(BD2A)로부터 X방향으로 더욱 굴곡된 굴곡부(BD3A)를 포함하고 있다. 이 굴곡부(BD3A)는 플러그(PLG)에 의해 p형 반도체 영역(PDR)과 전기적으로 접속된다. 한편, 2개의 돌출 배선(PL1A) 중 우측의 돌출 배선(PL1A)에는 굴곡부가 형성되어 있지 않다.
이에 대하여, 2개의 돌출 배선(PL1B)은, 단부가 표준 셀(CL)의 내부로 향하는 X방향(제1 방향)으로 굴곡된 굴곡부(BD1B)를 포함하고 있고, 또한 굴곡부(BD1B)의 단부가 Y방향(제2 방향)으로 굴곡된 굴곡부(BD2B)를 구비하고 있다. 이 굴곡부(BD2B)는 플러그(PLG)에 의해 n형 반도체 영역(NDR)과 전기적으로 접속된다.
이와 같이 본 실시 형태 3에 있어서, 굴곡부(BD1A), 굴곡부(BD2A) 및 굴곡부(BD3A)가 형성되어 있는 돌출 배선(PL1A)은, 굴곡부(BD3A)가 플러그(PLG)에 의해 p형 반도체 영역(PDR)과 전기적으로 접속되어 있다. 한편, 굴곡부(BD1B)가 형성되어 있는 돌출 배선(PL1B)은, 또한 굴곡부(BD1B)의 단부로부터 Y방향(제2 방향)으로 굴곡된 굴곡부(BD2B)를 갖고 있고, 이 굴곡부(BD2B)는 플러그(PLG)에 의해 n형 반도체 영역(NDR)과 전기적으로 접속되어 있다.
다음으로, 도 10(b)에 도시한 바와 같이, 전원 배선(L1A)과 전원 배선(L1B)으로 끼워진 표준 셀(CL) 내의 영역에는 각각이 Y방향(제2 방향)으로 연장하고, 또한 X방향(제1 방향)으로 배열하도록 더미 게이트 전극(DG1), 게이트 전극(G1?G5) 및 더미 게이트 전극(DG2)이 배치되어 있다. 이에 의해, 예를 들면 게이트 전극(G1?G5)과 p형 반도체 영역(PDR)이 평면적으로 겹치는 영역에 각각 p형 MISFET(P1)?p형 MISFET(P5)이 형성되고, 게이트 전극(G1?G5)과 n형 반도체 영역(NDR)이 평면적으로 겹치는 영역에 각각 n형 MISFET(N1)?n형 MISFET(N5)이 형성된다. 이것들의 게이트 전극(G1?G5)과 더미 게이트 전극(DG1, DG2)은, 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙에 기초하여 형성되어 있다. 여기에서 말하는 더미 게이트 전극(DG1, DG2)이란, p형 반도체 영역(PDR)이나 n형 반도체 영역(NDR)과 평면적으로 겹치지 않고, 또한 표준 셀(CL)의 경계선에 배치되어 있는 것을 말한다. 바꿔 말하면, 더미 게이트 전극(DG1, DG2)은 p형 MISFET(P1?P5)이나 n형 MISFET(N1?N5)의 게이트 전극으로서 기능하지 않고, 전위가 플로팅 상태로 되어 있는 것을 말한다.
그리고, 게이트 전극(G1)은 플러그(PLG)을 통하여 제1 배선층에서 형성되는 입력 배선(IN)과 접속되어 있다. 그리고, 입력 배선(IN)과 접촉하지 않도록 출력 배선(OUT)이 형성되어 있고, 이 출력 배선(OUT)이 입력 배선(IN)과 접촉하지 않도록 게이트 전극(G2) 상에 배치되어 있다.
상술한 표준 셀(CL)은 제1 배선층 이하에 형성되어 있는 구성 요소로 구성되어 있고, 표준 셀(CL)에 입력 신호를 입력하는 입력 배선(IN1), 입력 배선(IN2)과 제1 배선층에서 형성되고, 표준 셀(CL)로부터 출력 신호를 출력하는 출력 배선(OUT)은 제1 배선층보다도 상층의 배선(제2 배선층)과 전기적으로 접속되도록 되어 있다. 즉, 본 실시 형태 3에서는, 표준 셀(CL)을 제1 배선층 이하의 구성 요소로 구성하고, 이 표준 셀(CL)을 제1 배선층보다도 상층의 제2 배선층으로 접속함으로써 임의의 디지털 회로(로직 회로)가 형성된다.
또한, 전원 배선(L1A)의 바로 아래에는 n형 웰에 전원 전위(VDD)를 공급하는 n형 급전 영역(반도체 영역)이 설치되어 있고, 이 n형 급전 영역과 전원 배선(L1A)은 플러그(PLG)로 접속되어 있다. 마찬가지로, 전원 배선(L1B)의 바로 아래에는 p형 웰에 기준 전위(GND)를 공급하는 p형 급전 영역(반도체 영역)이 설치되어 있고, 이 p형 급전 영역과 전원 배선(L1B)은 플러그(PLG)로 접속되어 있다. 즉, 표준 셀(CL)이 형성되는 반도체 기판 내에는 N형 웰이 형성되어 있고M 전원 배선(L1A)과 N형 웰은 복수의 플러그(PLG)(제1 비아 플러그)에 의해 전기적으로 접속되어 있다. 마찬가지로, 표준 셀(CL)이 형성되는 반도체 기판 내에는 P형 웰이 형성되어 있고, 전원 배선(L1B)과 P형 웰은 복수의 플러그(제2 비아 플러그)에 의해 전기적으로 접속되어 있다. 이 때, 복수의 플러그(PLG)(제1 비아 플러그 및 제2 비아 플러그)는 표준 셀(CL)의 네 구석에는 형성되어 있지 않다.
또한, 본 실시 형태 3에서는, X방향으로 연장하는 전원 배선(L1B)과 X방향으로 굴곡되어 있는 굴곡부(BD1B)의 이격 영역에 X방향으로 연장하고, 또한 2개의 게이트 전극(G1)과 게이트 전극(G4)을 접속하는 제1 배선층의 입력 배선(IN2)이 형성되도록 레이아웃 구성하고 있다. 이 기술적 사상은 더욱 확장시킬 수 있다. 예를 들면, X방향으로 연장하는 전원 배선(L1B)과 X방향으로 굴곡되어 있는 굴곡부(BD1B)의 이격 영역에 X방향으로 연장하는 제1 배선층의 배선이 적어도 1개 이상 형성되도록 돌출 배선(PL1B)을 레이아웃 구성한다는 것도 가능하다. 특히, 이격 영역에 형성되는 제1 배선층의 배선이 복수의 게이트 전극에 포함되는 2개 이상의 게이트 전극을 전기적으로 접속하는 배선으로 하는 경우에 유효하다.
또한, 본 실시 형태 3에서는, X방향으로 연장하는 전원 배선(L1A)과 X방향으로 굴곡되어 있는 굴곡부(BD1A)의 이격 영역에 X방향으로 연장하고, 또한 2개의 게이트 전극(G2)과 게이트 전극(G5)을 접속하는 제1 배선층의 입력 배선(IN1)이 형성되도록 레이아웃 구성하고 있다. 이 경우도 기술적 사상을 용이하게 확장시킬 수 있다. 예를 들면, X방향으로 연장하는 전원 배선(L1A)과 X방향으로 굴곡되어 있는 굴곡부(BD1A)의 이격 영역에 X방향으로 연장하는 제1 배선층의 배선이 적어도 1개 이상 형성되도록 돌출 배선(PL1A)을 레이아웃 구성한다는 것도 가능하다. 특히, 이격 영역에 형성되는 제1 배선층의 배선이 복수의 게이트 전극에 포함되는 2개 이상의 게이트 전극을 전기적으로 접속하는 배선으로 하는 경우에 유효하다.
이어서, 도 10(b)에 도시하는 EX-OR 회로의 레이아웃 구성을 2층으로 분해하여 도시하면 도 11(a)?도 11(b)와 같이 된다. 도 11(a)는 1층째의 레이아웃 구성을 도시하는 도면이다. 도 11(a)에 도시한 바와 같이, 반도체 기판에는 Y방향으로 배열하도록 n형 급전 영역(DR1), p형 반도체 영역(PDR), n형 반도체 영역(NDR) 및 p형 급전 영역(DR2)이 형성되어 있다. 이들의 영역은 전부 반도체 영역으로 형성되어 있다.
다음으로, 도 11(a)에 도시한 바와 같이, 각각이 Y방향으로 연장하고, 또한 X방향으로 배열하도록 더미 게이트 전극(DG1), 게이트 전극(G1?G5), 더미 게이트 전극(DG2)이 형성되어 있다. 이들의 더미 게이트 전극(DG1, DG2) 및 게이트 전극(G1?G5)은 폴리실리콘막을 가공함으로써 형성되어 있다.
그리고, 도 11(b)는 2층째의 레이아웃 구성을 도시하는 도면이다. 구체적으로, 도 11(b)에서는, 제1 배선층으로서,전원 배선(L1A), 전원 배선(L1B), 돌출 배선(PL1A), 돌출 배선(PL1B), 굴곡부(BD1A), 굴곡부(BD2A), 굴곡부(BD3A), 굴곡부(BD1B), 굴곡부(BD2B), 입력 배선(IN1), 입력 배선(IN2) 및 출력 배선(OUT)이 형성되어 있다.
이상과 같이, 본 실시 형태 3에서는, 표준 셀(CL)의 양단의 모서리부에 있어서, 전원 배선(L1A, L1B)으로부터 돌출 배선(PL1A, PL1B)을 표준 셀(CL)의 내부(Y방향)로 돌출하고, 또한 돌출된 돌출 배선(PL1A, PL1B)으로부터 X방향으로 굴곡된 굴곡부(BD1A, BD1B)를 형성하고 있다. 또한, 굴곡부(BD1A)로부터 Y방향으로 굴곡된 굴곡부(BD2A)와, 이 굴곡부(BD2A)로부터 X방향으로 굴곡된 굴곡부(BD3A)를 형성하고 있다. 또한, 굴곡부(BD1B)로부터 Y방향에 굴곡된 굴곡부(BD2B)을 형성하고 있다. 그리고, 이 굴곡부(BD3A, BD2B)와 p형 반도체 영역(PDR)이나 n형 반도체 영역(NDR)을 플러그(PLG)로 접속하고 있다. 이에 의해, 표준 셀(CL)의 내부 영역에 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 따라서, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 레이아웃의 구성을 연구하는 자유도가 증가하므로, 표준 셀(CL)의 사이즈를 축소할 수 있는 레이아웃 구성을 채용하는 것이 용이해진다.
(실시 형태 4)
본 실시 형태 4에서는, 본 발명의 기술적 사상을 도입한 복수의 표준 셀을 실제로 배열하는 예에 대해서 설명한다. 도 12는 EX-OR 회로를 구성하는 6개의 표준 셀(CL1?CL6)을 2줄 3열로 배열한 레이아웃 구성을 도시하는 도면이다. 도 12에 있어서, 각 표준 셀(CL1?CL6)의 양단의 모서리부로부터 돌출 배선(PL1A)이나 돌출 배선(PL1B)이 인출되어 있다. 구체적으로는, 전원 배선(L1A)으로부터 돌출 배선(PL1A)이 돌출되어 있고, 이 돌출 배선(PL1A)에 굴곡부(BD1A)와 굴곡부(BD2A)가 설치되어 있다. 마찬가지로, 전원 배선(L1B)으로부터 돌출 배선(PL1B)이 돌출되어 있고, 이 돌출 배선(PL1B)에 굴곡부(BD1B)나 굴곡부(BD2B)가 설치되어 있다.
여기서, 표준 셀(CL1?CL6)의 안에는 굴곡부를 갖는 돌출 배선과 굴곡부를 갖지 않는 돌출 배선이 존재하고 있다. 이 경우, 굴곡부를 갖는 돌출 배선의 길이와 굴곡부를 갖지 않는 돌출 배선의 길이는 약간 상이하다. 이것은 돌출 배선과 이웃한 배선과의 마진을 확보하기 위해서이다. 즉, 굴곡부를 갖는 돌출 배선이나 굴곡부를 갖지 않는 돌출 배선은 함께 포토리소그래피 기술로 가공함으로써 형성된다. 이 때, 포토리소그래피 기술의 가공 정밀도의 문제점으로부터, 굴곡부를 갖는 돌출 배선과 이웃한 배선과의 마진보다도 굴곡부를 갖지 않는 돌출 배선과 이웃한 배선과의 마진을 확보할 필요가 있는 것이다. 즉, 포토리소그래피 기술의 가공 정밀도의 관계로부터, 서로 쇼트 불량을 일으키지 않기 위한 마진은 굴곡부를 갖는 돌출 배선과 이웃한 배선의 사이보다도 굴곡부를 갖지 않는 돌출 배선과 이웃한 배선의 사이의 쪽이 심해져 있다. 따라서, 예를 들면 도 12에 도시한 바와 같이, 굴곡부를 갖는 돌출 배선과 이웃한 배선 사이의 마진은, 예를 들면 0.05μm인 것에 대해, 굴곡부를 갖지 않는 돌출 배선과 이웃한 배선 사이의 마진은, 예를 들면 0.07μm가 되어 있다.
또한, 인접하는 표준 셀의 돌출 배선은 서로 거의 같은 길이로 되어 있다. 이것은 상기 포토리소그래피 기술의 가공 정밀도와 근접한 배선 사이의 관계에 의해 표준 셀 내에서의 마진을 확보한 상태에서 그 돌출 배선의 길이를 결정하기 위함이며, 그것에 의해서 필요한 돌출 배선의 길이가 다소 상이한 경우가 있기 때문이다. 따라서, 종래 기술의 돌출 배선(PL1A)을 전원 배선(L1A)과 p형 반도체 영역(PDR)의 최단 거리를 연결하는 경우에는 그 길이는 다양하고, 그것과 비교하여 본 실시예를 적용한 경우의 돌출 배선은 표준 셀 내에 있어서도 다른 표준 셀 사이에 있어서도 거의 같은 길이로 되어 있다.
도 12에 도시한 바와 같이, 본 실시 형태 4에서는, 표준 셀(CL)의 양단의 모서리부에 있어서, 전원 배선(L1A, L1B)으로부터 돌출 배선(PL1A, PL1B)을 표준 셀(CL)의 내부(Y방향)로 돌출하고, 또한 돌출된 돌출 배선(PL1A, PL1B)으로부터 X방향으로 굴곡된 굴곡부(BD1A, BD1B)를 형성하고 있다. 또한, 굴곡부(BD1A)로부터 Y방향으로 굴곡된 굴곡부(BD2A)와, 이 굴곡부(BD2A)로부터 X방향으로 굴곡된 굴곡부(BD3A)를 형성하고 있다. 또한, 굴곡부(BD1B)로부터 Y방향으로 굴곡된 굴곡부(BD2B)를 형성하고 있다. 그리고, 이 굴곡부(BD3A, BD2B)와 p형 반도체 영역이나 n형 반도체 영역을 플러그로 접속하고 있다.
또한, 도 12에 나타내는 본 실시 형태 4에서는, 돌출 배선(PL1A, PL1B)이 표준 셀(CL1?CL6)의 양단의 모서리부에 형성되어 있으므로, 인접하는 표준 셀 사이에서 돌출 배선(PL1A, PL1B)을 공통화할 수 있다. 이 점으로부터, 표준 셀(CL1?CL6)의 내부에 형성하는 돌출 배선(PL1A, PL1B)의 개수를 적게 할 수 있다.
이상과 같이, 본 실시 형태 4에서는, 개개의 표준 셀(CL1?CL6)의 양단의 모서리부에 굴곡부를 갖는 돌출 배선을 형성함으로 인한 표준 셀(CL1?CL6)의 사이즈 축소 효과와, 인접하는 표준 셀 사이에서 돌출 배선을 공유화할 수 있음으로 인한 표준 셀(CL1?CL6)의 사이즈 축소 효과의 상승 효과에 의해 표준 셀(CL1?CL6)의 내부 영역에 충분한 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 이 점으로부터, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 레이아웃의 구성을 연구하는 자유도가 증가하므로, 표준 셀(CL)의 사이즈를 축소할 수 있는 레이아웃 구성을 채용하는 것이 용이해진다.
도 12에서는, 동일한 EX-OR 회로로 이루어지는 표준 셀(CL1?CL6)을 배열하는 예에 대해서 설명했지만, 본 발명의 기술적 사상은 다른 기능을 갖는 표준 셀(CL1?CL6)을 배열하는 경우도 적용할 수 있다. 이하에, 이 예에 대해서 설명한다.
도 13은 복수의 기능의 다른 표준 셀(CL1?CL6)을 배열한 레이아웃 구성을 도시하는 도면이며, (a)는 표준 셀(CL1?CL6)을 2층으로 분해한 하층을 도시하는 도면이다. 한편, 도 13(b)는 표준 셀(CL1?CL6)을 2층으로 분해한 상층을 도시하는 도면이다.
도 13(a)에 도시한 바와 같이, 반도체 기판에는 Y방향으로 배열하도록 n형 급전 영역(DR1), p형 반도체 영역(PDR), n형 반도체 영역(NDR) 및 p형 급전 영역(DR2)이 형성되어 있다. 이들의 영역은 전부 반도체 영역으로 형성되어 있다.
다음으로, 도 13(a)에 도시한 바와 같이, 각각이 Y방향으로 연장하고, 또한 X방향으로 배열하도록 더미 게이트 전극(DG)과 게이트 전극(G)이 형성되어 있다. 이들의 더미 게이트 전극(DG) 및 게이트 전극(G)은 폴리실리콘막을 가공함으로써 형성되어 있다.
그리고, 도 13(b)는 2층째의 레이아웃 구성을 도시하는 도면이다. 구체적으로, 도 13(b)에서는, 제1 배선층으로서 전원 배선(L1A), 전원 배선(L1B), 돌출 배선(PL1A), 돌출 배선(PL1B), 굴곡부(BD1A), 굴곡부(BD2A), 굴곡부(BD1B), 굴곡부(BD2B) 등이 형성되어 있다.
이 때, 표준 셀(CL1)이 3입력 NAND 회로이며, 표준 셀(CL2)이 4입력 NAND 회로이다. 또한, 표준 셀(CL3)이 콤플렉스 회로(셀렉터)이며, 표준 셀(CL4)이 EX-OR 회로이다. 또한, 표준 셀(CL5)이 콤플렉스 회로(셀렉터)이며, 표준 셀(CL6)이 2입력 NOR 회로이다.
이상과 같이 도 13에서도, 표준 셀(CL1?CL6)의 양단의 모서리부에 있어서, 전원 배선(L1A, L1B)으로부터 돌출 배선(PL1A, PL1B)을 표준 셀(CL)의 내부(Y방향)로 돌출하고, 또한 돌출된 돌출 배선(PL1A, PL1B)으로부터 X방향으로 굴곡된 굴곡부(BD1A, BD1B)를 형성하고 있다. 또한, 굴곡부(BD1A)로부터 Y방향으로 굴곡된 굴곡부(BD2A)를 형성하고 있다. 또한, 굴곡부(BD1B)로부터 Y방향으로 굴곡된 굴곡부(BD2B)를 형성하고 있다. 그리고, 이 굴곡부(BD2A, BD2B)와 p형 반도체 영역이나 n형 반도체 영역을 플러그로 접속하고 있다.
또한, 도 13에 도시하는 경우라도 돌출 배선(PL1A, PL1B)이 표준 셀(CL1?CL6)의 양단의 모서리부에 형성되어 있으므로, 인접하는 표준 셀 사이에서 돌출 배선(PL1A, PL1B)을 공통화할 수 있다. 이 점으로부터, 표준 셀(CL1?CL6)의 내부에 형성하는 돌출 배선(PL1A, PL1B)의 개수를 적게 할 수 있다.
이상과 같이, 서로 기능이 다른 표준 셀(CL1?CL6)을 배열하는 경우라도 개개의 표준 셀(CL1?CL6)의 양단의 모서리부에 굴곡부를 갖는 돌출 배선을 형성함으로 인한 표준 셀(CL1?CL6)의 사이즈 축소 효과와, 인접하는 표준 셀 사이에서 돌출 배선을 공유화할 수 있음으로 인한 표준 셀(CL1?CL6)의 사이즈 축소 효과의 상승 효과를 얻을 수 있다. 이 결과, 표준 셀(CL1?CL6)의 내부 영역에 충분한 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 이 점으로부터, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 레이아웃의 구성을 연구하는 자유도가 증가하므로, 표준 셀(CL)의 사이즈를 축소할 수 있는 레이아웃 구성을 채용하는 것이 용이해진다.
(실시 형태 5)
본 실시 형태 5에서는, SCAN 기능을 갖는 플립플롭 회로를 형성한 표준 셀의 레이아웃 구성예에 대해서 설명한다. 도 14는 SCAN 기능을 갖는 플립플롭 회로를 형성한 표준 셀(CL)의 레이아웃 구성을 도시하는 도면이다. 도 14에 있어서도, 새로운 레이아웃 규칙으로서, 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙이나, 확산층의 형상을 8정점 이내의 도형 형상으로 하는 규칙이 도입되어 있다. 이러한 새로운 레이아웃 규칙을 도입하고 있는 상황에 있어서도, 본 발명의 기술적 사상을 사용함으로써, 본 실시 형태 5에 있어서의 표준 셀(CL)은 제1 배선층과 제1 배선층보다도 하층의 구성 요소만으로 SCAN 기능을 갖는 플립플롭 회로를 형성한 표준 셀(CL)을 형성할 수 있는 점에 특징이 있다.
도 15는 본 실시 형태 5에 있어서의 SCAN 기능을 갖는 플립플롭 회로를 형성한 표준 셀(CL)의 제1 배선층의 레이아웃 구성을 도시하는 도면이다. 도 15에 도시한 바와 같이, 표준 셀(CL)의 네 구석의 모서리부로부터 돌출 배선(PL1A) 및 돌출 배선(PL1B)이 돌출되어 있다. 구체적으로, 표준 셀(CL)의 양단의 모서리부에 있어서, 전원 배선(L1A)으로부터 돌출 배선(PL1A)이 표준 셀(CL)의 내부(Y방향)로 돌출되어 있다. 특히, 우측의 모서리부에 형성되어 있는 돌출 배선(PL1A)으로부터는 X방향으로 굴곡된 굴곡부(BD1A)가 인출되어 있다. 그리고, 굴곡부(BD1A)로부터는 Y방향으로 굴곡된 굴곡부(BD2A)가 인출되어 있다. 한편, 표준 셀(CL)의 양단의 모서리부에 있어서, 전원 배선(L1B)으로부터 돌출 배선(PL1B)이 표준 셀(CL)의 내부(Y방향)로 돌출되어 있다. 그리고, 양단의 모서리부에 형성되어 있는 돌출 배선(PL1B)으로부터는 X방향으로 굴곡된 굴곡부(BD1B)가 인출되고, 이 굴곡부(BD1B)로부터는 Y방향으로 굴곡된 굴곡부(BD2B)가 인출되어 있다.
이와 같이 본 실시 형태 5라도 표준 셀(CL)의 모서리부로부터 돌출 배선(PL1A, PL1B)을 인출하고, 이 인출된 돌출 배선(PL1A, PL1B)에 굴곡부(BD1A, BD2A, BD1B, BD2B)를 설치하여 표준 셀(CL)에 전원 전위(VDD)나 기준 전위(GND)를 공급하도록 하고 있다. 이 때문에, 표준 셀(CL)의 내부에 형성되는 돌출 배선의 개수를 저감시킬 수 있다. 이것은 표준 셀(CL)의 내부에 설치되는 스페이스가 많아지는 것을 의미하고 있다. 따라서, 본 실시 형태 5에 있어서의 SCAN 기능을 갖는 플립플롭 회로를 형성한 표준 셀(CL)의 내부 영역에 충분한 스페이스를 확보할 수 있어서 레이아웃 구성의 자유도를 향상시킬 수 있다. 따라서, MISFET의 미세화에 따라 도입된 새로운 레이아웃 규칙이 적용되는 경우라도 레이아웃의 구성을 연구하는 자유도가 증가하므로, 표준 셀(CL)의 사이즈를 축소할 수 있다.
그리고, 본 실시 형태 5에서는, 표준 셀(CL)의 내부 영역에 충분한 스페이스를 확보할 수 있는 점으로부터, 제1 배선층과, 이 제1 배선층보다도 하층의 구성 요소만으로 SCAN 기능을 갖는 플립플롭 회로를 형성할 수 있는 것이다. 예를 들면, 도 16은 본 실시 형태 5에 있어서의 표준 셀(CL)의 제2 배선층을 도시하는 도면이지만, 제1 층(제1 배선층)의 상층에 있는 제2 층(제2 배선층)에는 플립플롭 회로를 형성하기 위한 배선이 형성되어 있지 않은 것을 알 수 있다. 즉, 본 실시 형태 5에 있어서의 SCAN 기능을 갖는 플립플롭 회로를 형성한 표준 셀(CL)은 제1 배선층과, 이 제1 배선층보다도 하층의 구성 요소만으로 형성되어 있는 것이다. 따라서, 본 실시 형태 5에 있어서의 표준 셀(CL)에 의하면, 제2 배선층은 표준 셀(CL) 자체를 구성하는 배선이 아니라, 표준 셀(CL) 사이를 접속하는 배선으로서 자유롭게 사용할 수 있는 것이다. 예를 들면, 도 17은, 제2 배선층에 있어서 표준 셀(CL) 사이를 접속하는 배선(L2)의 레이아웃 구성예를 나타내는 도면이다. 도 17에 도시한 바와 같이, 본 실시 형태 5에서는 표준 셀(CL) 자체에서 제2 배선층을 사용하고 있지 않으므로, 표준 셀(CL) 사이를 접속하는 배선(L2)을 자유롭게 레이아웃 구성할 수 있다. 이것은 제2 배선층을 유효 활용할 수 있는 동시에 제2 배선층의 배선 밀도를 향상시킬 수 있는 것을 의미하고, 효율적으로 배선(L2)을 레이아웃 구성할 수 있는 결과, 반도체 장치의 사이즈를 축소화할 수 있다.
예를 들면, 인접하지 않는 표준 셀을 접속할 때에 제2 배선층에 표준 셀을 구성하기 위한 배선이 레이아웃 되어있는 경우, 배선을 구부려서 배치하는, 혹은 제3 배선층에 우회하여 배치하는 것이 필요해진다. 그러나, 본 실시 형태 5에서는, 제2 배선층에 표준 셀을 구성하기 위한 배선이 배치되어 있지 않으므로 서로 접속되는 표준 셀의 사이에 끼워져 있는 표준 셀의 제2 배선층을 이용하여 직선 형상으로 배선하는 것이 가능해져서 효율 좋은 레이아웃을 실현하는 것이 가능해진다.
예를 들면, 도 22는 비교예에 있어서의 표준 셀(CL(P))의 제2 배선층을 도시하는 도면이다. 도 22에 도시한 바와 같이, 비교예에 있어서의 표준 셀(CL(P))에서는 표준 셀(CL(P))을 구성하기 위해서 제2 배선층의 배선(L2A)을 사용하고 있다. 비교예에서는 제2 배선층의 일부를 표준 셀(CL) 자체의 배선으로서 사용해서 있으므로, 표준 셀(CL) 사이를 접속하는 배선으로서 제2 배선층을 사용하는 경우에 제한이 많아진다. 도 23은 비교예에 있어서 표준 셀(CL) 사이를 접속하는 배선(L2B)을 도시하는 도면이다. 이 배선(L2B)은 도 22에 도시하는 배선(L2A)을 피하도록 배치하지 않으면 안되므로, 레이아웃 상의 제약이 많아서 효율적으로 레이아웃 할 수 없는 것을 알 수 있다.
이에 대하여, 본 실시 형태 5에서는, 새로운 레이아웃 규칙을 채용하는 경우에 있어서도, 본 발명의 기술적 사상을 사용함으로써 표준 셀(CL)의 내부에 충분한 스페이스를 확보하고 있다. 이 점으로부터, SCAN 기능을 갖는 플립플롭 회로 등과 같은 복잡한 표준 셀(CL)에 있어서도 제1 배선층과, 이 제1 배선층보다도 하층의 구성 요소만으로 표준 셀(CL)을 구성할 수 있다. 따라서, 제1 배선층보다도 상층의 제2 배선층을 표준 셀(CL) 자체의 배선으로서 사용할 필요가 없어져서 제2 배선층을 표준 셀(CL) 사이의 접속에 자유롭게 사용할 수 있게 된다. 이 결과, 배선 레이아웃의 자유도가 향상되어 효율적으로 배선을 레이아웃 할 수 있게 되므로, 반도체 장치 전체의 축소화를 도모할 수 있는 것이다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
본 실시 형태 1?5의 표준 셀은 칩 상에 다수 배치된다. 어느 쪽의 표준 셀도 돌출 배선의 높이는 거의 같은 높이로 구성되므로, 셀의 기능이나 X방향의 길이의 대소에 관계없이 쓸데없는 스페이스를 배치하지 않고, 더미 게이트 전극과 돌출 배선을 셀 경계로서 표준 셀을 배치하는 것이 가능해진다. 그것에 따라 레이아웃 효율을 높이는 것이 가능해진다.
마지막으로 배경 기술에 기재한 특허 문헌 1과 본 발명의 주된 차이점에 대해서 설명한다. 특허 문헌 1과 본 발명의 제1 차이점은, 본 발명에서는 게이트 전극(폴리실리콘막)을 등간격으로 배열하고, 또한 게이트 전극을 일체 구부리지 않고 직선 형상으로 하는 규칙이나, 확산층의 형상을 8정점 이내의 도형 형상으로 하는 새로운 레이아웃 규칙이 도입되어 있는 것에 대해, 특허 문헌 1에서는 이러한 레이아웃 규칙을 전제로 하고 있지 않은 기술인 점이 다르다.
특허 문헌 1에는, 인접하는 표준 셀의 경계선 상에 확산층과 접속하는 전원 배선을 인출하는 레이아웃 구성이 기재되어 있다. 따라서, 특허 문헌 1에서도 표준 셀의 모서리부로부터 돌출 배선이 인출되어 있다고 말할 수 있다. 그러나, 특허 문헌 1에서는 표준 셀의 모서리부로부터 인출된 돌출 배선에 굴곡부가 설치되어 있지 않은 점에서 본 발명의 기술적 사상과는 상이하다. 특허 문헌 1에서는 표준 셀 내의 확산층이 인접하는 표준 셀로 연결되어 있으므로, 표준 셀의 모서리부로부터 직선 형상의 돌출 배선을 인출하는 것만으로 표준 셀의 경계선을 넘도록 형성되어 있는 확산층에 급전할 수 있는 것이다. 이에 대하여 본 발명은 표준 셀마다 확산층이 분리되어 있고, 표준 셀의 경계선 상에까지 확산층이 형성되어 있지 않다. 이 때문에, 표준 셀의 경계선 상에 인출된 돌출 배선만으로는 확산층에 급전할 수가 없고, 돌출 배선으로부터 표준 셀의 내부로 구부러지는 굴곡부를 설치하여 확산층에 급전할 필요가 있는 것이다. 이와 같이 특허 문헌 1과 본 발명은 큰 제2 차이점이 있는 것을 알 수 있다.
또한, 특허 문헌 1에서는 표준 셀로서 인버터 회로를 예로 들고 있을 뿐이다. 즉, 인접하는 표준 셀이 인버터 회로끼리인 경우만이 기재되어 있다. 따라서, 예를 들면 인접하는 표준 셀이 인버터 회로와 NOR 회로인 경우를 생각하면, 이하에 기재하는 문제점이 생긴다. 인버터 회로끼리인 경우에는 소스 영역이 되는 확산층을 인접하는 표준 셀 사이로 연결할 수 있지만, 인버터 회로와 NOR 회로가 인접하는 경우에는 인버터 회로의 소스 영역과 NOR 회로의 드레인 영역이 접속되게 되어버려 확산층을 연결할 수가 없다. 즉, 특허 문헌 1의 기술은 인버터 회로와 NOR 회로가 인접하는 경우 등에 적용 할 수 없어서 범용성이 부족한 기술이라고 할 수 있다.
또한, 인접하는 표준 셀이 2입력 NAND 회로인 경우를 생각한다. 도 24는 2입력 NAND 회로에 대하여 특허 문헌 1에 기재된 기술을 적용하는 예를 나타내는 도면이다. 도 24에 도시한 바와 같이, 표준 셀(CL1)에는 입력 배선(A1), 입력 배선(B1), 출력 배선(OUT1)이 형성되어 있고, 표준 셀(CL2)에는 입력 배선(A2), 입력 배선(B2), 출력 배선(OUT2)이 형성되어 있다. 이 표준 셀(CL1)과 표준 셀(CL2)을 특허 문헌 1에 기재된 기술에 기초하여 인접해서 배치하면, 표준 셀(CL1)의 입력 배선(A1)과 표준 셀(CL2)의 입력 배선(A2)이 접촉해버린다. 따라서, 도 25에 도시한 바와 같이, 인접하는 표준 셀(CL1)과 표준 셀(CL2)이 2입력 NAND 회로인 경우, 입력 배선(A1)과 입력 배선(A2)이 접촉하지 않도록 표준 셀(CL1)과 표준 셀(CL2)의 사이를 이격시킬 필요가 있다. 그러면, 반도체 장치 전체의 사이즈가 커져버리는 것이다.
이에 대하여 도 18은 2입력 NAND 회로에 대하여 본 발명의 기술적 사상을 적용하는 예를 나타내는 도면이다. 도 18에 도시한 바와 같이, 본 발명에서는 돌출 배선(PL1A)에 굴곡부(BD1A)를 형성하고, 돌출 배선(PL1B)에 굴곡부(BD1B) 및 굴곡부(BD2B)를 형성하고 있으므로, 입력 배선(A1)과 입력 배선(A2)이 접촉하는 것을 방지할 수 있는 것을 알 수 있다. 이상과 같이, 본 발명의 기술적 사상과 특허 문헌 1의 기술은 정말로 상이한 기술인 것을 알 수 있다.
본 발명은 반도체 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
1S : 반도체 기판
A : 입력 배선
A1 : 입력 배선
B : 입력 배선
B1 : 입력 배선
BD1A : 굴곡부
BD1B : 굴곡부
BD1B(1) : 굴곡부
BD1B(2) : 굴곡부
BD2A : 굴곡부
BD2B : 굴곡부
BD3A : 굴곡부
C : 입력 배선
CHP : 반도체 칩
CIL : 컨택트 층간 절연막
CL : 표준 셀
CL1 : 표준 셀
CL2 : 표준 셀　
CL3 : 표준 셀　
CL4 : 표준 셀　
CL5 : 표준 셀　
CL6 : 표준 셀　
CL(P) : 표준 셀　
CL1(P) : 표준 셀
CL2(P) : 표준 셀　
CPU : 중앙 연산 처리 유닛
D : 입력 배선
DG : 다미 게이트 전극
DG1 : 다미 게이트 전극
DG2 : 다미 게이트 전극
DR1 : n형 급전 영역
DR2 : p형 급전 영역
EX : 얕은 p형 불순물 확산 영역
G : 게이트 전극
GOX : 게이트 절연막
G1 : 게이트 전극
G2 : 게이트 전극
G3 : 게이트 전극
G4 : 게이트 전극
G5 : 게이트 전극
G6 : 게이트 전극
G7 : 게이트 전극
IL1 : 층간 절연막
IN : 입력 배선
IN1 : 입력 배선
IN2 : 입력 배선
IP : 3차원 화상 처리 프로세서
L1 : 배선
L1A : 전원 배선
L1B : 전원 배선
L1C : 배선
L2 : 배선
L2A : 배선
L2B : 배선
MCA : 메모리 셀 어레이
NDR : n형 반도체 영역
NDR1 : n형 반도체 영역
NDR2 : n형 반도체 영역
NR1 : n형 급전 영역
NR2 : 얕은 n형 불순물 확산 영역
NWL : n형 웰
N1 : n형 MISFET
N2 : n형 MISFET
N3 : n형 MISFET
N4 : n형 MISFET
N5 : n형 MISFET
OUT : 출력 배선
OUT1 : 출력 배선
OUT2 : 출력 배선
PC : 주변 회로
PDR : p형 반도체 영역
PLG : 플러그
PL1A : 돌출 배선
PL1B : 돌출 배선
PL1B(1) : 돌출 배선
PL1B(2) : 돌출 배선
PR1 : p형 급전 영역
PR2 : 얕은 p형 불순물 확산 영역
PWL : p형 웰
P1 : p형 MISFET
P2 : p형 MISFET
P3 : p형 MISFET
P4 : p형 MISFET
P5 : p형 MISFET
RAM : 메모리
SPU : 오디오 프로세서
STI : 소자 분리 영역
SW : 사이드 월
TP : 통신용 프로세서
VPU : 비디오 프로세싱 유닛

Claims (27)

  1. 반도체 기판의 제1 방향에 따라 인접하여 배치된 복수의 표준 셀을 구비하고,
    사각형 형상을 한 상기 복수의 표준 셀의 각각은,
    (a)상기 제1 방향에 따른 제1 변 상을 연장하는 제1 배선층의 제1 전원 배선과,
    (b)상기 제1 변과 소정 간격을 이격하여 병행하는 제2 변 상을 연장하고, 상기 제1 전원 배선보다도 낮은 전압이 인가되는 상기 제1 배선층의 제2 전원 배선과,
    (c)상기 제1 전원 배선과 상기 제2 전원 배선 사이의 상기 반도체 기판 내에, 상기 제1 방향과 교차하는 제2 방향으로 늘어서서 배치된 제1 반도체 영역 및 제2 반도체 영역으로서, 상기 제1 전원 배선측에 배치된 상기 제1 반도체 영역 및 상기 제2 전원 배선측에 배치된 상기 제2 반도체 영역과,
    (d)상기 제2 방향으로 연장하고, 또한 상기 제1 방향에 등간격으로 상기 반도체 기판 상에 형성된 복수의 게이트 전극을 갖는 반도체 장치로서,
    상기 복수의 표준 셀의 각각은, 또한
    (e)상기 제1 변의 양단부에 있어서, 상기 제1 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제1 돌출 배선과,
    (f)상기 제2 변의 양단부에 있어서, 상기 제2 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제2 돌출 배선을 갖고,
    상기 제1 돌출 배선과 상기 제2 돌출 배선 중에서 추출된 적어도 1개 이상의 돌출 배선은, 단부가 상기 표준 셀의 내부로 향하는 상기 제1 방향으로 굴곡된 제1 굴곡부를 포함하고,
    상기 제1 굴곡부가 형성된 상기 돌출 배선이 상기 제1 전원 배선으로부터 분기되어 있는 것인 경우, 상기 돌출 배선은 상기 제1 굴곡부와 접속하는 제1 플러그에 의해 상기 제1 반도체 영역과 전기적으로 접속되고,
    상기 제1 굴곡부가 형성된 상기 돌출 배선이 상기 제2 전원 배선으로부터 분기되어 있는 것인 경우, 상기 돌출 배선은 상기 제1 굴곡부와 접속하는 제2 플러그에 의해 상기 제2 반도체 영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    인접하여 배치된 복수의 상기 표준 셀에 있어서, 각각의 상기 표준 셀에 형성되어 있는 상기 제1 반도체 영역은 서로 분리되고, 또한 각각의 상기 표준 셀에 형성되어 있는 상기 제2 반도체 영역도 서로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    각각의 상기 표준 셀에 형성되어 있는 상기 제1 반도체 영역은, 상기 표준 셀의 상기 제1 변의 일단부와 상기 제2 변의 일단부를 연결하는 제1 경계선과, 상기 제1 변의 타단부와 상기 제2 변의 타단부를 연결하는 제2 경계선의 양쪽에 접촉하지 않도록 배치되고,
    각각의 상기 표준 셀에 형성되어 있는 상기 제2 반도체 영역은, 상기 표준 셀의 상기 제1 변의 일단부와 상기 제2 변의 일단부를 연결하는 상기 제1 경계선과, 상기 제1 변의 타단부와 상기 제2 변의 타단부를 연결하는 제2 경계선의 양쪽에 접촉하지 않도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 굴곡부가 형성되어 있는 상기 돌출 배선이 상기 제1 돌출 배선인 경우, 상기 제1 방향으로 연장하는 상기 제1 전원 배선과 상기 제1 방향으로 굴곡되어 있는 상기 제1 굴곡부의 이격 영역에, 상기 제1 방향으로 연장하는 상기 제1 배선층의 제1 배선이 적어도 1개 이상 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 배선은 상기 복수의 게이트 전극에 포함되는 2개 이상의 게이트 전극을 전기적으로 접속하는 배선인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 굴곡부가 형성되어 있는 상기 돌출 배선이 상기 제2 돌출 배선인 경우, 상기 제1 방향으로 연장하는 상기 제2 전원 배선과 상기 제1 방향으로 굴곡되어 있는 상기 제1 굴곡부의 이격 영역에, 상기 제1 방향으로 연장하는 상기 제1 배선층의 제1 배선이 적어도 1개 이상 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 배선은 상기 복수의 게이트 전극에 포함되는 2개 이상의 게이트 전극을 전기적으로 접속하는 배선인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 굴곡부가 형성되어 있는 상기 돌출 배선은, 또한 상기 제1 굴곡부의 단부로부터 상기 제2 방향으로 굴곡된 제2 굴곡부를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 굴곡부와 상기 제2 굴곡부가 형성되어 있는 상기 돌출 배선이 상기 제1 돌출 배선인 경우, 상기 제1 굴곡부와 상기 제2 굴곡부가 형성되어 있는 상기돌출 배선은, 상기 제2 굴곡부와 접속하는 제3 플러그에 의해 상기 제1 반도체 영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 굴곡부와 상기 제2 굴곡부가 형성되어 있는 상기 돌출 배선이 상기 제2 돌출 배선인 경우, 상기 제1 굴곡부와 상기 제2 굴곡부가 형성되어 있는 상기돌출 배선은, 상기 제2 굴곡부와 접속하는 제4 플러그에 의해 상기 제2 반도체 영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 돌출 배선과 상기 제2 돌출 배선 중에서 추출된 적어도 1개 이상의 돌출 배선은, 단부가 인접하는 상기 표준 셀의 각각의 내부로 향하는 상기 제1 방향으로 굴곡된 2개의 제1 굴곡부를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 표준 셀은 제1 배선층의 배선과 상기 제1 배선층보다도 하층에 형성되는 구성 요소만으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 표준 셀은, 상기 제1 배선층에서 형성되고 상기 표준 셀에 입력 신호를 입력하는 입력 배선과, 상기 제1 배선층에서 형성되고 상기 표준 셀로부터 출력 신호를 출력하는 출력 배선을 갖고, 상기 입력 배선 및 상기 출력 배선은 상기 제1 배선층보다도 상층의 배선과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 반도체 영역 및 상기 제2 반도체 영역은 4정점의 직사각형의 형상을 하고 있는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 돌출 배선의 최소 선 폭 및 상기 제2 돌출 배선의 최소 선 폭은 상기 제1 전원 배선의 선 폭 혹은 상기 제2 전원 배선의 선 폭보다도 작은 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 반도체 기판 내에는 N형 웰이 형성되어 있고, 상기 제1 전원 배선과 상기 N형 웰은 복수의 제1 비아 플러그에 의해 전기적으로 접속되고,
    상기 반도체 기판 내에는 P형 웰이 형성되어 있고, 상기 제2 전원 배선과 상기 P형 웰은 복수의 제2 비아 플러그에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 복수의 제1 비아 플러그 및 상기 복수의 제2 비아 플러그는 상기 표준 셀의 네 구석에는 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  18. 제1항에 있어서,
    상기 복수의 표준 셀의 각각은, 또한
    상기 제1 변의 양단부 이외의 장소에 있어서, 상기 제1 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 제3 돌출 배선을 갖고,
    상기 제3 돌출 배선은 제5 플러그를 통하여 상기 제1 반도체 영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제1항에 있어서,
    상기 복수의 표준 셀의 각각은, 또한
    상기 제2 변의 양단부 이외의 장소에 있어서, 상기 제2 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 제4 돌출 배선을 갖고,
    상기 제4 돌출 배선은 제6 플러그를 통하여 상기 제2 반도체 영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제1항에 있어서,
    상기 표준 셀은 디지털 회로에 사용되는 것을 특징으로 하는 반도체 장치.
  21. 반도체 기판의 제1 방향에 따라 인접하여 배치된 복수의 표준 셀을 구비하고,
    사각형 형상을 한 상기 복수의 표준 셀의 각각은,
    (a)상기 제1 방향에 따른 제1 변 상을 연장하는 제1 배선층의 제1 전원 배선과,
    (b)상기 제1 변과 소정 간격을 이격하여 병행하는 제2 변 상을 연장하고, 상기 제1 전원 배선보다도 낮은 전압이 인가되는 상기 제1 배선층의 제2 전원 배선과,
    (c)상기 제1 전원 배선과 상기 제2 전원 배선 사이의 상기 반도체 기판 내에, 상기 제1 방향과 교차하는 제2 방향으로 늘어서서 배치된 제1 반도체 영역 및 제2 반도체 영역으로서, 상기 제1 전원 배선측에 배치된 상기 제1 반도체 영역 및 상기 제2 전원 배선측에 배치된 상기 제2 반도체 영역과,
    (d)상기 제2 방향으로 연장하고, 또한 상기 제1 방향에 등간격으로 상기 반도체 기판 상에 형성된 복수의 게이트 전극을 갖는 반도체 장치로서,
    상기 복수의 표준 셀의 각각은, 또한
    (e)상기 제1 변의 양단부에 있어서, 상기 제1 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제1 돌출 배선과,
    (f)상기 제2 변의 양단부에 있어서, 상기 제2 전원 배선으로부터 분기되어 상기 표준 셀의 내부로 향하는 상기 제2 방향으로 돌출된 2개의 제2 돌출 배선을 갖고,
    상기 제1 변의 일단부와 상기 제2 변의 일단부를 연결하는 제1 경계선과 평면적으로 중첩되도록 상기 복수의 게이트 전극 중 1개의 제1 게이트 전극이 배치되고,
    상기 제1 변의 타단부와 상기 제2 변의 타단부를 연결하는 제2 경계선과 평면적으로 중첩되도록 상기 복수의 게이트 전극 중 1개의 제2 게이트 전극이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 플로팅 상태로 되어 있는 더미 게이트 전극인 것을 특징으로 하는 반도체 장치.
  23. 제21항에 있어서,
    상기 제1 게이트 전극의 선 폭은 상기 제1 돌출 전극의 최소 선 폭보다도 작고, 또한 상기 제2 게이트 전극의 선 폭은 상기 제2 돌출 전극의 최소 선 폭보다도 작은 것을 특징으로 하는 반도체 장치.
  24. 제21항에 있어서,
    상기 표준 셀은 제1 배선층의 배선과 상기 제1 배선층보다도 하층에 형성되는 구성 요소만으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서,
    상기 표준 셀은, 상기 제1 배선층에서 형성되고 상기 표준 셀에 입력 신호를 입력하는 입력 배선과, 상기 제1 배선층에서 형성되고 상기 표준 셀로부터 출력 신호를 출력하는 출력 배선을 갖고, 상기 입력 배선 및 상기 출력 배선은 상기 제1 배선층보다도 상층의 배선과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  26. 제21항에 있어서,
    상기 제1 반도체 영역 및 상기 제2 반도체 영역은 4정점의 직사각형의 형상을 하고 있는 것을 특징으로 하는 반도체 장치.
  27. 제21항에 있어서,
    상기 표준 셀은 디지털 회로에 사용되는 것을 특징으로 하는 반도체 장치.
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