CN113412537A - 半导体集成电路装置 - Google Patents

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Abstract

在单元列(CRC)配置具有逻辑功能的反相器单元(C1)和不具有逻辑功能的终端单元(C11)。终端单元(C11)配置于单元列(CRC)的两端中的任一者。栅极布线(31)和虚设栅极布线(35a、35b、131～134)在Z方向上配置于同层。局部布线(41、42、141、142)在Z方向上配置于同层。局部布线(51、52、151、152)在Z方向上配置于同层。

Description

半导体集成电路装置
技术领域
本公开涉及一种包括标准单元(以下亦适当简称为单元)的半导体集成电路装置，所述标准单元包含立体构造晶体管。
背景技术
作为在半导体基板上形成半导体集成电路的方法，已知有标准单元方式。标准单元方式是指：通过事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，将多个标准单元布置在半导体基板上，用布线将这些标准单元连接起来，由此设计LSI(大规模集成电路)芯片。
另外，LSI的基本构成元素即晶体管通过缩小栅极长度(按比例缩小，scaling)而实现了集成度的提高、工作电压的降低和工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为解决该问题，人们已开始积极地研究将晶体管构造从现有的平面型改变为立体型的立体构造晶体管。
在非专利文献1、2中公开了这样的新装置：将立体构造的P型FET和N型FET沿相对于基板垂直的方向层叠而成的立体构造装置和使用了该立体构造装置的标准单元。
非专利文献1：Ryckaert J.et al.，“The Complementary FET(CFET)for CMOSscaling beyond N3”，2018Symposium on VLSI Technology Digest of TechnicalPapers
非专利文献2：A.Mocuta et al.，“Enabling CMOS Scaling Towards 3nm andBeyond”，2018Symposium on VLSI Technology Digest of Technical Papers
发明内容
-发明要解决的技术问题-
在本说明书中，根据非专利文献1的记载，把将立体构造的P型FET和N型FET在相对于基板垂直的方向上层叠而成的立体构造装置称为CFET(Complementary FET：互补场效应晶体管)。另外，将相对于基板垂直的方向称为深度方向。
此处，标准单元除了包括具有例如与非门、或非门等逻辑功能的单元(以下，适当地称为逻辑单元)外，还包括不具有逻辑功能的单元。不具有逻辑功能的单元例如有“终端单元”。“终端单元”是指无助于电路块的逻辑功能、用于使电路块终结的单元。通过配置终端单元，能够抑制比终端单元靠内侧的单元的布局图案的完成形状的偏差，能够抑制半导体集成电路装置的制造偏差，提高成品率，提高可靠性。
到目前为止，关于使用CFET的终端单元的构造、包括使用了CFET的终端单元的半导体集成电路装置的布局，尚未进行具体的研究。
本公开提供一种包括使用了CFET的终端单元的半导体集成电路装置的布局。
-用以解决技术问题的技术方案-
本公开的第一方面发明中，半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，作为所述多个单元列之一的第一单元列包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元配置于所述第一单元列的两端中的至少一者，且不具有逻辑功能。所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，所述第一电源布线沿所述第一方向延伸，供给第一电源电压，所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接。所述第二标准单元包括第三电源布线、第四电源布线、虚设栅极布线、第五局部布线以及第六局部布线，所述第三电源布线沿所述第一方向延伸，供给所述第一电源电压，所述第四电源布线沿所述第一方向延伸，供给所述第二电源电压，所述虚设栅极布线沿所述第二方向和所述深度方向延伸，在深度方向上与所述栅极布线配置于同层，所述第五局部布线在所述深度方向上与所述第一局部布线及所述第二局部布线配置于同层，所述第六局部布线在所述深度方向上与所述第三局部布线及所述第四局部布线配置于同层，俯视时，所述第六局部布线与所述第五局部布线具有重合部分。
根据该方面发明，不具有逻辑功能的第二标准单元配置于包括第一标准单元的第一单元列的两端中的至少一者，上述第一标准单元具有逻辑功能。第二标准单元的虚设栅极布线在深度方向上与第一标准单元的栅极布线配置于同层。另外，第二标准单元的第五局部布线在深度方向上与第一标准单元的第一局部布线和第二局部布线配置于同层。第二标准单元的第六局部布线在深度方向上与第一标准单元的第三局部布线和第四局部布线配置于同层。即，通过在配置于第一单元列的两端中的至少一者的第二标准单元设置虚设栅极布线和局部布线，由此包括虚设栅极布线在内的栅极布线和局部布线得以有规律地配置。由此而能够抑制在比第二标准单元靠内侧配置的标准单元的布局图案的完成形状的偏差，从而能够抑制半导体集成电路装置的制造偏差，提高成品率，提高可靠性。
在本公开的第二方面发明中，半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，作为所述多个单元列之一的第一单元列包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元配置于所述第一单元列的两端中的至少一者，且不具有逻辑功能。所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，所述第一电源布线沿所述第一方向延伸，供给第一电源电压，所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接。所述第二标准单元包括第三电源布线、第四电源布线、第一虚设晶体管、第二虚设晶体管、虚设栅极布线、第五局部布线以及第六局部布线，所述第三电源布线沿所述第一方向延伸，供给所述第一电源电压，所述第四电源布线沿所述第一方向延伸，供给所述第二电源电压，所述第一虚设晶体管是在所述深度方向上与所述第一晶体管配置于同层的所述第一导电型的立体构造晶体管，所述第二虚设晶体管是在所述深度方向上与所述第二晶体管配置于同层的所述第二导电型的立体构造晶体管，所述虚设栅极布线沿所述第二方向和所述深度方向延伸，在所述深度方向上，所述虚设栅极布线与所述栅极布线配置于同层，并且所述虚设栅极布线成为所述第一虚设晶体管及所述第二虚设晶体管的栅极，所述第五局部布线沿所述第二方向延伸，在所述深度方向上，所述第五局部布线与所述第一局部布线及所述第二局部布线配置于同层，所述第五局部布线与所述第一虚设晶体管的源极或漏极连接，所述第六局部布线沿所述第二方向延伸，在所述深度方向上，所述第六局部布线与所述第三局部布线及所述第四局部布线配置于同层，所述第六局部布线与所述第二虚设晶体管的源极或漏极连接。俯视时，所述第六局部布线与所述第五局部布线具有重合部分。
根据该方面发明，不具有逻辑功能的第二标准单元配置于包括第一标准单元的第一单元列的两端中的至少一者，上述第一标准单元具有逻辑功能。第二标准单元的第一虚设晶体管和第二虚设晶体管在深度方向上与第一标准单元的第一晶体管和第二晶体管分别配置于同层。第二标准单元的虚设栅极布线在深度方向上与第一标准单元的栅极布线配置于同层。另外，第二标准单元的第五局部布线在深度方向上与第一标准单元的第一局部布线和第二局部布线配置于同层。第二标准单元的第六局部布线在深度方向上与第一标准单元的第三局部布线和第四局部布线配置于同层。即，通过在配置于第一单元列的两端中的至少一者的第二标准单元设置虚设晶体管、虚设栅极布线和局部布线，由此包括虚设晶体管在内的晶体管、包括虚设栅极布线在内栅极布线以及局部布得以有规律地配置。由此而能够抑制在比第二标准单元靠内侧配置的标准单元的布局图案的完成形状的偏差，从而能够实现：抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
本公开的第三方面发明中，半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，所述多个单元列沿与所述第一方向垂直的第二方向并排配置。所述多个单元列包括第一单元列和第二单元列，所述第一单元列包括具有逻辑功能的第一标准单元，所述第二单元列在所述多个单元列中配置于所述第二方向两端中的任一者，且包括不具有逻辑功能的第二标准单元。所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，所述第一电源布线沿所述第一方向延伸，供给第一电源电压，所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接。所述第二标准单元包括第三电源布线、第一虚设晶体管、第二虚设晶体管、虚设栅极布线、第五局部布线以及第六局部布线，所述第三电源布线沿所述第一方向延伸，供给所述第一电源电压或所述第二电源电压，所述第一虚设晶体管是在所述深度方向上与所述第一晶体管配置于同层的所述第一导电型的立体构造晶体管，所述第二虚设晶体管是在所述深度方向上与所述第二晶体管配置于同层的所述第二导电型的立体构造晶体管，所述虚设栅极布线沿所述第二方向和所述深度方向延伸，在所述深度方向上，所述虚设栅极布线与所述栅极布线配置于同层，并且所述虚设栅极布线成为所述第一虚设晶体管及所述第二虚设晶体管的栅极，所述第五局部布线沿所述第二方向延伸，在所述深度方向上，所述第五局部布线与所述第一局部布线及所述第二局部布线配置于同层，所述第五局部布线与所述第一虚设晶体管的源极或漏极连接，所述第六局部布线沿所述第二方向延伸，在所述深度方向上，所述第六局部布线与所述第三局部布线及所述第四局部布线配置于同层，所述第六局部布线与所述第二虚设晶体管的源极或漏极连接。俯视时，所述第六局部布线与所述第五局部布线具有重合部分。
根据该方面发明，包含第二标准单元的第二单元列在包括第一单元列的多个单元列中配置于第二方向两端中的任一者，所述第一单元列包含具有逻辑功能的第一标准单元，上述第二标准单元不具有逻辑功能。第二标准单元的第一虚设晶体管和第二虚设晶体管在深度方向上与第一标准单元的第一晶体管配和第二晶体管配置于同层。第二标准单元的虚设栅极布线在深度方向上与第一标准单元的栅极布线配置于同层。第二标准单元的第五局部布线与第一标准单元的第一局部布线和第二局部布线配置于同层。第二标准单元的第六局部布线与第一标准单元的第三局部布线和第四局部布线配置于同层。即，通过在多个单元列中，在第二方向两端中的任一者的第二单元列配置的第二标准单元设置虚设晶体管、虚设栅极布线和局部布线，由此包括虚设晶体管在内的晶体管、包括虚设栅极布线在内的栅极布线和局部布线得以有规律地配置。由此而能够抑制在比第二标准单元靠内侧配置的标准单元的布局图案的完成形状的偏差，从而能够实现：抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
-发明的效果-
根据本公开，能够实现抑制使用了CFET的半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
附图说明
图1是示出使用了标准单元的电路块的布局构造的例子的俯视图。
图2的(a)、(b)是示出第一实施方式的标准单元的布局构造的俯视图。
图3的(a)、(b)是图2的布局构造的俯视横向的剖视图。
图4的(a)～(h)是示出第一实施方式的终端单元的变化的俯视图。
图5的(a)、(b)是示出第一实施方式的终端单元的其他布局构造的俯视图。
图6是示出使用了图5的终端单元的电路块的布局构造的例子的俯视图。
图7的(a)、(b)是示出第二实施方式的标准单元的布局构造的俯视图。
图8的(a)～(h)是示出第二实施方式的终端单元的变化的俯视图。
图9的(a)、(b)是示出第二实施方式的终端单元的其他布局构造的俯视图。
图10的(a)、(b)是示出第三实施方式的标准单元的布局构造的俯视图。
图11的(a)、(b)是示出第三实施方式的终端单元的其他布局构造的俯视图。
图12的(a)、(b)是示出第三实施方式的终端单元的其他布局构造的俯视图。
图13是示出包括CFET的半导体装置的构造的剖视图。
图14是示出包括CFET的半导体装置的构造的剖视图。
图15是示出包括CFET的半导体装置的构造的剖视图。
图16是示出包括CFET的半导体装置的构造的剖视图。
具体实施方式
下面，参照附图对实施方式做详细的说明。在下面的实施方式中，半导体集成电路装置包括多个标准单元(在本说明书中，适当地简称为单元)，上述的多个标准单元中的至少一部分包括CFET，即，将立体构造的P型FET和N型FET沿相对于基板垂直的方向层叠而成的立体构造装置。
首先，对CFET的基本构造进行说明。图13～图16是示出包括CFET的半导体装置的构造的图，图13是沿X方向剖开的剖视图，图14是沿Y方向剖开的栅极部分的剖视图，图15是沿Y方向剖开的源极漏极部分的剖视图，图16是俯视图。需要说明的是，X方向为纳米线延伸的方向，Y方向为栅极延伸的方向，Z方向为与基板面垂直的方向。另外，图13～图16是简图，各部分的尺寸和位置等未必一致。
在该半导体装置中，在硅(Si)基板等半导体基板501的表面形成有元件分离区域502，由元件分离区域502划定出元件有源区域50a。在元件有源区域50a中，在P型FET上形成有N型FET。
在元件有源区域50a中，在半导体基板501上形成有堆叠晶体管构造590a。堆叠晶体管构造590a包括形成于半导体基板501上的栅极构造591。栅极构造591包括栅极电极556、多条纳米线558、栅极绝缘膜555和绝缘膜557。栅极电极556沿Y方向延伸并沿Z方向立起。纳米线558在X方向上穿过栅极电极556，并且沿Y方向和Z方向排列。栅极绝缘膜555形成于栅极电极556和纳米线558之间。栅极电极556和栅极绝缘膜555形成于在X方向上从纳米线558的两端后退了的位置，在该后退了的部分形成有绝缘膜557。在半导体基板501上，在绝缘膜557的两侧形成有绝缘膜516。521、522是层间绝缘膜。
另外，如图15所示，栅极电极556通过设置于开口部575的通孔585而与上层的布线连接。
例如，在栅极电极556中能够使用钛、钛氮化物或多晶硅等。例如，能够在栅极绝缘膜555中使用铪氧化物、铝氧化物或铪和铝的氧化物等的高介电常数材料。例如，能够使用硅等作为纳米线558。例如，能够在绝缘膜516、绝缘膜557中使用硅氧化物或硅氮化物等。
在该半导体装置中，沿Z方向排列的纳米线558的条数为四条，在元件有源区域50a中，在半导体基板501侧的两条纳米线558的各端部形成有p型半导体层531p。与p型半导体层531p连接的两条局部布线586形成为在X方向上夹住栅极构造591。另外，在自半导体基板501分离的那一侧的两条纳米线558的各端部形成有n型半导体层541n。与n型半导体层541n连接的两条局部布线588形成为在X方向上夹住栅极构造591。在局部布线586与局部布线588之间形成有绝缘膜532。在局部布线588的上侧形成有绝缘膜589。例如，p型半导体层531p是p型SiGe层，n型半导体层541n是n型Si层。例如，能够在绝缘膜532中使用硅氧化物或硅氮化物等。
另外，如图16所示，局部布线588经由通孔5071与埋入布线5101连接。局部布线586经由通孔5072与埋入布线5102连接。
如上所述，堆叠晶体管构造590a具有P型FET，该P型FET包括栅极电极556、纳米线558、栅极绝缘膜555和P型半导体层531p。在该P型FET中，一个P型半导体层531p作为源极区域发挥作用，另一个P型半导体层531p作为漏极区域发挥作用，纳米线558作为沟道发挥作用。堆叠晶体管构造590a还具有N型FET，该N型FET包括栅极电极556、纳米线558、栅极绝缘膜555和N型半导体层541n。在该N型FET中，一个N型半导体层541n作为源极区域发挥作用，另一个N型半导体层541n作为漏极区域发挥作用，纳米线558作为沟道发挥作用。
需要说明的是，就堆叠晶体管构造的上层而言，利用通孔和金属布线进行晶体管间的布线等，这些都能够利用已知的布线工艺实现。
需要说明的是，此处，P型FET和N型FET中的纳米线的条数在Y方向上为四条，在Z方向上为两条，共计各八条，但纳米线的条数不限于此。另外，P型FET和N型FET的纳米线的条数也可以不同。
另外，在本说明书中，将形成在纳米线的两端且构成成为晶体管的源极或漏极的端子的半导体层部称为“焊盘”。在上述的CFET的基本构造示例中，p型半导体层531p和n型半导体层541n就相当于焊盘。
另外，在以下的实施方式中的俯视图和剖视图中，有时省略描述各绝缘膜等。另外，在以下的实施例中的俯视图和剖视图中，纳米线及其两侧的焊盘有时被描述成简化后的直线状的形状。另外，在本说明书中，像“尺寸相同”等，意为尺寸等相同的表述包含制造上的偏差范围。
(电路块的构成)
图1是示出使用了标准单元的电路块的布局构造的俯视图。图1中，仅示出配置于标准单元的电源布线，除此以外均省略图示。
需要说明的是，在下述说明中，在图1等俯视图中，将附图横向设为X方向(相当于第一方向)，将附图纵向设为Y方向(相当于第二方向)，将垂直于基板面的方向设为Z方向(相当于深度方向)。另外，图1等的俯视图中纵横描绘的虚线示出用于在设计时进行部件配置的网格。网格在X方向上等间距布置，在Y方向上也等间距布置。需要说明的是，在X方向和Y方向上的网格间距既可以相同，也可以不同。
另外，在以下的说明中，标注相同附图标记的部件指示相同的部件，有时省略说明。
图1的布局中，沿X方向并排的多个单元构成单元列CR。而且，多个单元列CR(图1中为六列)沿Y方向并排配置。在各单元的Y方向两端形成有电源布线，经由该电源布线，各单元从外部接受电源电压VDD、VSS的供给。另外，各单元被配置为：以供给电源电压VDD、VSS的电源布线按照每一单元列为单位在Y方向上反转的方式，单元整体按照每一单元列为单位在Y方向上反转。
多个单元包括具有与非门、或非门等逻辑功能的单元(包括后述的具有反相器的逻辑功能的反相器单元C1)和不具有逻辑功能的终端单元。
此处，“终端单元”是指无助于电路块的逻辑功能而配置于电路块的终端的单元。此处，“电路块的终端”是指构成电路块的单元列的两端(此处是X方向上的两端)以及电路块的最上列和最下列(此处是Y方向上的两端的单元列)等。即，“终端单元”配置于作为电路块的终端的单元列的X方向两端、Y方向两端的单元列等。通过配置终端单元，能够抑制比终端单元靠内侧的单元的布局图案的完成形状的偏差，能够实现：抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
在本实施方式中，在终端单元配置有虚设栅极布线。此处，“虚设栅极布线”是指不形成晶体管的栅极布线和虽然形成晶体管但形成的是无助于电路的逻辑功能的晶体管的栅极布线。
在图1的布局中，在电路块的中央部，配置有实现电路功能的矩形的逻辑部LC，逻辑部LC包含具有逻辑功能的逻辑单元。以包围该逻辑部LC的方式，沿电路块的外边形成有终端单元部。
在图1中，在逻辑部LC配置有反相器单元C1，在终端单元部配置有终端单元C11、C11a～C11c、C31、C31a、C41、C41a～C41c。终端单元C11a、C11b、C11c是将终端单元C11分别在Y方向、X方向、X方向和Y方向上反转配置而成的。终端单元C31a是将终端单元C31在Y方向上反转配置而成的。终端单元C41、C41a～C41c是构成方式分别与终端单元C11、C11a～C11c相同的单元。即，终端单元C41a、C41b、C41c是将终端单元C41分别在Y方向、X方向、X方向和Y方向上反转配置而成的。
具体而言，在配置于电路块的Y方向最上列的单元列CRT，在附图左端配置有终端单元C41a，在附图右端配置有终端单元C41c，在终端单元C41a、C41c之间沿X方向并排配置有多个终端单元C31。另外，在配置于电路块的Y方向最下列的单元列CRB，在附图左端配置有终端单元C41，在附图右端配置有终端单元C41b，在终端单元C41、C41b之间沿X方向并排配置有多个终端单元C31a。另外，在单元列CRT、CRB之间，在Y方向上交替配置有：在附图左端配置有终端单元C11且在附图右端配置有终端单元C11b的单元列CRC；以及在附图左端配置有终端单元C11a且在附图右端配置有终端单元C11c的单元列CRC。另外，在终端单元C11、C11a与终端单元C11b、C11c之间配置有构成逻辑部LC的单元。因此，在图1中，沿着逻辑部LC的附图左端和附图右端，配置有具有与终端单元C11相同的构成方式的终端单元，沿着逻辑部LC的附图上端和附图下端，配置有具有与终端单元C31相同的构成方式的终端单元。另外，在电路块的角部(电路块的四角)，配置有具有与终端单元C41相同的构成方式的终端单元。
(第一实施方式)
图2是图1中的部分W1的放大图，是示出本实施方式中的标准单元的布局构造的俯视图。图3是图2的剖视图。具体而言，图2的(a)示出下部，即，包括形成于靠近基板侧的位置上的立体构造晶体管(此处为P型纳米线FET)的部分，图2的(b)示出上部，即，包括形成于远离基板侧的位置上的立体构造晶体管(此处为N型纳米线FET)的部分。图3的(a)是沿图2的线X1-X1’剖开的剖面，图3的(b)是沿图2的线X2-X2’剖开的剖面。
如图1～图3所示，反相器单元C1配置于逻辑部LC的附图左端，在其左侧相邻配置有终端单元C11。
(反相器单元的构成)
如图2的(a)所示，在反相器单元C1，在Y方向两端分别设置有沿X方向延伸的电源布线11、12。电源布线11、12都是形成于埋入布线层的埋入电源布线(BPR：Buried PowerRail：埋入式电源轨)。电源布线11供给电源电压VDD，电源布线12供给电源电压VSS。
在M1布线层，形成有沿X方向延伸的布线71、72。布线71相当于输入A，布线72相当于输出Y。
在单元下部形成有沿X方向延伸的纳米线21，在单元上部形成有沿X方向延伸的纳米线26。俯视时，纳米线21、26重合。掺杂有P型半导体的焊盘22a、22b形成于纳米线21的两端。掺杂有N型半导体的焊盘27a、27b形成于纳米线26的两端。纳米线21构成P型晶体管P1的沟道部，焊盘22a、22b构成成为P型晶体管P1的源极或漏极的端子。纳米线26构成N型晶体管N1的沟道部，焊盘27a、27b构成成为N型晶体管N1的源极或漏极的端子。N型晶体管N1形成于在Z方向上比P型晶体管P1高的位置。
栅极布线31在X方向上的几乎中央沿Y方向延伸，并且沿Z方向从单元下部延伸至上部。栅极布线31成为P型晶体管P1和N型晶体管N1的栅极。即，由纳米线21、栅极布线31和焊盘22a、22b构成P型晶体管P1。由纳米线26、栅极布线31和焊盘27a、27b构成N型晶体管N1。另外，在单元的X方向两端分别形成有虚设栅极布线35a、35b。与栅极布线31相同，虚设栅极布线35a、35b沿Y方向和Z方向延伸。
另外，栅极布线31和虚设栅极布线35a、35b在X方向上以相同间距Pg配置。另外，栅极布线31和虚设栅极布线35a、35b在Y方向上以相同的长度Lg形成，并且在X方向上以相同的宽度Wg形成。
在单元下部，形成有沿Y方向延伸的局部布线(Local Interconnect：LI)41、42。局部布线41与焊盘22a连接。局部布线42与焊盘22b连接。在单元上部，形成有沿Y方向延伸的局部布线51、52。局部布线51与焊盘27b连接。局部布线52与焊盘27b连接。
局部布线41延伸至俯视时与电源布线11重合的位置，其经由接触孔61与电源布线11连接。接触孔61形成于俯视时电源布线11和局部布线41重合的位置。局部布线51延伸至俯视时与电源布线12重合的位置，其经由接触孔62与电源布线12连接。接触孔62形成于俯视时电源布线12和局部布线51重合的位置。局部布线42、52经由接触孔63连接。接触孔63形成于俯视时局部布线42与局部布线52重合的位置。
需要说明的是，局部布线41、42、52的Y方向上的附图上侧的端部配置于相互相同的位置。该局部布线41、42、52的Y方向上的附图上侧的端部相当于局部布线41、42、51、52中的离P型晶体管P1和N型晶体管N1最远的一端。另外，局部布线51的Y方向上的附图下侧的端部相当于局部布线41、42、51、52中的离P型晶体管P1和N型晶体管N1最远的另一端。
如图2所示，布线71(输入A)经由接触孔81与栅极布线31连接。布线72(输出Y)经由接触孔82与局部布线52连接。
如上所述，反相器单元C1具有P型晶体管P1和N型晶体管N1，实现输入A、输出Y的反相电路。即，反相器单元C1是具有逻辑功能的标准单元。
(终端单元的构成)
如图1所示，终端单元C11在单元列CRC中配置于X方向左端。
如图2的(a)所示，在终端单元C11，在Y方向两端，分别设置有沿X方向延伸的电源布线111、112。电源布线111、112都是形成于埋入布线层的埋入电源布线(BPR：BuriedPower Rail：埋入式电源轨)。电源布线111供给与电源布线11相同的电源电压VDD，电源布线112供给与电源布线12相同的电源电压VSS。
在单元的X方向两端，形成有沿Z方向从单元上部延伸至下部并且沿Y方向延伸的虚设栅极布线131、134。另外，在虚设栅极布线131、134之间，形成有与虚设栅极布线131、134相同地沿Z方向和Y方向延伸的虚设栅极布线132、133。需要说明的是，设置于反相器单元C1与终端单元C11的边界的虚设栅极布线相当于反相器单元C1的虚设栅极布线35a和终端单元C11的虚设栅极布线131。
在单元下部，形成有沿Y方向延伸的局部布线141、142。局部布线141配置于虚设栅极布线131、132之间，局部布线142配置于虚设栅极布线132、133之间。在单元上部，形成有沿Y方向延伸的局部布线151、152。局部布线151配置于虚设栅极布线131、132之间，局部布线152配置于虚设栅极布线132、133之间。局部布线141、142、151、152分别延伸至俯视时与电源布线111、112重合的位置。另外，俯视时，局部布线141、142分别与局部布线151、152具有重合部分。
另外，虚设栅极布线131～134和局部布线141、142、151、152都不与其他布线连接。
如上所述，终端单元C11不具有晶体管。即，终端单元C11是不具有逻辑功能的标准单元。
如图2和图3所示，栅极布线31和虚设栅极布线35a(131)、35b、132～1134分别在Y方向上以相同的长度Lg形成，并且在X方向上以相同的宽度Wg形成。另外，栅极布线31和虚设栅极布线35a(131)、35b、132～134在X方向上以相同间距Pg配置，并且在Z方向上配置于同层。
另外，局部布线41、42、141、142在X方向上以相同间距P1配置，并且在Z方向上配置于同层。另外，局部布线51、52、151、152在X方向上以相同间距P1配置，并且在Z方向上配置于同层。
另外，局部布线141、142、151、152配置为Y方向上的附图上侧的端部位于与局部布线41、42、52的Y方向上的附图上侧的端部相同的位置。另外，局部布线141、142、151、152配置为Y方向上的附图下侧的端部位于与局部布线51的Y方向上的附图下侧的端部相同的位置。
根据以上的构成方式，在单元列CRC配置具有逻辑功能的反相器单元C1和不具有逻辑功能的终端单元C11。终端单元C11配置于单元列CRC的左端。终端单元C11的虚设栅极布线131～134在Z方向上与反相器单元C1的栅极布线31配置于同层。终端单元C11的局部布线141、142在Z方向上与反相器单元C1的局部布线41、42配置于同层。终端单元C11的局部布线151、152在Z方向上与反相器单元C1的局部布线51、52配置于同层。即，通过在终端单元设置虚设栅极布线和局部布线，由此包括虚设栅极布线在内的栅极布线和局部布线得以有规律地配置。由此而能够抑制比终端单元靠电路块的内侧配置的单元的布局图案的完成形状的偏差，从而能够实现：抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
另外，虚设栅极布线131～134在Y方向上以与栅极布线31和虚设栅极布线35a(131)、35b相同的长度Lg形成。由此而能够抑制布局图案的完成形状的偏差，从而能够抑制半导体集成电路装置的制造偏差。
另外，局部布线141、142、151、152配置为Y方向上的附图上侧的端部位于与局部布线41、42、52的Y方向上的附图上侧的端部相同的位置。另外，局部布线141、142、151、152配置为Y方向上的附图下侧的端部位于与局部布线51的Y方向上的附图下侧的端部相同的位置。即，配置于终端单元的局部布线的Y方向上的附图上端与在构成逻辑部LC的单元配置的局部布线的Y方向上的附图上端中的离晶体管最远的附图上端对齐。另外，配置于终端单元的局部布线的Y方向上的附图下端与在构成逻辑部LC的单元配置的局部布线的Y方向上的附图下端中的离晶体管最远的附图下端对齐。由此而能够使从逻辑部LC至最近的局部布线的距离恒定，因此能够提高配置于逻辑部LC的单元的性能预测性。
需要说明的是，在终端单元C11配置有四条虚设栅极布线(虚设栅极布线131～134)、四条局部布线(局部布线141、142、151、152)，但虚设栅极布线和局部布线的条数并不局限于此。不过，在终端单元C11，配置有抑制逻辑部的端部的成品尺寸的偏差所需要的条数的虚设栅极布线和局部布线。另外，配置于终端单元C11的单元上部和单元下部的局部布线的条数也可以不同。另外，还可以根据配置于终端单元C11的虚设栅极布线和局部布线的条数来改变终端单元C11的单元宽度(X方向上的尺寸)。
另外，栅极布线31、虚设栅极布线35a(131)、35b、132～134在Y方向上以相同的长度Lg形成，但并不局限于此。不过，将栅极布线31和虚设栅极布线35a(131)、35b、132～134在Y方向上以相同的长度形成时，能够更加抑制电路块的制造偏差。
另外，就局部布线141、142、151、152而言，Y方向上的附图上侧的端部配置于与局部布线41、42、52的Y方向上的附图上侧的端部相同的位置，Y方向上的附图下侧的端部配置于与局部布线51的Y方向上的附图下侧的端部相同的位置，但并不局限于此。不过，将终端单元C11的局部布线的Y方向上的附图上侧和附图下侧的端部与反相器单元C1的局部布线的Y方向上的附图上侧和附图下侧的端部分别对齐时，更能抑制电路块的制造偏差。
另外，图1中，在单元列CRC的附图右端配置有将终端单元C11在X方向反转而成的终端单元C11b。
(终端单元的变化)
图4是示出本实施方式的终端单元的变化的俯视图。具体而言，图4的(a)、(b)示出终端单元C12，图4的(c)、(d)示出终端单元C13，图4的(e)、(f)示出终端单元C14，图4的(g)、(h)示出终端单元C15。图4的(a)、(c)、(e)、(g)示出各单元的下部，图4的(b)、(d)、(f)、(h)示出各单元的上部。
终端单元C12在单元上部和下部分别配置有三条局部布线。
如图4的(a)所示，在单元下部，在虚设栅极布线133、134之间形成有沿Y方向延伸的局部布线143。局部布线141、142、143在X方向上以相同间距P1配置，并且在Z方向上配置于同层。局部布线141、142、143的Y方向上的附图上侧的端部配置于相互相同的位置，局部布线141、142、143的Y方向上的附图下侧的端部配置于相互相同的位置。
如图4的(b)所示，在单元上部，在虚设栅极布线133、134之间配置有沿Y方向延伸的局部布线153。局部布线151、152、153在X方向上以相同间距P1配置，并且在Z方向上配置于同层。局部布线151、152、153的Y方向上的附图上侧的端部配置于相互相同的位置，局部布线151、152、153的Y方向上的附图下侧的端部配置于相互相同的位置。俯视时，局部布线153与局部布线143具有重合部分。
如图4的(c)、(d)所示，终端单元C13与终端单元C12几乎同样构成，但终端单元C13在单元的X方向左端没有设置虚设栅极布线134。
如图4的(e)、(f)所示，终端单元C14的单元宽度(X方向上的尺寸)与终端单元C11不同。具体而言，终端单元C11的单元宽度为(3×Pg)，相对于此，终端单元C14的单元宽度为(2×Pg)。另外，在终端单元C14没有设置虚设栅极布线134。
如图4的(g)、(h)所示，终端单元C15与终端单元C14几乎同样构成，但在终端单元C15没有设置局部布线152。
图1中，通过配置终端单元C12～C15来替代终端单元C11，能够得到与终端单元C11相同的效果。
(终端单元的变形例)
图5是示出终端单元的其他布局构造的俯视图。图5的(a)示出单元下部，图5的(b)示出单元上部。终端单元C16与终端单元C11几乎同样构成，但在终端单元C16，局部布线经由接触孔与电源布线连接。
具体而言，在终端单元C16形成有接触孔161～164。接触孔161、163在俯视时与电源布线111具有重合部分。接触孔162、164在俯视时与电源布线112具有重合部分。
局部布线141经由接触孔161与电源布线111连接。局部布线142经由接触孔162与电源布线112连接。局部布线151经由接触孔163与局部布线141连接。局部布线152经由接触孔164与局部布线142连接。即，从电源布线111向局部布线141、151供给电源电位VDD，从电源布线112向局部布线142、152供给电源电位VSS。
图1中，通过配置终端单元C16来替代终端单元C11，能够得到与终端单元C11相同的效果。
需要说明的是，局部布线141、151与电源布线111连接，局部布线142、152与电源布线112连接，但并不局限于此。也可以将局部布线141、151与电源布线112连接，将局部布线142、152与电源布线111连接。另外，还可以将局部布线141、142、151、152全部仅与电源布线111、112中的任一者连接。另外，还可以将局部布线141、142、151、152中的一部分或全部与电源布线111或电源布线112连接。
图6是示出使用了图5的终端单元的电路块的布局构造的俯视图。具体而言，图6是电路块的X方向左侧的放大图。需要说明的是，在图6中，仅图示出配置于各单元的电源布线和配置于终端单元C16、C16a的下部的局部布线和接触孔。终端单元C16a是将终端单元C16在Y方向上反转配置而成的。另外，图5相当于图6的部分W2的放大图。
在单元列CRC的附图左端，终端单元C16、C16a在Y方向上每隔一列交替配置。即，在电路块的附图左端，终端单元C16、C16a相互相邻配置。
在图6中，在Y方向上相邻配置的终端单元C16、C16a的局部布线141彼此相互连接，局部布线142彼此相互连接。因此，在沿Y方向并排配置的终端单元中，形成有沿Y方向延伸的电源布线。即，在图6的电路块中，相互分离的电源布线111经由接触孔161和所连接的局部布线141而彼此连接。另外，相互分离的电源布线112经由接触孔162和所连接的局部布线142而彼此连接。由此，无需在电路块增加布线构造、布线区域，就能加强电路块的电源。
另外，终端单元C16和C16a的局部布线151彼此以及局部布线152彼此相互连接，对此省略图示。因此，在终端单元上部也形成有沿Y方向延伸的电源布线。即，相互分离的电源布线111经由接触孔161、163和所连接的局部布线151而彼此连接。另外，相互分离的电源布线112经由接触孔162、164和所连接的局部布线152而彼此连接。由此，无需在电路块增加布线构造、布线区域，就能加强电路块的电源。
(第二实施方式)
图7是示出第二实施方式的标准单元的布局构造的俯视图。图7的(a)示出单元下部，图7的(b)示出单元上部。如图7所示，终端单元C21与反相器单元C1的附图左侧相邻配置。另外，图1中，终端单元C21替代终端单元C11配置于单元列CRC的附图左端。
如图7的(a)所示，在终端单元C21，在Y方向两端部分别设置有沿X方向延伸的电源布线211、212。电源布线211、212都是形成于埋入布线层的埋入电源布线(BPR)。电源布线211供给与电源布线11相同的电源电压VDD。电源布线212供给与电源布线12相同的电源电压VSS。
在单元下部形成有沿X方向延伸的纳米线221，在单元的上部形成有沿X方向延伸的纳米线226。俯视时，纳米线221、226重合。在纳米线221的两端形成有掺杂有P型半导体的虚设焊盘223a、223b。在纳米线226的两端形成有掺杂有N型半导体的虚设焊盘228a、228b。纳米线221构成P型虚设晶体管P21的沟道部，虚设焊盘223a、223b构成成为P型虚设晶体管P21的源极或漏极的端子。纳米线226构成N型虚设晶体管N21的沟道部，虚设焊盘228a、228b构成成为N型虚设晶体管N21的源极或漏极的端子。N型虚设晶体管N21在Z方向上形成于比P型虚设晶体管P21高的位置。
在单元的X方向两端，形成有沿Z方向从单元上部延伸至单元下部并且沿Y方向延伸的虚设栅极布线231、234。另外，在虚设栅极布线231、234之间，形成有与虚设栅极布线231、234相同地沿Y方向和Z方向延伸的虚设栅极布线232、233。需要说明的是，配置于反相器单元C1与终端单元C21的边界的虚设栅极布线相当于反相器单元C1的虚设栅极布线35a和终端单元C21的虚设栅极布线231。
另外，虚设栅极布线232成为P型虚设晶体管P21和N型虚设晶体管N21的栅极。即，由纳米线221、虚设栅极布线232以及虚设焊盘223a、223b构成P型虚设晶体管P21。由纳米线226、虚设栅极布线232以及虚设焊盘228a、228b构成N型虚设晶体管N21。
在单元下部，形成有沿Y方向延伸的局部布线241、242。局部布线241、242与虚设焊盘223a、223b分别连接。在单元上部形成有沿Y方向延伸的局部布线251、252。局部布线251、252与虚设焊盘228a、228b分别连接。
另外，局部布线241、242、251、252分别延伸至俯视时与电源布线211、212重合的位置。另外，俯视时，局部布线241、242分别与局部布线251、252具有重合部分。
另外，虚设栅极布线231～234和局部布线241、242、251、252都未与其他布线连接。
如上所述，终端单元C21具有P型虚设晶体管P21和N型虚设晶体管N21。即，终端单元C21是不具有逻辑功能的标准单元。
如图7所示，纳米线221、226与纳米线21、26在Y方向上分别配置于相同的位置，并且在Z方向上分别配置于同层。即，P型虚设晶体管P21和N型虚设晶体管N21在X方向上分别与P型晶体管P1和N型晶体管N1并排配置，并且，P型虚设晶体管P21和N型虚设晶体管N21在Z方向上分别与P型晶体管P1和N型晶体管N1配置于同层。
另外，栅极布线31和虚设栅极布线35a(231)、35b、232～234在X方向上以相同的宽度Wg形成，并且在Y方向上以相同的长度Lg形成。另外，栅极布线31和虚设栅极布线35a(231)、35b、232～234在Z方向上配置于同层，并且在X方向上以相同间距Pg配置。
另外，局部布线41、42、241、242在X方向上以相同间距P1配置，并且在Z方向上配置于同层。另外，局部布线51、52、251、252在X方向上以相同间距P1配置，并且在Z方向上配置于同层。
另外，局部布线241、242、251、252的Y方向上的附图上侧的端部配置为位于与局部布线41、42、52的Y方向上的附图上侧的端部相同的位置。另外，局部布线241、242、251、252的Y方向上的附图下侧的端部配置为位于与局部布线51的Y方向上的附图下侧的端部相同的位置。
根据以上的构成方式，在单元列CRC配置有具有逻辑功能的反相器单元C1和不具有逻辑功能的终端单元C21。终端单元C21配置于单元列CRC的左端。终端单元C21的虚设栅极布线231～234与反相器单元C1的栅极布线31在Z方向上配置于同层。终端单元C21的局部布线241、242与反相器单元C1的局部布线41、42在Z方向上配置于同层。终端单元C21的局部布线251、252与反相器单元C1的局部布线51、52在Z方向上配置于同层。即，通过在终端单元设置虚设栅极布线和局部布线，由此包括虚设栅极布线在内的栅极布线和局部布线得以有规律地配置。由此而能够抑制比终端单元靠电路块的内侧配置的单元的布局图案的完成形状的偏差，从而能够实现：抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
另外，虚设栅极布线231～234在Y方向上以与栅极布线31和虚设栅极布线35a(231)、35b相同的长度Lg形成。由此而能够抑制布局图案的完成形状的偏差，从而能够抑制半导体集成电路装置的制造偏差。
另外，局部布线241、242、251、252的Y方向上的附图上侧的端部配置为位于与局部布线41、42、52的Y方向上的附图上侧的端部相同的位置。另外，局部布线241、242、251、252的Y方向上的附图下侧的端部配置为位于与局部布线51的Y方向上的附图下侧的端部相同的位置。即，配置于终端单元的局部布线的Y方向上的附图上端与在构成逻辑部LC的单元配置的局部布线的Y方向上的附图上端中的离晶体管最远的附图上端对齐。另外，配置于终端单元的局部布线的Y方向上的附图下端与在构成逻辑部LC的单元配置的局部布线的Y方向上的附图下端中的离晶体管最远的附图下端对齐。由此而能够使从逻辑部LC至最近的局部布线的距离恒定，因此能够提高配置于逻辑部LC的单元的性能预测性。
另外，在终端单元C21形成有P型虚设晶体管P21和N型虚设晶体管N21。P型虚设晶体管P21和N型虚设晶体管N21在Z方向上与反相器单元C1的P型晶体管P1和N型晶体管N1分别配置于同层。由此，晶体管也能够实现布局图案的均匀化，能够抑制制造偏差。
另外，P型虚设晶体管P21和N型虚设晶体管N21靠近在终端单元C21与反相器单元C1的边界配置的虚设栅极布线35a(231)配置。即，终端单元包括P型虚设晶体管和N型虚设晶体管，由此而能够使从配置于逻辑部的端部的单元到最靠近的晶体管的距离恒定，因此能够提高逻辑部的性能预测性。
需要说明的是，P型虚设晶体管和N型虚设晶体管在终端单元C21各设置有一个(P型虚设晶体管P21和N型虚设晶体管N21)，但P型虚设晶体管和N型晶体管的个数并不局限于此。不过，在终端单元要配置抑制电路块的制造偏差所需要的个数的P型虚设晶体管和N型虚设晶体管。
另外，图1中，配置终端单元C21来替代终端单元C11。另外，也可以替代终端单元C11a、C11b、C11c而配置将终端单元C21在X方向、Y方向、X方向和Y方向上分别反转而成的终端单元。
(终端单元的变化)
图8是示出图7的终端单元的变化的俯视图。具体而言，图8的(a)、(b)示出终端单元C22，图8的(c)、(d)示出终端单元C23，图8的(e)、(f)示出终端单元C24，图8的(g)、(h)示出终端单元C25。图8的(a)、(c)、(e)、(g)示出各终端单元的下部，图8的(b)、(d)、(f)、(h)示出各终端单元的上部。
如图8的(a)、(b)所示，终端单元C22在单元的上部和下部分别配置有三条局部布线、两条纳米线。
具体而言，在单元下部形成有沿X方向延伸的纳米线222，在单元上部形成有沿X方向延伸的纳米线227。俯视时，纳米线222、227重合。另外，纳米线222、227与纳米线221、226在Y方向上分别配置于相同的位置，并且在Z方向上分别配置于同层。
在纳米线222的附图左侧形成有掺杂有P型半导体的虚设焊盘223c，在纳米线222的附图右侧形成有虚设焊盘223b。在纳米线227的附图左侧形成有掺杂有N型半导体的虚设焊盘228c，在纳米线227的附图右侧形成有虚设焊盘228b。纳米线222构成P型虚设晶体管P22的沟道部，虚设焊盘223b、223c构成成为P型虚设晶体管P22的源极或漏极的端子。纳米线227构成N型虚设晶体管N22的沟道部，虚设焊盘228b、228c构成成为N型虚设晶体管N22的源极或漏极的端子。N型虚设晶体管N22在Z方向上形成于比P型虚设晶体管P22高的位置。
另外，虚设栅极布线233成为P型虚设晶体管P22和N型虚设晶体管N22的栅极。即，由纳米线222、虚设栅极布线233以及虚设焊盘223b、223c构成P型虚设晶体管P22。由纳米线227、虚设栅极布线233以及虚设焊盘228b、228c构成N型虚设晶体管N22。
另外，在单元下部形成有沿Y方向延伸的局部布线243。局部布线243与虚设焊盘223c连接。在单元上部形成有沿Y方向延伸的局部布线253。局部布线253与虚设焊盘228c连接。局部布线243、253分别延伸至俯视时与电源布线211、212重合的位置。另外，俯视时，局部布线243、253具有重合部分。
另外，局部布线241、242、243在X方向上以相同间距P1配置，并且在Z方向上配置于同层。另外，局部布线241、242、243的Y方向上的附图上侧的端部配置于相互相同的位置，局部布线241、242、243的Y方向上的附图下侧的端部配置于相互相同的位置。
局部布线251、252、253在X方向上以相同间距P1配置，并且在Z方向上配置于同层。另外，局部布线251、252、253的Y方向上的附图上侧的端部配置于相互相同的位置，局部布线251、252、253的Y方向上的附图下侧的端部配置于相互相同的位置。
如图8的(c)、(d)所示，在终端单元C23，在单元上部和下部分别形成有局部布线243、253，在单元的X方向左端未形成有虚设栅极布线234。
如图8的(e)、(f)所示，终端单元C24的单元宽度比终端单元C21短(2× Pg)。另外，在终端单元C24没有设置虚设栅极布线234。
如图8的(g)、(h)所示，终端单元C25与终端单元C24几乎同样构成，但在终端单元C25没有设置纳米线226、虚设焊盘228a、228b和局部布线252。
通过终端单元C22～C25，能够得到与终端单元C21相同的效果。
(终端单元的变形例)
图9是示出图7的终端单元的其他布局构造的俯视图。图9的(a)示出单元下部，图9的(b)示出单元上部。在终端单元C26，形成有接触孔，在M1布线层形成有布线。
具体而言，在单元下部形成有沿Y方向延伸的局部布线244。局部布线244与虚设焊盘223b连接。俯视时，局部布线244与电源布线211具有重合部分，但局部布线244与电源布线212不具有重合部分。
在单元上部形成有沿Y方向延伸的局部布线254。局部布线254与虚设焊盘228a连接。俯视时，局部布线254与电源布线212具有重合部分，但局部布线254与电源布线211不具有重合部分。
另外，在终端单元C26形成有接触孔261～263、281、282。俯视时，接触孔261、262、281分别与电源布线211具有重合部分。俯视时，接触孔263、282分别与电源布线212具有重合部分。
局部布线241和电源布线211经由接触孔261相互连接。局部布线244和电源布线211经由接触孔262相互连接。局部布线252和电源布线212经由接触孔263相互连接。局部布线254与电源布线211、212都不直接连接。
在M1布线层形成有沿X方向延伸的布线271、272。布线271经由接触孔281与局部布线241连接。布线272经由接触孔282与局部布线252连接。俯视时，布线271与局部布线241和接触孔261、281具有重合部分。俯视时，布线272与局部布线252和接触孔263具有重合部分。
通过终端单元C26能够得到与终端单元C21相同的效果。
另外，从电源布线211经由局部布线241和接触孔261向虚设焊盘223a供给电源电位VDD。从电源布线211经由局部布线244和接触孔262向虚设焊盘223b供给电源电位VDD。即，向P型虚设晶体管P21的源极和漏极供给相同的电源电位VDD。由此而能够防止向P型虚设晶体管的源极和漏极供给不同的电源电位，从而能够避免电源间的短路。
另外，从电源布线212经由局部布线252和接触孔263向虚设焊盘228b供给电源电位VSS。虚设焊盘228a从电源布线211、212均不接受电源电位的供给。即，N型虚设晶体管N21的源极和漏极中的一者被供给电源电位VSS，另一者不被供给电源电位，处于浮动状态。由此而能够防止向N型虚设晶体管的源极和漏极供给不同的电源电位，能够避免电源间的短路。
另外，在终端单元C26，在M1布线层形成有布线271、272。能够从包括M1布线层在内的上层经由布线271、局部布线241和接触孔281、261向埋入布线层供给电源电位VDD。另外，能够从包括M1布线层在内的上层经由布线272、局部布线252和接触孔282、263向埋入布线层供给电源电位VSS。由此而能够加强埋入布线层的电源。
需要说明的是，虚设栅极布线232与其他布线不连接，但并不局限于此。也可以将虚设栅极布线232经由接触孔而与电源布线211或电源布线212连接，使虚设栅极布线232的电位固定于电源电位VSS或电源电位VDD。在将虚设栅极布线232的电位固定于电源电位VSS的情况下，P型虚设晶体管P21成为导通状态，能够使P型虚设晶体管P21作为电容发挥作用。另外，在将虚设栅极布线232的电位固定于电源电位VDD的情况下，N型虚设晶体管N21成为导通状态，能够使N型虚设晶体管N21作为电容发挥作用。
另外，向虚设焊盘223a、223b供给电源电位VDD，向虚设焊盘228b供给电源电位VSS，但并不局限于此。例如，也可以以向虚设焊盘223a、223b供给电源电位VSS、向虚设焊盘228b供给电源电位VDD的方式，在终端单元C26形成接触孔。
(第三实施方式)
图10是图1中的部分W3的放大图，是示出本实施方式的标准单元的布局构造的俯视图。图10的(a)示出单元下部，图10的(b)示出单元上部。
如图1所示，终端单元C31配置于在电路块的Y方向最上列配置的单元列CRT。另外，终端单元C31与在逻辑部LC的附图上端配置的反相器单元C1的附图上侧相邻配置。
如图10的(a)所示，在终端单元C31，在Y方向两端部，分别设置有沿X方向延伸的电源布线311、312。电源布线311、312都是形成于埋入布线层的埋入电源布线(BPR)。电源布线311供给与电源布线11相同的电源电压VDD。电源布线312供给与电源布线12相同的电源电压VSS。
在单元下部，形成有沿X方向延伸的纳米线321、322，在单元上部形成有沿X方向延伸的纳米线326、327。俯视时，纳米线321、322分别与纳米线326、327重合。另外，纳米线321、322在Y方向上配置于相同的位置，并且在Z方向上配置于同层。纳米线326、327在Y方向上配置于相同的位置，并且在Z方向上配置于同层。
在纳米线321的附图左侧形成有掺杂有P型半导体的虚设焊盘323a。在纳米线321、322之间形成有掺杂有P型半导体的虚设焊盘323b。在纳米线322的附图右侧形成有掺杂有P型半导体的虚设焊盘323c。在纳米线326的附图左侧形成有掺杂有N型半导体的虚设焊盘328a。在纳米线326、327之间形成有掺杂有N型半导体的虚设焊盘328b。在纳米线327的附图右侧形成有掺杂有N型半导体的虚设焊盘328c。纳米线321构成P型虚设晶体管P31的沟道部，虚设焊盘323a、323b构成成为P型虚设晶体管P31的源极或漏极的端子。纳米线322构成P型虚设晶体管P32的沟道部，虚设焊盘323b、323c构成成为P型虚设晶体管P32的源极或漏极的端子。纳米线326构成N型虚设晶体管N31的沟道部，虚设焊盘328a、328b构成成为N型虚设晶体管N31的源极或漏极的端子。纳米线327构成N型虚设晶体管N32的沟道部，虚设焊盘328b、328c构成成为N型虚设晶体管N32的源极或漏极的端子。N型虚设晶体管N31、N32在Z方向上形成于分别比P型虚设晶体管P31、P32高的位置。
在单元的X方向两端形成有沿Z方向从单元上部延伸至单元下部并且沿Y方向延伸的虚设栅极布线331、334。另外，在虚设栅极布线331、334之间形成有与虚设栅极布线331、334相同地沿Y方向和Z方向延伸的虚设栅极布线332、333。虚设栅极布线331～334在X方向上以相同间距Pg配置。
另外，虚设栅极布线332成为P型虚设晶体管P31和N型虚设晶体管N31的栅极。即，由纳米线321、虚设栅极布线332以及虚设焊盘323a、323b构成P型虚设晶体管P31。由纳米线326、虚设栅极布线332以及虚设焊盘328a、328b构成N型虚设晶体管N31。虚设栅极布线333成为P型虚设晶体管P32和N型虚设晶体管N32的栅极。即，由纳米线322、虚设栅极布线333以及虚设焊盘323b、323c构成P型虚设晶体管P32。由纳米线327、虚设栅极布线333以及虚设焊盘328b、328c构成N型虚设晶体管N32。
在单元下部形成有沿Y方向延伸的局部布线341、342、343。局部布线341、342、343与虚设焊盘323a、323b、323c分别连接。在单元上部形成有沿Y方向延伸的局部布线351、352、353。局部布线351、352、353与虚设焊盘328a、328b、328c分别连接。
局部布线341～343、351～353分别延伸至俯视时与电源布线311、312重合的位置。另外，俯视时，局部布线341、342、343分别与局部布线351、352、353具有重合部分。
另外，局部布线341、342、343在X方向上以相同间距P1配置，并且在Z方向上配置于同层。局部布线351、352、353在X方向上以相同间距P1配置，并且在Z方向上配置于同层。
另外，局部布线341、342、343的Y方向上的附图上侧的端部配置于相互相同的位置，局部布线341、342、343的Y方向上的附图下侧的端部配置于相互相同的位置。局部布线351、352、353的Y方向上的附图上侧的端部配置于相互相同的位置，局部布线351、352、353的Y方向上的附图下侧的端部配置于相互相同的位置。
另外，虚设栅极布线331～334和局部布线341～343、351～353都不与其他布线连接。
如上所述，终端单元C31具有P型虚设晶体管P31、P32和N型虚设晶体管N31、N32。即，终端单元C31是不具有逻辑功能的标准单元。
如图10的(a)所示，纳米线21、321在X方向上配置于相同的位置。另外，纳米线21、321、322在Z方向上配置于同层。即，P型晶体管P1和P型虚设晶体管P31、P32在Z方向上配置于同层。另外，P型晶体管P1和P型虚设晶体管P31在Y方向上并排配置。
如图10的(b)所示，纳米线26、326在X方向上配置于相同的位置。另外，纳米线26、326、327在Z方向上配置于同层。即，N型晶体管N1和N型虚设晶体管N31、N32在Z方向上配置于同层。N型晶体管N1和N型虚设晶体管N31在Y方向上并排配置。
另外，栅极布线31和虚设栅极布线35a、35b、331～334在X方向上以相同的宽度Wg形成，并且在Y方向上以相同的长度Lg形成。另外，栅极布线31和虚设栅极布线35a、35b、331～334在Z方向上配置于同层。另外，虚设栅极布线331、332、333在X方向上分别与虚设栅极布线35a、栅极布线31和虚设栅极布线35b配置于相同的位置。
另外，局部布线41、42、341～343在Z方向上配置于同层。局部布线341、342在X方向上分别与局部布线41、42配置于相同的位置。
另外，局部布线51、52、351～353在Z方向上配置于同层。局部布线351、352在X方向上分别与局部布线51、52配置于相同的位置。
根据以上的构成方式，在电路块的Y方向最上列的单元列CRT，不具有逻辑功能的终端单元C31与具有逻辑功能的反相器单元C1相邻配置。终端单元C31的P型虚设晶体管P31、P32与反相器单元C1的P型晶体管P1配置于同层。终端单元C31的N型虚设晶体管N31、N32与反相器单元C1的N型晶体管N1配置于同层。终端单元C31的局部布线341～343与反相器单元C1的局部布线41、42配置于同层。终端单元C31的局部布线351～353与反相器单元C1的局部布线51、52配置于同层。即，通过在终端单元设置虚设晶体管、虚设栅极布线和局部布线，由此包括虚设晶体管在内的晶体管、包括虚设栅极布线在内的栅极布线和局部布线得以有规律地配置。由此，在电路块中，能够抑制比终端单元靠内侧配置的单元的布局图案的完成形状的偏差，能够实现：抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
另外，纳米线321、326在X方向上分别与纳米线21、26配置于相同的位置。另外，虚设栅极布线331～333在X方向上分别与虚设栅极布线35a、栅极布线31和虚设栅极布线35b配置于相同的位置。另外，局部布线341、342、351、352在X方向上分别与局部布线41、42、51、52配置于相同的位置。即，在终端单元C31，遍布整个单元宽度，形成有虚设晶体管、虚设栅极布线和局部布线。由此，在电路块中，能够抑制比终端单元靠内侧配置的单元的布局图案的完成形状的偏差，能够实现：抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
需要说明的是，终端单元C31的单元宽度为(3× Pg)，但并不局限于此。
另外，终端单元C31具有P型虚设晶体管P31、P32和N型虚设晶体管N31、N32，但并不局限于此。终端单元C31也可以不具有P型虚设晶体管P31、P32和N型虚设晶体管N31、N32中的一部分或全部。不过，在终端单元C31形成P型虚设晶体管P31、P32和N型虚设晶体管N31、N32时，能抑制半导体集成电路装置的制造偏差。
另外，如图1所示，在电路块的Y方向最下列的单元列CRB，配置有将终端单元C31在Y方向上反转而成的终端单元C31a。
(终端单元的变形例1)
图11是示出终端单元的其他布局构造的俯视图。图11的(a)示出单元下部，图11的(b)示出单元上部。终端单元C32的单元高度(Y方向上的尺寸)比终端单元C31低，在终端单元C32未形成有电源布线312。
具体而言，在终端单元C32，在X方向上以相同间距Pg配置有沿Y方向和Z方向延伸的虚设栅极布线335～338。虚设栅极布线335、338配置于单元的X方向两端。另外，虚设栅极布线336成为P型虚设晶体管P31和N型虚设晶体管N31的栅极，虚设栅极布线337成为P型虚设晶体管P32和N型虚设晶体管N32的栅极。
虚设栅极布线335～338在Y方向上以相同的长度形成，并且在X方向上以相同的宽度Wg形成。虚设栅极布线335～338的Y方向上的长度形成得比终端单元C31的虚设栅极布线331～334的Y方向的长度Lg短。
另外，在单元下部形成有沿Y方向延伸的局部布线344～346。局部布线344～346与虚设焊盘323a～323c分别连接。在单元上部形成有沿Y方向延伸的局部布线354～356。局部布线354～356与虚设焊盘328a～328c分别连接。俯视时，局部布线344～346、354～356与电源布线311具有重合部分。
局部布线344～346的Y方向上的两端配置于相互相同的位置。局部布线344～346的Y方向上的长度比终端单元C31的局部布线341～343的Y方向上的长度短。
局部布线354～356的Y方向上的两端配置于相互相同的位置。局部布线354～356的Y方向上的长度比终端单元C31的局部布线351～353的Y方向上的长度短。
在终端单元C32，虚设栅极布线335～338和局部布线344～346、354～356各自的Y方向上的长度形成为抑制逻辑部的制造偏差所需要的长度。由此而能够得到与终端单元C31相同的效果。
另外，终端单元C32的单元高度比终端单元C31低，因此能够使电路块小面积化。
需要说明的是，终端单元C32的单元宽度为(3×Pg)，但并不局限于此。
另外，在终端单元C32设置有P型虚设晶体管P31、P32和N型虚设晶体管N31、N32，但并不局限于此。也可以在终端单元C32不设置P型虚设晶体管P31、P32和N型虚设晶体管N31、N32中的一部分或全部。不过，在终端单元C32设置P型虚设晶体管P31、P32和N型虚设晶体管N31、N32时，能抑制半导体集成电路装置的制造偏差。
另外，在将终端单元C32配置于电路块的Y方向最下列的单元列CRB的情况下，只要配置将终端单元C32在Y方向上反转而成的终端单元即可。
另外，也可以从终端单元C32删除局部布线、虚设栅极布线和电源布线中的一部分。
(终端单元的变形例2)
图12是示出终端单元的其他布局构造的俯视图。图12的(a)示出单元下部，图12的(b)示出单元上部。终端单元C42具有与终端单元C32相同的单元高度，在电路块的最下列的单元列CRB，终端单元C42配置于X方向上的左端。即，在图1中，终端单元C42替代终端单元C41，配置于电路块的附图左下角部。
终端单元C42是从终端单元C32删除P型虚设晶体管P31和N型虚设晶体管N31后将终端单元C32在Y方向上反转配置而成的。具体而言，在终端单元C42未形成有纳米线321、326、虚设焊盘323a、328a和局部布线344、354。
此处，假设：在电路块的左下角部配置有终端单元C42，在终端单元C42的附图右侧配置有将终端单元C32在Y方向反转而成的终端单元，在终端单元C42的附图上侧配置有将终端单元C21在Y方向上反转而成的终端单元。在该情况下，在图1中，在电路块的附图左下侧，替代终端单元C41而配置终端单元C42。另外，在配置于电路块的Y方向最下列的单元列CRB配置将终端单元C32在Y方向上反转而成的终端单元，来替代终端单元C31a。另外，在单元列CRC的附图左端配置将终端单元C21在Y方向上反转而成的终端单元，来替代终端单元C11a。需要说明的是，配置于终端单元C42与终端单元C32的边界的虚设栅极布线相当于终端单元C32的虚设栅极布线335和终端单元C42的虚设栅极布线338。
根据以上的构成方式，不具有逻辑功能的终端单元C42配置于电路块的角部。即，在配置于Y方向最下列的单元列CRB的左端，终端单元C42与不具有逻辑功能的终端单元C32在X方向上相邻配置。另外，终端单元C42与配置于单元列CRC的左端的终端单元C21在Y方向上相邻配置。终端单元C42的P型虚设晶体管P32在Z方向上与终端单元C21的P型虚设晶体管P21和终端单元C32的P型虚设晶体管P31、P32配置于同层。终端单元C42的N型虚设晶体管N32在Z方向上与终端单元C21的N型虚设晶体管N21和终端单元C32的N型虚设晶体管N31、N32配置于同层。即，通过在终端单元设置虚设晶体管、虚设栅极布线和局部布线，由此包括虚设晶体管在内的晶体管、包括虚设栅极布线在内的栅极布线和局部布线得以有规律地配置。由此，在电路块中，能够抑制比终端单元靠内侧配置的单元的布局图案的完成形状的偏差，能够实现：抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
需要说明的是，在上述的各实施方式和变形例中，晶体管在单元上部和下部分别包括一条纳米线，但也可以是晶体管中的一部分或全部都包括多条纳米线。在该情况下，俯视时，可以在Y方向上设置多条纳米线，或者也可以在Z方向上设置多条纳米线。另外，也可以在Y方向和Z方向上均设置多条纳米线。另外，晶体管所包括的纳米线的条数在单元的上部和下部也可以不同。
另外，在上述的各实施方式中，作为立体构造晶体管，以纳米线FET为例进行了说明，但不限于此。例如，形成于各终端单元的下部的晶体管也可以是鳍式晶体管。
另外，在反相器单元C1和各终端单元，在单元下部形成有包括P型虚设晶体管在内的P型晶体管，在单元上部形成有包括N型虚设晶体管在内的N型晶体管，但并不局限于此，也可以在单元上部形成P型晶体管、在单元下部形成N型晶体管。
另外，配置于各终端单元的电源布线是埋入布线，但并不局限于此。例如，也可以将各终端单元的电源布线布线于M1布线层。
另外，配置于电路块的角部的终端单元并不局限于终端单元C41、C42。也可以在电路块的角部配置上述终端单元中的任一个。
另外，在图1中，将电路块设为矩形，但并不局限于此。另外，在图1和图6中，在电路块配置有六列单元列，但并不局限于此。
-产业实用性-
本公开能够应用于包括使用了CFET的标准单元的半导体集成电路装置，因此能够实现抑制半导体集成电路装置的制造偏差、提高成品率、提高可靠性。
-符号说明-
11、12 电源布线
21、26 纳米线
31 栅极布线
35a、35b 虚设栅极布线
41、42、51、52 局部布线
111、112、211、212、311、312 电源布线
221、222、321、322 纳米线
131～134、231～234、331～338 虚设栅极布线
141～143、151～153、241～244、251～254、341～348、351～358 局部布线
C1 反相器单元
C11～C16、C21～C26、C31、C32、C41、C42 终端单元
P1 P型晶体管
P21、P22、P31、P32 P型虚设晶体管
N1 N型晶体管
N21、N22、N31、N32 N型虚设晶体管

Claims (18)

1.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，
作为所述多个单元列之一的第一单元列包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元配置于所述第一单元列的两端中的至少一者，且不具有逻辑功能，
所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，
所述第一电源布线沿所述第一方向延伸，供给第一电源电压，
所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，
所述第一晶体管是第一导电型的立体构造晶体管，
所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，
所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，
所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，
所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接，
所述第二标准单元包括第三电源布线、第四电源布线、虚设栅极布线、第五局部布线以及第六局部布线，
所述第三电源布线沿所述第一方向延伸，供给所述第一电源电压，
所述第四电源布线沿所述第一方向延伸，供给所述第二电源电压，
所述虚设栅极布线沿所述第二方向和所述深度方向延伸，在深度方向上与所述栅极布线配置于同层，
所述第五局部布线在所述深度方向上与所述第一局部布线及所述第二局部布线配置于同层，
所述第六局部布线在所述深度方向上与所述第三局部布线及所述第四局部布线配置于同层，俯视时，所述第六局部布线与所述第五局部布线具有重合部分。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述栅极布线和所述虚设栅极布线在所述第二方向上以相同的长度形成。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
俯视时，所述第一晶体管和所述第二晶体管位于相同的位置，
所述第五局部布线及所述第六局部布线沿所述第二方向延伸，并且，在所述第二方向上，所述第五局部布线及所述第六局部布线的一端位于与所述第一局部布线至所述第四局部布线的一端中离所述第一晶体管及所述第二晶体管最远的一端相同的位置，所述第五局部布线及所述第六局部布线的另一端位于与所述第一局部布线至所述第四局部布线的另一端中离所述第一晶体管及所述第二晶体管最远的另一端相同的位置。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第二标准单元与所述第一标准单元相邻配置，
在所述第一标准单元与所述第二标准单元的边界，以在所述第二方向及所述深度方向上延伸的方式，设置有第二虚设栅极布线，
所述栅极布线、所述虚设栅极布线和所述第二虚设栅极布线在所述第一方向上以相同间距配置。
5.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第二标准单元与所述第一标准单元相邻配置，
所述第一局部布线、所述第二局部布线和所述第五局部布线在所述第一方向上以相同间距配置，
所述第三局部布线、所述第四局部布线和所述第六局部布线在所述第一方向上以相同间距配置。
6.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第五局部布线及所述第六局部布线与所述第三电源布线连接。
7.根据权利要求6所述的半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括第三标准单元，所述第三标准单元以与所述第二标准单元在所述第二方向上相邻的方式配置，且不具有逻辑功能，
所述第三标准单元包括第五电源布线、第六电源布线、第七局部布线以及第八局部布线，
所述第五电源布线沿所述第一方向延伸，供给所述第一电源电压，
所述第六电源布线沿所述第一方向延伸，供给所述第二电源电压，
所述第七局部布线在所述深度方向上与所述第一局部布线及所述第二局部布线配置于同层，
所述第八局部布线在所述深度方向上与所述第三局部布线及所述第四局部布线配置于同层，俯视时，所述第八局部布线与所述第七局部布线具有重合部分，
所述第七局部布线及所述第八局部布线与所述第五电源布线连接，
所述第五局部布线与所述第七局部布线连接，所述第六局部布线与所述第八局部布线连接。
8.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，
作为所述多个单元列之一的第一单元列包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元配置于所述第一单元列的两端中的至少一者，且不具有逻辑功能，
所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，
所述第一电源布线沿所述第一方向延伸，供给第一电源电压，
所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，
所述第一晶体管是第一导电型的立体构造晶体管，
所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，
所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，
所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，
所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接，
所述第二标准单元包括第三电源布线、第四电源布线、第一虚设晶体管、第二虚设晶体管、虚设栅极布线、第五局部布线以及第六局部布线，
所述第三电源布线沿所述第一方向延伸，供给所述第一电源电压，
所述第四电源布线沿所述第一方向延伸，供给所述第二电源电压，
所述第一虚设晶体管是在所述深度方向上与所述第一晶体管配置于同层的所述第一导电型的立体构造晶体管，
所述第二虚设晶体管是在所述深度方向上与所述第二晶体管配置于同层的所述第二导电型的立体构造晶体管，
所述虚设栅极布线沿所述第二方向和所述深度方向延伸，在所述深度方向上，所述虚设栅极布线与所述栅极布线配置于同层，并且所述虚设栅极布线成为所述第一虚设晶体管及所述第二虚设晶体管的栅极，
所述第五局部布线沿所述第二方向延伸，在所述深度方向上，所述第五局部布线与所述第一局部布线及所述第二局部布线配置于同层，所述第五局部布线与所述第一虚设晶体管的源极或漏极连接，
所述第六局部布线沿所述第二方向延伸，在所述深度方向上，所述第六局部布线与所述第三局部布线及所述第四局部布线配置于同层，所述第六局部布线与所述第二虚设晶体管的源极或漏极连接，
俯视时，所述第六局部布线与所述第五局部布线具有重合部分。
9.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述第一虚设晶体管的沟道部在所述第二方向上配置于与所述第一晶体管的沟道部相同的位置，
所述第二虚设晶体管的沟道部在所述第二方向上配置于与所述第二晶体管的沟道部相同的位置。
10.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述第五局部布线与所述第三电源布线连接。
11.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述虚设栅极布线被供给所述第二电源电压。
12.根据权利要求8所述的半导体集成电路装置，其特征在于：
所述第二标准单元包括第一布线，
所述第一布线在所述深度方向上形成于比所述第六局部布线高的位置，俯视时，所述第一布线与所述第五局部布线具有重合部分，
所述第一布线经由接触孔与所述第五局部布线连接。
13.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，所述多个单元列沿与所述第一方向垂直的第二方向并排配置，
所述多个单元列包括第一单元列和第二单元列，所述第一单元列包括具有逻辑功能的第一标准单元，所述第二单元列在所述多个单元列中配置于所述第二方向两端中的任一者，且包括不具有逻辑功能的第二标准单元，
所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，
所述第一电源布线沿所述第一方向延伸，供给第一电源电压，
所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，
所述第一晶体管是第一导电型的立体构造晶体管，
所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，
所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，
所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，
所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接，
所述第二标准单元包括第三电源布线、第一虚设晶体管、第二虚设晶体管、虚设栅极布线、第五局部布线以及第六局部布线，
所述第三电源布线沿所述第一方向延伸，供给所述第一电源电压或所述第二电源电压，
所述第一虚设晶体管是在所述深度方向上与所述第一晶体管配置于同层的所述第一导电型的立体构造晶体管，
所述第二虚设晶体管是在所述深度方向上与所述第二晶体管配置于同层的所述第二导电型的立体构造晶体管，
所述虚设栅极布线沿所述第二方向和所述深度方向延伸，在所述深度方向上，所述虚设栅极布线与所述栅极布线配置于同层，并且所述虚设栅极布线成为所述第一虚设晶体管及所述第二虚设晶体管的栅极，
所述第五局部布线沿所述第二方向延伸，在所述深度方向上，所述第五局部布线与所述第一局部布线及所述第二局部布线配置于同层，所述第五局部布线与所述第一虚设晶体管的源极或漏极连接，
所述第六局部布线沿所述第二方向延伸，在所述深度方向上，所述第六局部布线与所述第三局部布线及所述第四局部布线配置于同层，所述第六局部布线与所述第二虚设晶体管的源极或漏极连接，
俯视时，所述第六局部布线与所述第五局部布线具有重合部分。
14.根据权利要求13所述的半导体集成电路装置，其特征在于：
所述第二标准单元在所述第二方向上的尺寸比所述第一标准单元短。
15.根据权利要求13所述的半导体集成电路装置，其特征在于：
所述虚设栅极布线在所述第二方向上的长度比所述栅极布线在所述第二方向上的长度短。
16.根据权利要求13所述的半导体集成电路装置，其特征在于：
所述第一虚设晶体管的沟道部在所述第一方向上配置于与所述第一晶体管的沟道部相同的位置，
所述第二虚设晶体管的沟道部在所述第一方向上配置于与所述第二晶体管的沟道部相同的位置。
17.根据权利要求13所述的半导体集成电路装置，其特征在于：
所述栅极布线和所述虚设栅极布线在所述第一方向上配置于相同的位置。
18.根据权利要求13所述的半导体集成电路装置，其特征在于：
所述第五局部布线在所述第一方向上配置于与所述第一局部布线或所述第二局部布线相同的位置，所述第六局部布线在所述第一方向上配置于与所述第三局部布线或所述第四局部布线相同的位置。
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