WO2018025580A1 - 半導体集積回路装置 - Google Patents

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新保　宏幸
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株式会社ソシオネクスト
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a standard cell (hereinafter, also simply referred to as a cell) using a nanowire FET (Field Effect Transistor).
  • a standard cell hereinafter, also simply referred to as a cell
  • a nanowire FET Field Effect Transistor
  • a standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • basic units for example, inverters, latches, flip-flops, full adders, etc.
  • LSI chip is designed by connecting these standard cells with wiring.
  • transistors which are basic components of LSIs, have achieved increased integration, reduced operating voltage, and increased operating speed by reducing the gate length (scaling).
  • gate length scaling
  • off current due to excessive scaling and a significant increase in power consumption due to this have become a problem.
  • a three-dimensional transistor in which the transistor structure is changed from a conventional planar type to a three-dimensional type has been actively studied.
  • nanowire FETs are attracting attention.
  • Non-Patent Documents 1 and 2 disclose examples of manufacturing methods of nanowire FETs.
  • the present disclosure relates to a semiconductor integrated circuit device using nanowire FETs, and provides a layout configuration effective for facilitating manufacturing.
  • a semiconductor integrated circuit device includes a nanowire FET (Field Effect Transistor), a first standard cell having a logic function, and being arranged adjacent to the first standard cell in a first direction.
  • a second standard cell having no logic function, wherein the nanowire FET extends in the first direction, or a plurality of nanowires provided in parallel, and the first direction of the nanowires
  • the second standard cell is a pad that does not contribute to the logic function of the circuit.
  • the second standard cell includes a pair of pads connected to the nanowire, the lower surface being located at a position lower than the lower surface of the nanowire. It has a dummy pad.
  • the second standard cell not having the logic function is arranged adjacent to the first standard cell having the logic function.
  • the first standard cell includes a nanowire FET having nanowires and pads
  • the second standard cell includes a dummy pad that is a pad that does not contribute to the logic function of the circuit. Therefore, pads and dummy pads can be regularly arranged in the first and second standard cells. Thereby, manufacturing variations of the semiconductor integrated circuit device can be suppressed, and the yield can be improved.
  • the top view which shows the example of a layout of the circuit block with which the semiconductor integrated circuit device which concerns on embodiment is equipped The top view which shows the layout structure of the standard cell in embodiment Sectional view of the standard cell in FIG. (A) to (c) are plan views showing variations in the cell width of the filler cell.
  • the top view which shows the other layout structure of the standard cell in embodiment The top view which shows the other layout structure of the standard cell in embodiment
  • the top view which shows the other layout structure of the standard cell in embodiment A plan view showing a layout configuration of a capacity cell using a dummy pad It is a figure which shows the other structural example of the capacity
  • the top view which shows the other layout composition of the capacity cell using a dummy pad It is a figure which shows the other structural example of the capacity
  • the semiconductor integrated circuit device includes a plurality of standard cells, and at least a part of the plurality of standard cells includes a nanowire FET (Field-Effect-Transistor).
  • a nanowire FET Field-Effect-Transistor
  • FIG. 15 is a schematic diagram showing an example of the basic structure of a nanowire FET (also referred to as a nanowire all-around gate (GAA) gate).
  • the nanowire FET is an FET using a thin wire (nanowire) through which a current flows.
  • the nanowire is made of, for example, silicon.
  • the nanowire is formed on the substrate so as to extend in the horizontal direction, that is, in parallel with the substrate, and both ends thereof are connected to a structure that becomes a source region and a drain region of the nanowire FET. Yes.
  • a structure that is connected to both ends of the nanowire and becomes a source region and a drain region of the nanowire FET is referred to as a pad.
  • STI Shallow Trench Isolation
  • the silicon substrate is exposed below the nanowire (the hatched portion).
  • the hatched portion may be covered with a thermal oxide film or the like, but the illustration is omitted in FIG. 15 for simplification.
  • the perimeter of the nanowire is surrounded by a gate electrode made of, for example, polysilicon via an insulating film such as a silicon oxide film.
  • the pad and gate electrode are formed on the substrate surface.
  • the portion where the nanowire is connected becomes the source / drain region of the pad, but the portion below the portion where the nanowire is connected may not necessarily be the source / drain region.
  • a part of the nanowire portion not surrounded by the gate electrode may be a source / drain region.
  • two nanowires are arranged in the vertical direction, that is, in the direction perpendicular to the substrate.
  • the number of nanowires arranged in the vertical direction is not limited to two, and may be one, or three or more may be arranged in the vertical direction.
  • the upper end of the uppermost nanowire and the upper end of the pad have the same height. However, it is not necessary to make these heights equal, and the upper end of the pad may be higher than the upper end of the uppermost nanowire.
  • a BOX (Buried Oxide) is formed on the upper surface of the substrate, and a nanowire FET may be formed on the BOX.
  • FIG. 1 is a plan view showing a layout example of circuit blocks provided in the semiconductor integrated circuit device according to the embodiment.
  • a plurality of cells C arranged in the X direction (corresponding to the horizontal direction in the drawing, corresponding to the first direction) constitute a cell column CR.
  • a plurality of cell rows CR are arranged side by side in the Y direction (corresponding to the vertical direction in the drawing and the second direction).
  • filler cells CFL and cell column termination cells (also referred to as endcap cells) CEC include.
  • the “filler cell” refers to a cell that does not have a logic function, does not contribute to the logic function of the circuit block, and is arranged between the logic cells.
  • a “cell column termination cell” refers to a cell that does not have a logical function, does not contribute to the logical function of a circuit block, and is used to terminate a cell column.
  • the dummy pads 5 are arranged in the filler cell CFL and the cell column end cell CEC.
  • the “dummy pad” refers to a pad that does not contribute to the logic function of the circuit, in other words, a structure that has the same structure as the pad constituting the nanowire FET and does not contribute to the logic function of the circuit block.
  • the logic cells are shown to have the same size and layout. However, the actual layout is not limited to this, and any logic cell may be arranged.
  • connection form between the metal wiring (M1), the pad (pad), and the gate wiring (gate) is a connection through the local wiring (LI) and the contact.
  • the contact is not shown in FIG.
  • FIG. 2 is an enlarged view of a portion W1 in FIG. 1, and is a plan view showing a layout configuration of a standard cell in the present embodiment.
  • the standard cell C1 includes a nanowire FET and has a logic function (here, 2-input NOR).
  • the standard cell C2 is a filler cell that does not have a logic function, and is disposed adjacent to the standard cell C1 in the X direction.
  • a P-type transistor area PA and an N-type transistor area NA are arranged side by side in the Y direction.
  • the wiring VDD for supplying the power supply potential VDD extending in the X direction on the upper sides of the standard cells C1 and C2 and the ground potential VSS for extending in the X direction on the lower sides of the standard cells C1 and C2 are supplied.
  • a wiring VSS is arranged.
  • P-type nanowire FETs P11 and P12 are provided in the P-type transistor region PA, and N-type nanowire FETs N11 and N12 are provided in the N-type transistor region NA.
  • the nanowire FETs P11 and P12 are connected in series, and the nanowire FETs N11 and N12 are connected in parallel.
  • Each of the nanowire FETs P11, P12, N11, and N12 includes a plurality of nanowires 11, 12, 13, and 14 that extend in the X direction and are provided in parallel.
  • four nanowires 11, 12, 13, and 14 are provided side by side in the Y direction.
  • nanowires 11, 12, 13, and 14 are provided in the vertical direction, that is, in a direction perpendicular to the substrate, and a total of eight nanowires are provided.
  • the nanowires 11, 12, 13, and 14 have a cylindrical shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are formed of, for example, silicon.
  • the standard cell C1 is provided with pads 21, 22, 23, 24, 25, and 26 connected to the nanowires 11, 12, 13, and 14.
  • the pads 21, 22, and 23 are doped with P-type impurities at least at portions connected to the nanowires 11 and 12, and serve as source regions or drain regions of the nanowire FETs P ⁇ b> 11 and P ⁇ b> 12.
  • the pads 24, 25, and 26 have N-type impurities introduced into at least portions connected to the nanowires 13 and 14, and serve as source regions or drain regions of the nanowire FETs N ⁇ b> 11 and N ⁇ b> 12.
  • the pad 21 is connected to the nanowires 11 in which four separated portions are provided in the Y direction.
  • the pad 22 is connected to four separated nanowires 11 provided in the Y direction and to four nanowires 12 provided in the Y direction.
  • the pad 23 is connected to the nanowires 12 each having four separated portions in the Y direction.
  • the pad 24 is connected to the nanowires 13 each having four separated portions in the Y direction.
  • the pad 25 has four separated parts connected to the nanowires 13 provided in the Y direction and to the nanowires 14 provided in the Y direction, respectively.
  • the pads 26 are connected to nanowires 14 each having four separated portions in the Y direction.
  • the gate wiring 31 is formed by integrally forming the gate electrode 31p of the nanowire FET P11 and the gate electrode 31n of the nanowire N11, and surrounds the nanowires 11 and 13 in a predetermined range in the X direction of the nanowires 11 and 13. It is provided as follows.
  • the gate wiring 32 is formed by integrally forming the gate electrode 32p of the nanowire FET P12 and the gate electrode 32n of the nanowire N12, and surrounds the nanowires 12 and 14 in a predetermined range in the X direction of the nanowires 12 and 14. It is provided as follows. Further, dummy gate wirings 35 and 36 extending in the Y direction are arranged on both sides of the standard cell C1.
  • wirings 41a to 41f are formed in the metal wiring layer M1.
  • the wiring 41a is formed to extend downward in the Y direction from the wiring VDD, and is connected to the pad 21 through the local wiring 45a.
  • the wiring 41b is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 24 via the local wiring 45b.
  • the wiring 41c is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 26 via the local wiring 45c.
  • the wiring 41d connects the pads 23 and 25, is connected to the pad 23 via the local wiring 45d, and is connected to the pad 25 via the local wiring 45e.
  • the wiring 41e is connected to the gate wiring 31 through a local wiring 45f.
  • the wiring 41f is connected to the gate wiring 32 through a local wiring 45g.
  • the wirings 41d, 41e, and 41f correspond to the output Y, input A, and input B of the 2-input NOR circuit, respectively.
  • a local wiring 45 h is provided on the pad 22.
  • the local wiring 45h is connected to the pad 22, but is not connected to the wiring of the metal wiring layer M1.
  • connection form between the metal wirings 41a to 41f, the pads 21, 23, 24, 25, and 26 and the gate wirings 31 and 32 is in contact with the local wirings 45a, 45b, 45c, 45d, 45e, 45f, and 45g. 43 through the connection.
  • connection form between the metal wiring and the pad and the gate wiring may be a connection through only the local wiring without using the contact, or may be a connection through only the contact without using the local wiring.
  • dummy pads 51 and 52 are provided in the P-type transistor area PA, and dummy pads 53 and 54 are provided in the N-type transistor area NA.
  • four dummy pads 51, 52, 53, and 54 are formed separately in the Y direction.
  • the dummy pads 51 and 52 are doped with P-type impurities in the same manner as the pads 21, 22 and 23, and the dummy pads 53 and 54 are doped with N-type impurities in the same manner as the pads 24, 25 and 26.
  • a dummy gate wiring 61 extending in the Y direction is arranged between the dummy pads 51 and 53 and the dummy pads 52 and 54.
  • a dummy gate wiring 65 extending in the Y direction is disposed on the side of the standard cell C2 opposite to the standard cell C1.
  • FIG. 3 is a cross-sectional view taken along line III-III in FIG.
  • the wirings 41a to 41f of the metal wiring layer M1 are connected to the local wirings 45a to 45g through the contacts 43.
  • the contact 43 is formed by a dual damascene process together with the wirings 41a to 41f of the metal wiring layer M1.
  • the contact 43 may be formed separately from the wirings 41a to 41f of the metal wiring layer M1.
  • the wirings 41a to 41f of the metal wiring layer M1 are made of, for example, Cu, and a barrier metal 48 containing, for example, tantalum or tantalum nitride is formed on the surface thereof.
  • the local wirings 45a to 45g are made of, for example, tungsten, and a glue film 47 containing, for example, titanium or titanium nitride is formed on the surface thereof. Note that the local wirings 45a to 45g may be formed of cobalt. In this case, the formation of the glue film 47 may be omitted.
  • a silicide film 49 made of, for example, nickel or cobalt is formed on the surfaces of the pads 21 to 26.
  • the interlayer insulating films 46a and 46b are, for example, silicon oxide films.
  • the interlayer insulating film 46c is a low dielectric constant film such as SiOC or porous film. Note that the interlayer insulating film 46c may have a laminated structure of two or more.
  • the gate electrodes 31p, 31n, 32p, 32n are made of, for example, polysilicon.
  • the gate electrodes 31p, 31n, 32p, and 32n may be formed of a material containing a metal such as titanium nitride.
  • the gate insulating film is a silicon oxide film, for example, and is formed by, for example, a thermal oxidation method. Note that the gate insulating film may be formed using an oxide of hafnium, zirconium, lanthanum, yttrium, aluminum, titanium, or tantalum.
  • the lower surfaces of the pads 24, 25, and 26 are lower than the lower surfaces of the nanowires 13 and 14.
  • the upper surfaces of the nanowires 13 and 14 are at the same height as the upper surfaces of the pads 24, 25 and 26.
  • the gate electrodes 31n and 32n are formed so as to surround the periphery of the nanowires 13 and 14.
  • the lower surfaces of the pads 21, 22 and 23 are located lower than the lower surfaces of the nanowires 11 and 12.
  • the top surfaces of the nanowires 11 and 12 are at the same height as the top surfaces of the pads 21, 22, and 23.
  • the gate electrodes 31p and 32p are formed so as to surround the periphery of the nanowires 11 and 12. That is, the upper surface, both side surfaces, and the lower surface of the channel region formed in the nanowires 11, 12, 13, and 14 are all surrounded by the gate electrodes 31p, 32p, 31n, and 32n through the insulating film.
  • the upper surfaces of the nanowires 13 and 14 may be lower than the upper surfaces of the pads 24, 25, and 26, and the upper surfaces of the nanowires 11 and 12 are lower than the upper surfaces of the pads 21, 22, and 23. There may be. Further, a BOX (BuriedxOxide) may be formed on the upper surface of the substrate.
  • the gate wirings 31, 32 and the dummy gate wirings 35, 36, 61, 65 are arranged at the same pitch Pg in the X direction.
  • the cell width (dimension in the X direction) of the standard cell C1 is three times the gate pitch Pg, that is, (Pg ⁇ 3), and the cell width of the standard cell C2 is twice the gate pitch Pg, that is, (Pg ⁇ 2).
  • the pads and the dummy pads are arranged at the same pitch Pp in the X direction. That is, in the P-type transistor area PA, the pads 21, 22, 23 and the dummy pads 51, 52 are arranged with a pitch Pp, and in the N-type transistor area NA, the pads 24, 25, 26 and the dummy pads 53, 54 are arranged. Are arranged at a pitch Pp.
  • the pad and the dummy pad all have the same pad width Wp, which is a dimension in the X direction, and the pad height Hp, which is a dimension in the Y direction, all.
  • the pads 21, 22, 23 and the dummy pads 51, 52 are arranged in the same direction in the Y direction.
  • the pads 24, 25, 26 and the dummy pads 53, No. 54 has the same arrangement position in the Y direction.
  • the standard cell C2 that is a filler cell is disposed adjacent to the standard cell C1 that is a logic cell.
  • the standard cell C1 includes nanowire FETs P11, P12, N11, and N12 having nanowires 11, 12, 13, and 14 and pads 21, 22, 23, 24, 25, and 26, and the standard cell C2 is a dummy.
  • Pads 51, 52, 53, and 54 are provided.
  • the pads 21, ... and the dummy pads 51, ... can be regularly arranged in the standard cells C1, C2. That is, by providing dummy pads in the filler cells, the arrangement of pads including dummy pads becomes regular. Thereby, manufacturing variations of the semiconductor integrated circuit device can be suppressed, and the yield can be improved.
  • the distance between the pads 23 and 26 of the standard cell C1 and the adjacent pads is determined to be a predetermined value by the dummy pads 51 and 53 existing in the standard cell C2. That is, by providing a dummy pad in the filler cell, the distance from the pad closest to the cell edge of the logic cell to the adjacent pad can be set to a predetermined value. Thereby, the estimation accuracy of the performance of the nanowire FET is improved.
  • the pads and the dummy pads are arranged at the same pitch Pp in the X direction.
  • the pad and the dummy pad all have the same pad width Wp as a dimension in the X direction and the same pad height Hp as a dimension in the Y direction.
  • the present invention is not limited to this.
  • the pads and the dummy pads In the P-type transistor area PA, the pads and the dummy pads have the same arrangement position in the Y direction.
  • the pads and the dummy pads have the same arrangement position in the Y direction. It is not limited to this.
  • FIG. 4 is a plan view showing variations of the cell width of the filler cell.
  • (a) is a filler cell whose cell width is 1 times the gate pitch
  • (b) is a filler cell whose cell width is 3 times the gate pitch
  • (c) is a filler whose cell width is 8 times the gate pitch.
  • Cell In each of the filler cells shown in FIGS. 4A to 4C, a dummy pad 50 and a dummy gate wiring 60 are arranged as in the standard cell C2 shown in FIG.
  • the standard cell C2 which is a filler cell, has a cell width twice as large as the gate pitch, but the cell width differs as shown in FIG. 4 depending on the size of the empty area between the logic cells.
  • a filler cell may be arranged.
  • FIG. 5 is a plan view showing a modification of the layout configuration shown in FIG.
  • a standard cell C2A having a different configuration is arranged as a filler cell.
  • the same components as those in FIG. 2 are denoted by the same reference numerals as those in FIG. 2, and detailed description thereof may be omitted here.
  • dummy pads 51 and 52 are provided in the P-type transistor area PA, and dummy pads 53 and 54 are provided in the N-type transistor area NA.
  • four dummy pads 51, 52, 53, and 54 are formed separately in the Y direction.
  • the dummy pads 51 and 52 are doped with P-type impurities in the same manner as the pads 21, 22 and 23, and the dummy pads 53 and 54 are doped with N-type impurities in the same manner as the pads 24, 25 and 26. Yes.
  • a dummy gate wiring 61 extending in the Y direction is arranged between the dummy pads 51 and 53 and the dummy pads 52 and 54, and a dummy extending in the Y direction is provided on the side opposite to the standard cell C1.
  • a gate wiring 65 is disposed.
  • the standard cell C2A is provided with a plurality of nanowires 71 extending in the X direction and arranged in parallel between the dummy pad 51 and the dummy pad 52, and between the dummy pad 53 and the dummy pad 54.
  • a plurality of nanowires 72 extending in the X direction and provided in parallel are provided.
  • four nanowires 71 and 72 are provided side by side in the Y direction, and two nanowires 71 and 72 are provided in the vertical direction, that is, in the direction perpendicular to the substrate, for a total of eight.
  • the nanowires 71 and 72 have a cylindrical shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are made of, for example, silicon.
  • the arrangement pitch in the Y direction of the nanowires 71 and 72 is the same as the arrangement pitch in the Y direction of the nanowires 11, 12, 13, and 14 of the standard cell C1.
  • the arrangement position of the nanowire 71 in the Y direction is the same as the nanowires 11 and 12 of the standard cell C1
  • the arrangement position of the nanowire 72 in the Y direction is the same as the nanowires 13 and 14 of the standard cell C1.
  • the number of nanowires 71 and 72 is not limited to eight, and may be different from the number of nanowires 11, 12, 13, and 14 of the standard cell C1. Further, the arrangement pitch and arrangement position of the nanowires 71 and 72 in the Y direction may not be the same as the nanowires 11, 12, 13, and 14 of the standard cell C1.
  • FIG. 6 is a plan view showing a modification of the layout configuration shown in FIG.
  • standard cells C2B having different configurations are arranged as filler cells.
  • Constituent elements common to those in FIG. 2 are denoted by the same reference numerals as those in FIG. 2, and detailed description thereof may be omitted here.
  • dummy pads 51 and 52 are provided in the P-type transistor area PA, and dummy pads 53 and 54 are provided in the N-type transistor area NA.
  • four dummy pads 51, 52, 53, and 54 are formed separately in the Y direction.
  • the dummy pads 51 and 52 are doped with P-type impurities in the same manner as the pads 21, 22 and 23, and the dummy pads 53 and 54 are doped with N-type impurities in the same manner as the pads 24, 25 and 26. Yes.
  • a dummy gate wiring 61 extending in the Y direction is arranged between the dummy pads 51 and 53 and the dummy pads 52 and 54, and a dummy extending in the Y direction is provided on the side opposite to the standard cell C1.
  • a gate wiring 65 is disposed.
  • the standard cell C2B includes a plurality of nanowires 71 extending in the X direction and provided in parallel between the dummy pad 51 and the dummy pad 52, and between the dummy pad 53 and the dummy pad 54.
  • a plurality of nanowires 72 extending in the X direction and provided in parallel are provided.
  • the standard cell C2B is provided with a plurality of nanowires 73 extending in the X direction and provided in parallel between the dummy gate wiring 36 and the dummy pad 51.
  • a plurality of nanowires 74 extending in the X direction and provided in parallel are provided, and a plurality of nanowires 75 extending in the X direction and provided in parallel are provided between the dummy pad 53 and the dummy gate wiring 36.
  • a plurality of nanowires 76 extending in the X direction and provided in parallel are provided between the dummy pad 54 and the dummy gate wiring 65.
  • four nanowires 71, 72, 73, 74, 75, and 76 are provided side by side in the Y direction, and two are provided in the vertical direction, that is, in the direction perpendicular to the substrate, A total of eight are provided.
  • the nanowires 71, 72, 73, 74, 75, and 76 have a cylindrical shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are made of, for example, silicon.
  • the arrangement pitch of the nanowires 71, 72, 73, 74, 75, 76 in the Y direction is the same as the arrangement pitch of the nanowires 11, 12, 13, 14 of the standard cell C1 in the Y direction.
  • the arrangement positions of the nanowires 71, 73, 74 in the Y direction are the same as the nanowires 11, 12 of the standard cell C1, and the arrangement positions of the nanowires 72, 75, 76 in the Y direction are the nanowires 13, 14 is the same.
  • the number of nanowires 71, 72, 73, 74, 75, and 76 is not limited to eight, and may be different from the number of nanowires 11, 12, 13, and 14 of the standard cell C1. Further, the arrangement pitch and arrangement position of the nanowires 71, 72, 73, 74, 75, and 76 in the Y direction may not be the same as those of the nanowires 11, 12, 13, and 14 of the standard cell C1.
  • standard cell C2A shown in FIG. 5 and the standard cell C2B shown in FIG. 6 can also be provided with variations in cell width as in FIG.
  • FIG. 7 is an enlarged view of the portion W2 of FIG. 1, and is a plan view showing the layout configuration of the cell termination cell in this embodiment.
  • the same reference numerals as those in FIG. 2 are given to components common to those in FIG. 2, and detailed description thereof may be omitted here.
  • the standard cell C1 includes a nanowire FET and has a logic function (here, 2-input NOR).
  • the configuration of the standard cell C1 is the same as that of the standard cell C1 of FIG.
  • Standard cell C3 is a cell termination cell having no logic function, and is arranged adjacent to standard cell C1 in the X direction.
  • the N well region NW can be sufficiently expanded in the X direction.
  • the transistor (nanowire FET) of the standard cell C1 can be moved away from the well end, and fluctuations in transistor characteristics in the vicinity of the well end can be avoided.
  • the standard cell C3 is provided with a dummy pad 50 and a dummy gate wiring 60, similarly to the standard cell C2 of FIG.
  • four dummy pads 50 are formed separately in the Y direction.
  • the dummy pads 50 are arranged at the same pitch Pp as the pads 21, 22, 23, 24, 25, 26 of the standard cell C3 in the X direction.
  • the dummy gate lines 60 are arranged at the same pitch Pg as the gate lines 31 and 32 and the dummy gate lines 35 and 36 of the standard cell C3 in the X direction.
  • the cell width of the standard cell C3 is four times the gate pitch Pg, that is, (Pg ⁇ 4).
  • the same effect as when the dummy pad is provided in the filler cell can be obtained. That is, since the arrangement of the pads including the dummy pads becomes regular, manufacturing variations of the semiconductor integrated circuit device can be suppressed, and the yield can be improved. In addition, since the distance from the pad closest to the cell edge of the logic cell to the adjacent pad can be set to a predetermined value, the estimation accuracy of the performance of the nanowire FET is improved.
  • the cell width of the standard cell C3 is four times the gate pitch Pg.
  • the cell width of the cell termination cell is not limited to this, and cell termination cells having various cell widths may be arranged similarly to the variation of the filler cell shown in FIG.
  • the cell termination cell is arranged at the right end of the cell row CR in the drawing, but a similar cell termination cell may be arranged at the left end of the drawing.
  • the modification may be applied to the cell termination cell.
  • a nanowire extending in the X direction may be provided between the dummy pads as in the standard cell C2A of FIG.
  • a nanowire extending in the X direction may be provided between the dummy gate wiring provided at the cell end and the dummy pad adjacent thereto.
  • the dummy pad described above may be fixed at the power supply potential. As a result, the dummy pad can be prevented from being in an electrically floating state, so that the operation of the circuit can be further stabilized. Further, the dummy pad in the P-type transistor region may be fixed to VDD, and the dummy pad in the N-type transistor region may be fixed to VSS. As a result, a capacitance is generated between the dummy pads, and the filler cells and cell column termination cells having the dummy pads function as capacitance cells, that is, decoupling capacitors between power sources. Therefore, it is possible to stabilize the power supply voltage.
  • FIG. 8 is a plan view showing a layout configuration of a capacity cell using a dummy pad.
  • FIG. 8 shows, as an example, a filler cell whose cell width is twice the gate pitch, and is disposed instead of the standard cell C2 shown in FIG. 2, for example (the same applies to FIGS. 9 to 12).
  • the dummy pad 50a provided in the P-type transistor region PA is connected to the wiring VDD via the wiring 81a and the local wiring 85a.
  • four dummy pads 50a are formed separately in the Y direction.
  • the dummy pad 50b provided in the N-type transistor area NA is connected to the wiring VSS via the wiring 81b and the local wiring 85b.
  • dummy pads 50b are formed separately in the Y direction. That is, the dummy pad 50a as the first dummy pad is fixed at VDD as the first power supply potential, and the dummy pad 50b as the second dummy pad is fixed at VSS as the second power supply potential. Yes. As a result, a capacitance is generated between the dummy pad 50a and the dummy pad 50b (illustrated by an alternate long and short dash line), so that the filler cell of FIG. 8 functions as a capacitance cell.
  • FIG. 9A and 9B are diagrams showing another configuration example of the capacity cell using the dummy pad.
  • FIG. 9A is a plan view showing the layout configuration
  • FIG. 9B is a sectional view taken along line AA ′ in FIG. .
  • the dummy pad 50a provided in the P-type transistor region PA is connected to the wiring VDD via the wiring 81a and the local wiring 85a
  • the N-type transistor The dummy pad 50b provided in the area NA is connected to the wiring VSS via the wiring 81b and the local wiring 85b.
  • the dummy gate wiring 91 is connected to the dummy pad 50b through the wiring 81c and the local wiring 85c. That is, the potential of the dummy gate wiring 91 extending in the Y direction between the two dummy pads 50a is fixed at VSS.
  • a capacitance is generated between the dummy pad 50a and the dummy gate wiring 91 (illustrated by an alternate long and short dash line in FIG. 9B). Therefore, a capacity cell having a larger capacity value than the configuration of FIG. 8 can be realized. Further, the capacitance between the dummy pad 50a and the dummy gate wiring 91 is superior in breakdown voltage compared to the capacitance via the gate oxide film.
  • FIG. 10 is a plan view showing another example of the layout configuration of the capacity cell using the dummy pad.
  • the dummy pad 50a provided in the P-type transistor region PA is connected to the wiring VDD via the wiring 81a and the local wiring 85a.
  • the dummy pad 50b provided in the area NA is connected to the wiring VSS via the wiring 81b and the local wiring 85b.
  • the configuration of FIG. 10 is provided with dummy gate wirings 91a and 91b that are on the same straight line extending in the Y direction and separated by the P-type transistor region PA and the N-type transistor region NA.
  • the dummy gate wiring 91a is connected to the dummy pad 50b via the wiring 81d and the local wiring 85d. That is, the potential of the dummy gate wiring 91a as the first dummy gate wiring is fixed to VSS.
  • the dummy gate wiring 91b is connected to the dummy pad 50a via the wiring 81e and the local wiring 85e. That is, the potential of the dummy gate wiring 91b as the second dummy gate wiring is fixed to VDD.
  • the dummy gate wirings 91a and 91b may not be arranged on the same straight line.
  • FIG. 11A and 11B are diagrams showing another configuration example of the capacity cell using the dummy pad.
  • FIG. 11A is a plan view showing the layout configuration
  • FIG. 11B is a cross-sectional view taken along line AA ′ in FIG. .
  • FIG. 11B is enlarged for easy viewing of the drawing.
  • the dummy pad 50a provided in the P-type transistor region PA is connected to the wiring VDD via the wiring 81a and the local wiring 85a
  • the dummy pad 50b provided in the area NA is connected to the wiring VSS via the wiring 81b and the local wiring 85b.
  • a plurality of nanowires 92 extending in parallel in the X direction are provided between the dummy pads 50a.
  • three nanowires 92 are provided side by side in the Y direction, and two nanowires 92 are provided in the vertical direction, that is, in the direction perpendicular to the substrate, for a total of six.
  • the gate wiring 93 extending in the Y direction is provided so as to surround the nanowire 92 with a gate insulating film 94 interposed therebetween.
  • the gate wiring 93 is connected to the dummy pad 50b through the wiring 81c and the local wiring 85c. That is, the potential of the gate wiring 93 is fixed at VSS.
  • the number of nanowires 92 is six, but is not limited thereto.
  • nanowires are provided between the dummy pads 50a and between the dummy pads 50b, respectively. You may make it provide. Thereby, in each of the P-type transistor region PA and the N-type transistor region NA, a capacitance is formed via the gate insulating film.
  • FIG. 12 is a diagram showing another configuration example of the capacity cell using the dummy pad.
  • 12A is a configuration in which the local wiring 85b is omitted from the configuration in FIG. 9, and
  • FIG. 12B is a configuration in which the local wiring 85b is omitted in the configuration in FIG.
  • the dummy pad 50b, the dummy gate wiring 91, and the gate wiring 93 are all fixed at the potential of VSS, so that no capacitance is configured. Therefore, as shown in FIG. 12, the local wiring 85b for connecting the dummy pad 50b and the wiring 51b may be omitted.
  • capacity cell is illustrated by taking the filler cell whose cell width is twice the gate pitch as an example, but the capacity cell is similarly applied to the cell column termination cell having the dummy pad. Can be configured. Similarly, capacity cells can be configured for filler cells and cell column end cells having other cell widths.
  • FIG. 13 is a diagram showing a variation in which the cell width of the configuration of FIG. 12 is expanded.
  • 13A is a configuration in which the cell width of the configuration of FIG. 12A is expanded to 6 times the gate pitch
  • FIG. 13B is a configuration in which the cell width of the configuration of FIG. 12B is 6 times the gate pitch. It is an expanded configuration.
  • the nanowire is assumed to be cylindrical, but the shape of the nanowire is not limited to this.
  • the cross-sectional shape of the nanowire may be elliptical or oval, or the nanowire may be a prismatic shape such as a quadrangular prism.
  • the pads are formed separately from the nanowires provided in the Y direction.
  • the pads may be formed integrally with the nanowires provided in a plurality in the Y direction.
  • FIG. 14 shows a modification of the layout configuration of FIG. In FIG. 14, pads 21, 22, 23, 24, 25, and 26 are integrally formed with respect to nanowires 11, 12, 13, and 14 provided in the Y direction. Further, the dummy pads 51, 52, 53, and 54 are integrally formed, respectively.
  • the pad width and the pad interval are all the same.
  • the standard cell may be provided with pads having different widths and may have different pad intervals. Even in this case, if the pads are arranged at the same pitch, a regular pad arrangement pattern can be realized. Further, the position of the pad in the X direction does not need to be the same in the P-type transistor region and the N-type transistor region. However, it is preferable that they match.
  • the pitch of the gate wiring is assumed to be equal to the pitch of the pad, but is not limited to this. Further, although the gate wiring is assumed to extend linearly in the Y direction across the P-type transistor region and the N-type transistor region, the present invention is not limited to this.
  • a semiconductor integrated circuit device using a nanowire FET is useful for improving the performance of a semiconductor integrated circuit device in order to provide a layout configuration effective for facilitating manufacturing.
  • Dummy Pads 11, 12, 13, 14 Nanowires 21, 22, 23, 24, 25, 26 Pad 36 Dummy Gate Wiring 50 Dummy Pad 50a Dummy Pad (First Dummy Pad) 50b Dummy pad (second dummy pad) 51, 52, 53, 54 Dummy pad 65 Dummy gate wiring 71, 72, 73, 74, 75, 76 Nanowire 91, 93 Dummy gate wiring 91a Dummy gate wiring (first dummy gate wiring) 91b Dummy gate wiring (second dummy gate wiring) 92 Nanowire 93 Gate wiring C Standard cell C1 First standard cell C2, C2A, C2B Second standard cell CFL Filler cell CEC Cell row termination cell P11, P12, N11, N12 Nanowire FET

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Abstract

ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供する。論理機能を有するスタンダードセル（Ｃ１）に隣接して、論理機能を有しないスタンダードセル（Ｃ２）が配置されている。スタンダードセル（Ｃ１）は、ナノワイヤ（１１，１２，１３，１４）およびパッド（２１，２２，２３，２４，２５，２６）を有するナノワイヤＦＥＴ（Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２）を備えており、スタンダードセル（Ｃ２）は、回路の論理機能に寄与しないパッドであるダミーパッド（５１，５２，５３，５４）を備えている。

Description

半導体集積回路装置
　本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセル（以下、適宜、単にセルともいう）を備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。
　非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。
S. Bangsaruntip, et al. "High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling", Electron Devices Meeting (IEDM), 2009 IEEE International Isaac Laucer, et al. "Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance", 2015 Symposium on VLSI Technology Digest of Technical Papers
　これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。
　本開示は、ナノワイヤＦＥＴを用いた半導体集積回路装置に関するものであり、製造の容易化に有効なレイアウト構成を提供する。
　本開示の第１態様では、半導体集積回路装置は、ナノワイヤＦＥＴ（Field Effect Transistor）を備え、論理機能を有する第１スタンダードセルと、前記第１スタンダードセルに第１方向において隣接して配置されており、論理機能を有しない第２スタンダードセルとを備え、前記ナノワイヤＦＥＴは、前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドとを備え、前記第２スタンダードセルは、回路の論理機能に寄与しないパッドである、ダミーパッドを備えている。
　この態様によると、論理機能を有する第１スタンダードセルに隣接して、論理機能を有しない第２スタンダードセルが配置されている。第１スタンダードセルは、ナノワイヤおよびパッドを有するナノワイヤＦＥＴを備えており、第２スタンダードセルは、回路の論理機能に寄与しないパッドであるダミーパッドを備えている。このため、第１および第２スタンダードセルにおいて、パッドおよびダミーパッドを、規則的に配置することができる。これにより、半導体集積回路装置の製造ばらつきを抑制でき、歩留まりを向上させることができる。
　本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置において、製造ばらつきや性能ばらつきを抑制できるとともに、歩留まりを向上させることができる。
実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す平面図 実施形態におけるスタンダードセルのレイアウト構成を示す平面図 図２のスタンダードセルの断面図 （ａ）～（ｃ）はフィラーセルのセル幅のバリエーションを示す平面図 実施形態におけるスタンダードセルの他のレイアウト構成を示す平面図 実施形態におけるスタンダードセルの他のレイアウト構成を示す平面図 実施形態におけるスタンダードセルの他のレイアウト構成を示す平面図 ダミーパッドを用いた容量セルのレイアウト構成を示す平面図 ダミーパッドを用いた容量セルの他の構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は断面図 ダミーパッドを用いた容量セルの他のレイアウト構成を示す平面図 ダミーパッドを用いた容量セルの他の構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は断面図 （ａ），（ｂ）はダミーパッドを用いた容量セルの他のレイアウト構成を示す平面図 （ａ），（ｂ）は図１２の構成のセル幅を広げたバリエーションを示す平面図 図２のスタンダードセルのレイアウト構成の変形例 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造示す模式図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。
　図１５はナノワイヤＦＥＴの基本構造例を示す模式図である（ナノワイヤ全周ゲート（ＧＡＡ：Gate All Around）ＦＥＴともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１５に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１５では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１５では簡略化のため、図示を省略している。
　ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
　なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
　また、図１５では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１５では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
　また、図１６に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
　（実施の形態）
　図１は実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す平面図である。図１のレイアウトでは、Ｘ方向（図面横方向、第１方向に相当する）に並ぶ複数のセルＣが、セル列ＣＲを構成している。そして、複数のセル列ＣＲが、Ｙ方向（図面縦方向、第２方向に相当する）に並べて配置されている。複数のセルＣの中には、ＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセル（以下、適宜、論理セルという）の他に、フィラーセルＣＦＬやセル列終端セル（ＥｎｄＣａｐセルともいう）ＣＥＣが含まれている。
　ここで、「フィラーセル」は、論理機能を有しておらず、回路ブロックの論理機能に寄与せず、論理セルの間に配置されたセルのことをいう。また、「セル列終端セル」は、論理機能を有しておらず、回路ブロックの論理機能に寄与せず、セル列を終端させるために用いられるセルのことをいう。セル列終端セルを配置することによって、セル列におけるウェル領域をＸ方向において十分に広げることができる。これにより、セル列終端セルより内側にある論理セルのトランジスタをウェル端から遠ざけて、ウェル端近傍におけるトランジスタ特性の変動を回避することができる。
　本実施形態では、フィラーセルＣＦＬおよびセル列終端セルＣＥＣに、ダミーパッド５が配置されている。ここで、「ダミーパッド」とは、回路の論理機能に寄与しないパッド、言い換えると、ナノワイヤＦＥＴを構成するパッドと同様の構造からなり、かつ、回路ブロックの論理機能に寄与しない構造物のことをいう。
　なお、図１では、論理セルのサイズおよびレイアウトは全て同一であるように図示している。ただし、実際のレイアウトはこれに限られるものではなく、どのような論理セルが配置されていてもよい。
　また、本実施形態では、金属配線（Ｍ１）とパッド（ｐａｄ）およびゲート配線（ｇａｔｅ）との接続形態は、ローカル配線（ＬＩ）とコンタクトを介した接続としている。ただし、図１では、コンタクトの図示は省略している。
　（フィラーセルの構成）
　図２は図１の部分Ｗ１の拡大図であり、本実施形態におけるスタンダードセルのレイアウト構成を示す平面図である。図２において、スタンダードセルＣ１は、ナノワイヤＦＥＴを備え、論理機能（ここでは２入力ＮＯＲ）を有している。また、スタンダードセルＣ２は、論理機能を有しないフィラーセルであり、スタンダードセルＣ１にＸ方向において隣接して配置されている。スタンダードセルＣ１，Ｃ２において、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されている。また、金属配線層Ｍ１において、スタンダードセルＣ１，Ｃ２の上辺においてＸ方向に延びる、電源電位ＶＤＤを供給する配線ＶＤＤと、スタンダードセルＣ１，Ｃ２の下辺においてＸ方向に延びる、接地電位ＶＳＳを供給する配線ＶＳＳとが配置されている。
　スタンダードセルＣ１は、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ１１，Ｐ１２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ１１，Ｎ１２が設けられている。ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２は直列に接続されており、ナノワイヤＦＥＴ　Ｎ１１，Ｎ１２は並列に接続されている。ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２はそれぞれ、Ｘ方向に延び、並列に設けられた複数の、ナノワイヤ１１，１２，１３，１４を備えている。ここでは、ナノワイヤ１１，１２，１３，１４はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また後述するが、ナノワイヤ１１，１２，１３，１４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ１１，１２，１３，１４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセルＣ１には、ナノワイヤ１１，１２，１３，１４と接続されたパッド２１，２２，２３，２４，２５，２６が設けられている。パッド２１，２２，２３は、少なくともナノワイヤ１１，１２と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２のソース領域またはドレイン領域となる。パッド２４，２５，２６は、少なくともナノワイヤ１３，１４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｎ１１，Ｎ１２のソース領域またはドレイン領域となる。
　またここでは、パッド２１，２２，２３，２４，２５，２６はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２４は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３にそれぞれ接続されている。パッド２５は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１４にそれぞれ接続されている。パッド２６は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１４にそれぞれ接続されている。
　直列に接続されたナノワイヤＦＥＴ　Ｐ１１，Ｐ１２はパッド２２を共有している。すなわち、ナノワイヤＦＥＴ　Ｐ１１はナノワイヤ１１と接続されたパッド２１，２２を備えており、ナノワイヤＦＥＴ　Ｐ１２はナノワイヤ１２と接続されたパッド２２，２３を備えている。また、並列に接続されたナノワイヤＦＥＴ　Ｎ１１，Ｎ１２はパッド２５を共有している。すなわち、ナノワイヤＦＥＴ　Ｎ１１はナノワイヤ１３と接続されたパッド２４，２５を備えており、ナノワイヤＦＥＴ　Ｎ１２はナノワイヤ１４と接続されたパッド２５，２６を備えている。
　また、スタンダードセルＣ１には、Ｙ方向に直線状に延びる２本のゲート配線３１，３２が配置されている。ゲート配線３１は、ナノワイヤＦＥＴ　Ｐ１１のゲート電極３１ｐと、ナノワイヤ　Ｎ１１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１３のＸ方向における所定範囲において、ナノワイヤ１１，１３の周囲を囲うように設けられている。ゲート配線３２は、ナノワイヤＦＥＴ　Ｐ１２のゲート電極３２ｐと，ナノワイヤ　Ｎ１２のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１２，１４のＸ方向における所定範囲において、ナノワイヤ１２，１４の周囲を囲うように設けられている。また、スタンダードセルＣ１の両方の側辺に、Ｙ方向に延びるダミーゲート配線３５，３６がそれぞれ配置されている。
　また、金属配線層Ｍ１において、配線４１ａ～４１ｆが形成されている。配線４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４５ａを介してパッド２１に接続されている。配線４１ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｂを介してパッド２４に接続されている。配線４１ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｃを介してパッド２６に接続されている。配線４１ｄは、パッド２３，２５を接続するものであり、ローカル配線４５ｄを介してパッド２３に接続されており、ローカル配線４５ｅを介してパッド２５に接続されている。配線４１ｅは，ゲート配線３１にローカル配線４５ｆを介して接続される。配線４１ｆは、ゲート配線３２にローカル配線４５ｇを介して接続される。配線４１ｄ，４１ｅ，４１ｆは、２入力ＮＯＲ回路の出力Ｙ、入力Ａ、入力Ｂにそれぞれ対応する。また、パッド２２上にローカル配線４５ｈが設けられている。ローカル配線４５ｈはパッド２２に接続されているが、金属配線層Ｍ１の配線とは接続されていない。
　なお、ここでは、金属配線４１ａ～４１ｆとパッド２１，２３，２４，２５，２６およびゲート配線３１，３２との接続形態は、ローカル配線４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅ，４５ｆ，４５ｇとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
　一方、スタンダードセルＣ２は、Ｐ型トランジスタ領域ＰＡにダミーパッド５１，５２が設けられており、Ｎ型トランジスタ領域ＮＡにダミーパッド５３，５４が設けられている。ここでは、ダミーパッド５１，５２，５３，５４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。ダミーパッド５１，５２は、パッド２１，２２，２３と同様にＰ型の不純物が導入されており、ダミーパッド５３，５４は、パッド２４，２５，２６と同様にＮ型の不純物が導入されている。ダミーパッド５１，５３とダミーパッド５２，５４との間に、Ｙ方向に延びるダミーゲート配線６１が配置されている。また、スタンダードセルＣ２の、スタンダードセルＣ１と反対側の側辺に、Ｙ方向に延びるダミーゲート配線６５が配置されている。
　図３は図２の線III－IIIにおける断面図である。図３に示すように、金属配線層Ｍ１の配線４１ａ～４１ｆは、コンタクト４３を介して、ローカル配線４５ａ～４５ｇに接続されている。コンタクト４３は、金属配線層Ｍ１の配線４１ａ～４１ｆと一緒にデュアルダマシンプロセスによって形成される。なお、コンタクト４３は、金属配線層Ｍ１の配線４１ａ～４１ｆとは別個に形成してもよい。また、金属配線層Ｍ１の配線４１ａ～４１ｆは、例えばＣｕからなり、その表面に、例えばタンタルまたは窒化タンタルを含むバリアメタル４８が形成されている。ローカル配線４５ａ～４５ｇは、例えばタングステンからなり、その表面に、例えばチタンまたは窒化チタンを含むグルー膜４７が形成されている。なお、ローカル配線４５ａ～４５ｇは、コバルトによって形成してもよい。この場合は、グルー膜４７の形成を省いてもよい。また、パッド２１～２６の表面には、例えばニッケルやコバルト等からなるシリサイド膜４９が形成されている。
　層間絶縁膜４６ａ，４６ｂは、例えばシリコン酸化膜である。層間絶縁膜４６ｃは、例えばＳｉＯＣやポーラス膜のような低誘電率膜である。なお、層間絶縁膜４６ｃは、２またはそれ以上の積層構造となっていてもよい。
　ゲート電極３１ｐ，３１ｎ，３２ｐ，３２ｎは、例えばポリシリコンによって形成される。なお、ゲート電極３１ｐ，３１ｎ，３２ｐ，３２ｎは、窒化チタン等の金属を含む材料によって形成されてもよい。また、ゲート絶縁膜は、例えばシリコン酸化膜であり、例えば熱酸化法によって形成される。なお、ゲート絶縁膜は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの酸化物によって形成されてもよい。
　図３の断面図から分かるように、Ｎ型トランジスタ領域ＮＡにおいて、パッド２４，２５，２６の下面は、ナノワイヤ１３，１４の下面よりも低い位置にある。また、ナノワイヤ１３，１４の上面は、パッド２４，２５，２６の上面と同じ高さにある。そして、ゲート電極３１ｎ，３２ｎは、ナノワイヤ１３，１４の周囲をぐるりと囲むように形成されている。同様に、Ｐ型トランジスタ領域ＰＡにおいて、パッド２１，２２，２３の下面は、ナノワイヤ１１，１２の下面よりも低い位置にある。また、ナノワイヤ１１，１２の上面は、パッド２１，２２，２３の上面と同じ高さにある。そして、ゲート電極３１ｐ，３２ｐは、ナノワイヤ１１，１２の周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ１１，１２，１３，１４に形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎに囲われている。なお、ナノワイヤ１３，１４の上面は、パッド２４，２５，２６の上面よりも低い位置にあってもよいし、ナノワイヤ１１，１２の上面は、パッド２１，２２，２３の上面よりも低い位置にあってもよい。また、基板の上面にＢＯＸ(Buried Oxide)が形成されていてもよい。
　図２のレイアウトにおいて、ゲート配線３１，３２およびダミーゲート配線３５，３６，６１，６５は、Ｘ方向において同一ピッチＰｇで配置されている。スタンダードセルＣ１のセル幅（Ｘ方向における寸法）はゲートピッチＰｇの３倍すなわち（Ｐｇ×３）であり、スタンダードセルＣ２のセル幅はゲートピッチＰｇの２倍すなわち（Ｐｇ×２）である。
　また、図２のレイアウトにおいて、パッドおよびダミーパッドは、Ｘ方向において、同一ピッチＰｐで配置されている。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、パッド２１，２２，２３およびダミーパッド５１，５２はピッチＰｐで配置されており、またＮ型トランジスタ領域ＮＡにおいて、パッド２４，２５，２６およびダミーパッド５３，５４はピッチＰｐで配置されている。ゲート配線のピッチＰｇと、パッドのピッチＰｐとは等しい。すなわち、
　Ｐｐ＝Ｐｇ
である。
　また、パッドおよびダミーパッドは、Ｘ方向における寸法であるパッド幅Ｗｐは全て同一であり、Ｙ方向における寸法であるパッド高さＨｐも全て同一である。さらに、Ｐ型トランジスタ領域ＰＡにおいて、パッド２１，２２，２３およびダミーパッド５１，５２はＹ方向における配置位置が同一であり、Ｎ型トランジスタ領域ＮＡにおいて、パッド２４，２５，２６およびダミーパッド５３，５４はＹ方向における配置位置が同一である。
　上述した構成によると、論理セルであるスタンダードセルＣ１に隣接して、フィラーセルであるスタンダードセルＣ２が配置されている。そして、スタンダードセルＣ１は、ナノワイヤ１１，１２，１３，１４およびパッド２１，２２，２３，２４，２５，２６を有するナノワイヤＦＥＴ　Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２を備えており、スタンダードセルＣ２は、ダミーパッド５１，５２，５３，５４を備えている。スタンダードセルＣ２にダミーパッド５１，…を設けることによって、スタンダードセルＣ１，Ｃ２において、パッド２１，…およびダミーパッド５１，…を、規則的に配置することができる。すなわち、フィラーセルにダミーパッドを設けることによって、ダミーパッドを含むパッドの配置が規則的になる。これにより、半導体集積回路装置の製造ばらつきを抑制でき、歩留まりを向上させることができる。
　また、スタンダードセルＣ１のパッド２３，２６は、スタンダードセルＣ２に存在するダミーパッド５１，５３によって、隣接パッドまでの距離が所定値に定まる。すなわち、フィラーセルにダミーパッドを設けることによって、論理セルのセル端に最も近いパッドから隣接パッドまでの距離を所定値に定めることができる。これにより、ナノワイヤＦＥＴの性能の見積もり精度が向上する。
　なお、上述した構成では、パッドおよびダミーパッドは、Ｘ方向において、同一ピッチＰｐで配置されているものとしたが、これに限られるものではない。また、パッドおよびダミーパッドは、Ｘ方向における寸法であるパッド幅Ｗｐは全て同一であり、Ｙ方向における寸法であるパッド高さＨｐも全て同一であるものとしたが、これに限られるものではない。また、Ｐ型トランジスタ領域ＰＡにおいて、パッドおよびダミーパッドはＹ方向における配置位置が同一であり、Ｎ型トランジスタ領域ＮＡにおいて、パッドおよびダミーパッドはＹ方向における配置位置が同一であるものとしたが、これに限られるものではない。
　図４はフィラーセルのセル幅のバリエーションを示す平面図である。同図中、（ａ）はセル幅がゲートピッチの１倍のフィラーセル、（ｂ）はセル幅がゲートピッチの３倍のフィラーセル、（ｃ）はセル幅がゲートピッチの８倍のフィラーセルである。図４（ａ）～（ｃ）に示すフィラーセルはいずれも、図２に示すスタンダードセルＣ２と同様に、ダミーパッド５０とダミーゲート配線６０とが配置されている。図２では、フィラーセルであるスタンダードセルＣ２はゲートピッチの２倍のセル幅を有しているが、論理セル間の空き領域の大きさに応じて、図４に示すようなセル幅の異なるフィラーセルを配置してもよい。
　（フィラーセルの変形例その１）
　図５は図２に示すレイアウト構成の変形例を示す平面図である。図５では、フィラーセルとして、図２のスタンダードセルＣ２に代えて、構成が異なるスタンダードセルＣ２Ａが配置されている。図５では、図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。
　スタンダードセルＣ２Ａは、Ｐ型トランジスタ領域ＰＡにダミーパッド５１，５２が設けられており、Ｎ型トランジスタ領域ＮＡにダミーパッド５３，５４が設けられている。ここでは、ダミーパッド５１，５２，５３，５４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。ダミーパッド５１，５２は、パッド２１，２２，２３と同様にＰ型の不純物が導入されており、ダミーパッド５３，５４は、パッド２４，２５，２６と同様にＮ型の不純物が導入されている。また、ダミーパッド５１，５３とダミーパッド５２，５４との間に、Ｙ方向に延びるダミーゲート配線６１が配置されており、また、スタンダードセルＣ１と反対側の側辺に、Ｙ方向に延びるダミーゲート配線６５が配置されている。
　またスタンダードセルＣ２Ａは、ダミーパッド５１とダミーパッド５２との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７１が設けられており、また、ダミーパッド５３とダミーパッド５４との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７２が設けられている。ここでは、ナノワイヤ７１，７２はそれぞれ、Ｙ方向において４本ずつ並べて設けられており、また、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ７１，７２は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。ナノワイヤ７１，７２のＹ方向における配置ピッチは、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４のＹ方向における配置ピッチと同一である。また、ナノワイヤ７１のＹ方向における配置位置は、スタンダードセルＣ１のナノワイヤ１１，１２と同一であり、ナノワイヤ７２のＹ方向における配置位置は、スタンダードセルＣ１のナノワイヤ１３，１４と同一である。
　なお、ナノワイヤ７１，７２の本数は８本に限られるものではなく、また、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４の本数と異なっていてもかまわない。また、ナノワイヤ７１，７２のＹ方向における配置ピッチや配置位置は、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４と同じでなくてもかまわない。
　（フィラーセルの変形例その２）
　図６は図２に示すレイアウト構成の変形例を示す平面図である。図６では、フィラーセルとして、図２のスタンダードセルＣ２に代えて、構成が異なるスタンダードセルＣ２Ｂが配置されている。図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。
　スタンダードセルＣ２Ｂは、Ｐ型トランジスタ領域ＰＡにダミーパッド５１，５２が設けられており、Ｎ型トランジスタ領域ＮＡにダミーパッド５３，５４が設けられている。ここでは、ダミーパッド５１，５２，５３，５４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。ダミーパッド５１，５２は、パッド２１，２２，２３と同様にＰ型の不純物が導入されており、ダミーパッド５３，５４は、パッド２４，２５，２６と同様にＮ型の不純物が導入されている。また、ダミーパッド５１，５３とダミーパッド５２，５４との間に、Ｙ方向に延びるダミーゲート配線６１が配置されており、また、スタンダードセルＣ１と反対側の側辺に、Ｙ方向に延びるダミーゲート配線６５が配置されている。
　スタンダードセルＣ２Ｂは、ダミーパッド５１とダミーパッド５２との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７１が設けられており、また、ダミーパッド５３とダミーパッド５４との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７２が設けられている。さらに、スタンダードセルＣ２Ｂは、ダミーゲート配線３６とダミーパッド５１との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７３が設けられており、ダミーゲート配線６５とダミーパッド５２との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７４が設けられており、ダミーパッド５３とダミーゲート配線３６との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７５が設けられており、ダミーパッド５４とダミーゲート配線６５との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７６が設けられている。ここでは、ナノワイヤ７１，７２，７３，７４，７５，７６はそれぞれ、Ｙ方向において４本ずつ並べて設けられており、また、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ７１，７２，７３，７４，７５，７６は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。ナノワイヤ７１，７２，７３，７４，７５，７６のＹ方向における配置ピッチは、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４のＹ方向における配置ピッチと同一である。また、ナノワイヤ７１，７３，７４のＹ方向における配置位置は、スタンダードセルＣ１のナノワイヤ１１，１２と同一であり、ナノワイヤ７２，７５，７６のＹ方向における配置位置は、スタンダードセルＣ１のナノワイヤ１３，１４と同一である。
　なお、ナノワイヤ７１，７２，７３，７４，７５，７６の本数は８本に限られるものではなく、また、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４の本数と異なっていてもかまわない。また、ナノワイヤ７１，７２，７３，７４，７５，７６のＹ方向における配置ピッチや配置位置は、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４と同じでなくてもかまわない。
　また、図５に示すスタンダードセルＣ２Ａや図６に示すスタンダードセルＣ２Ｂについても、図４と同様に、セル幅のバリエーションを設けることができる。
　（セル列終端セルの構成）
　図７は図１の部分Ｗ２の拡大図であり、本実施形態におけるセル終端セルのレイアウト構成を示す平面図である。図７では、図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図７において、スタンダードセルＣ１は、ナノワイヤＦＥＴを備え、論理機能（ここでは２入力ＮＯＲ）を有している。スタンダードセルＣ１の構成は、図２のスタンダードセルＣ１と同様である。
　スタンダードセルＣ３は、論理機能を有しないセル終端セルであり、スタンダードセルＣ１にＸ方向において隣接して配置されている。スタンダードセルＣ３を配置することによって、Ｎウェル領域ＮＷをＸ方向において十分に広げることができる。これにより、スタンダードセルＣ１のトランジスタ（ナノワイヤＦＥＴ）をウェル端から遠ざけて、ウェル端近傍におけるトランジスタ特性の変動を回避することができる。
　また、スタンダードセルＣ３は、図２のスタンダードセルＣ２と同様に、ダミーパッド５０と、ダミーゲート配線６０とが設けられている。ここでは、ダミーパッド５０はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。ダミーパッド５０は、Ｘ方向において、スタンダードセルＣ３のパッド２１，２２，２３，２４，２５，２６と同一ピッチＰｐで配置されている。ダミーゲート配線６０は、Ｘ方向において、スタンダードセルＣ３のゲート配線３１，３２およびダミーゲート配線３５，３６と同一ピッチＰｇで配置されている。スタンダードセルＣ３のセル幅は、ゲートピッチＰｇの４倍すなわち（Ｐｇ×４）である。
　セル終端セルにダミーパッドを設けることによって、フィラーセルにダミーパッドを設けた場合と同様の作用効果を得ることができる。すなわち、ダミーパッドを含むパッドの配置が規則的になるので、半導体集積回路装置の製造ばらつきを抑制でき、歩留まりを向上させることができる。また、論理セルのセル端に最も近いパッドから隣接パッドまでの距離を所定値に定めることができるので、ナノワイヤＦＥＴの性能の見積もり精度が向上する。
　なお、図７の構成では、スタンダードセルＣ３のセル幅はゲートピッチＰｇの４倍であるものとした。ただし、セル終端セルのセル幅はこれに限られるものではなく、図４で示したフィラーセルのバリエーションと同様に、様々なセル幅のセル終端セルを配置してもよい。また、図７の構成では、セル終端セルをセル列ＣＲの図面右側の端部に配置しているが、図面左側の端部に、同様のセル終端セルを配置してもよい。
　また、上述したフィラーセルの変形例と同様に、セル終端セルに関しても、変形例を適用してもよい。例えば図５のスタンダードセルＣ２Ａのように、ダミーパッド同士の間に、Ｘ方向に延びるナノワイヤを設けてもよい。また、図６のスタンダードセルＣ２Ｂのように、セル端に設けられたダミーゲート配線とこれに隣り合うダミーパッドとの間に、Ｘ方向に延びるナノワイヤを設けてもよい。
　（ダミーパッドを用いた容量セル）
　上述したダミーパッドは、電源電位で固定してもよい。これにより、ダミーパッドが電気的にフローティング状態になることを回避できるので、回路の動作をより安定させることができる。また、Ｐ型トランジスタ領域のダミーパッドをＶＤＤに固定し、Ｎ型トランジスタ領域のダミーパッドをＶＳＳに固定してもよい。これにより、ダミーパッド間に容量が発生するため、このダミーパッドを有するフィラーセルやセル列終端セルは、容量セル、すなわち電源間デカップリングコンデンサとして機能する。したがって、電源電圧の安定化を図ることができる。
　図８はダミーパッドを用いた容量セルのレイアウト構成を示す平面図である。図８は一例として、セル幅がゲートピッチの２倍であるフィラーセルを示しており、例えば図２に示すスタンダードセルＣ２の代わりに配置される（図９～図１２も同様）。図８の構成では、Ｐ型トランジスタ領域ＰＡに設けられたダミーパッド５０ａは、配線８１ａおよびローカル配線８５ａを介して、配線ＶＤＤと接続されている。ここでは、ダミーパッド５０ａはそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。また、Ｎ型トランジスタ領域ＮＡに設けられたダミーパッド５０ｂは、配線８１ｂおよびローカル配線８５ｂを介して、配線ＶＳＳと接続されている。ここでは、ダミーパッド５０ｂはそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。すなわち、第１ダミーパッドとしてのダミーパッド５０ａは第１の電源電位としてのＶＤＤに電位固定されており、第２ダミーパッドとしてのダミーパッド５０ｂは第２の電源電位としてのＶＳＳに電位固定されている。これにより、ダミーパッド５０ａとダミーパッド５０ｂとの間に容量が発生するため（一点鎖線で図示している）、図８のフィラーセルは容量セルとして機能する。
　図９はダミーパッドを用いた容量セルの他の構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は（ａ）の線Ａ－Ａ’における断面図である。図９の構成では、図８の構成と同様に、Ｐ型トランジスタ領域ＰＡに設けられたダミーパッド５０ａは、配線８１ａおよびローカル配線８５ａを介して配線ＶＤＤと接続されており、また、Ｎ型トランジスタ領域ＮＡに設けられたダミーパッド５０ｂは、配線８１ｂおよびローカル配線８５ｂを介して配線ＶＳＳと接続されている。さらに、ダミーゲート配線９１は、配線８１ｃおよびローカル配線８５ｃを介して、ダミーパッド５０ｂと接続されている。すなわち、２個のダミーパッド５０ａ間をＹ方向に延びるダミーゲート配線９１は、ＶＳＳに電位固定されている。
　このような構成により、ダミーパッド５０ａとダミーゲート配線９１との間に、容量が発生する（図９（ｂ）において一点鎖線で図示している）。したがって、図８の構成よりも、さらに大きな容量値を有する容量セルを実現できる。また、ダミーパッド５０ａとダミーゲート配線９１との間の容量は、ゲート酸化膜を介した容量と比べて耐圧に優れている。
　図１０はダミーパッドを用いた容量セルのレイアウト構成の他の例を示す平面図である。図１０の構成では、図８の構成と同様に、Ｐ型トランジスタ領域ＰＡに設けられたダミーパッド５０ａは、配線８１ａおよびローカル配線８５ａを介して配線ＶＤＤと接続されており、また、Ｎ型トランジスタ領域ＮＡに設けられたダミーパッド５０ｂは、配線８１ｂおよびローカル配線８５ｂを介して配線ＶＳＳと接続されている。さらに、図１０の構成は、Ｙ方向に延びる同一直線上にあり、かつ、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとで分離されたダミーゲート配線９１ａ，９１ｂが配置されている。そして、ダミーゲート配線９１ａは、配線８１ｄおよびローカル配線８５ｄを介して、ダミーパッド５０ｂと接続されている。すなわち、第１ダミーゲート配線としてのダミーゲート配線９１ａはＶＳＳに電位固定されている。一方、ダミーゲート配線９１ｂは、配線８１ｅおよびローカル配線８５ｅを介して、ダミーパッド５０ａと接続されている。すなわち、第２ダミーゲート配線としてのダミーゲート配線９１ｂはＶＤＤに電位固定されている。なお、ダミーゲート配線９１ａ，９１ｂは、同一直線上に配置されていなくてもよい。
　このような構成により、ダミーパッド５０ａとダミーゲート配線９１ａとの間に容量が発生し、また、ダミーパッド５０ｂとダミーゲート配線９１ｂとの間に容量が発生する。すなわち、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとのそれぞれにおいて、耐圧に優れた大きな容量が構成される。したがって、図９の構成よりも、さらに大きな容量値を有する容量セルを実現できる。
　図１１はダミーパッドを用いた容量セルの他の構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は（ａ）の線Ａ－Ａ’における断面図である。ただし、図１１（ｂ）は図の見やすさのために拡大している。図１１の構成では、図９の構成と同様に、Ｐ型トランジスタ領域ＰＡに設けられたダミーパッド５０ａは、配線８１ａおよびローカル配線８５ａを介して配線ＶＤＤと接続されており、また、Ｎ型トランジスタ領域ＮＡに設けられたダミーパッド５０ｂは、配線８１ｂおよびローカル配線８５ｂを介して配線ＶＳＳと接続されている。また、ダミーパッド５０ａ同士の間に、Ｘ方向に並列に延びる複数本のナノワイヤ９２が設けられている。ここでは、ナノワイヤ９２は、Ｙ方向において３本ずつ並べて設けられており、また、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で６本、設けられている。Ｙ方向に延びるゲート配線９３は、ナノワイヤ９２の周囲を、ゲート絶縁膜９４を介して囲うように設けられている。ゲート配線９３は、配線８１ｃおよびローカル配線８５ｃを介して、ダミーパッド５０ｂと接続されている。すなわち、ゲート配線９３はＶＳＳに電位固定されている。
　このような構成により、ダミーパッド５０ａとゲート配線９３との間、および、ナノワイヤ９２とゲート配線９３との間に、容量が発生する（図１１（ｂ）において一点鎖線で図示している）。したがって、図９の構成よりも、さらに大きな容量値を有する容量セルを実現できる。なお、図１１の構成では、ナノワイヤ９２の本数は６としたが、これに限られるものではない。
　また、図１０のように、ゲート配線がＰ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとで分離された構成において、ダミーパッド５０ａ同士の間、および、ダミーパッド５０ｂ同士の間に、それぞれ、ナノワイヤを設けるようにしてもかまわない。これにより、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとのそれぞれにおいて、ゲート絶縁膜を介した容量が構成される。
　図１２はダミーパッドを用いた容量セルの他の構成例を示す図である。図１２において、（ａ）は図９の構成においてローカル配線８５ｂを省いた構成、（ｂ）は図１１の構成においてローカル配線８５ｂを省いた構成である。図９や図１１の構成では、Ｎ型トランジスタ領域ＮＡにおいて、ダミーパッド５０ｂ、ダミーゲート配線９１、ゲート配線９３はいずれもＶＳＳに電位固定されており、このため容量は構成されていない。したがって、図１２に示すように、ダミーパッド５０ｂと配線５１ｂとを接続するローカル配線８５ｂは省いてもかまわない。
　なお、図８～図１２では、セル幅がゲートピッチの２倍であるフィラーセルを例にとって容量セルの構成を図示したが、ダミーパッドを有するセル列終端セルについても、同様に、容量セルを構成することができる。また、他のセル幅を有するフィラーセルやセル列終端セルについても、同様に、容量セルを構成することができる。
　図１３は図１２の構成のセル幅を広げたバリエーションを示す図である。図１３において、（ａ）は図１２（ａ）の構成のセル幅をゲートピッチの６倍に広げた構成、（ｂ）は図１２（ｂ）の構成のセル幅をゲートピッチの６倍に広げた構成である。
　なお、上の説明では、ナノワイヤは円柱状であるものとしたが、ナノワイヤの形状はこれに限られるものではない。例えば、ナノワイヤの断面形状が楕円形や長円形であってもよいし、ナノワイヤが四角柱などの角柱状であってもかまわない。
　また、上の説明では、ナノワイヤＦＥＴにおいて、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、分離して、形成されるものとした。ただし、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、一体に形成される場合もある。図１４は図２のレイアウト構成の変形例である。図１４では、パッド２１，２２，２３，２４，２５，２６は、それぞれ、Ｙ方向に４本ずつ設けられたナノワイヤ１１，１２，１３，１４に対して、一体に形成されている。また、ダミーパッド５１，５２，５３，５４は、それぞれ、一体に形成されている。
　また、上の説明では、スタンダードセルにおいて、パッドの幅やパッド間隔は全て同一であるものとしたが、これに限られるものではない。例えばスタンダードセルは、幅が異なるパッドを備えていてもよいし、パッド間隔が異なっていてかまわない。この場合でも、パッドが同一ピッチで配置されていれば、規則的なパッドの配置パターンを実現することができる。また、Ｐ型トランジスタ領域とＮ型トランジスタ領域とにおいて、Ｘ方向におけるパッドの位置が一致していなくてもかまわない。ただし、一致している方が好ましい。
　また、上の説明では、ゲート配線のピッチは、パッドのピッチと等しいものとしたが、これに限られるものではない。また、ゲート配線は、Ｐ型トランジスタ領域およびＮ型トランジスタ領域にわたって、Ｙ方向に直線状に延びているものとしたが、これに限られるものではない。
　本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供するため、半導体集積回路装置の性能向上に有用である。
５　ダミーパッド
１１，１２，１３，１４　ナノワイヤ
２１，２２，２３，２４，２５，２６　パッド
３６　ダミーゲート配線
５０　ダミーパッド
５０ａ　ダミーパッド（第１ダミーパッド）
５０ｂ　ダミーパッド（第２ダミーパッド）
５１，５２，５３，５４　ダミーパッド
６５　ダミーゲート配線
７１，７２，７３，７４，７５，７６　ナノワイヤ
９１，９３　ダミーゲート配線
９１ａ　ダミーゲート配線（第１ダミーゲート配線）
９１ｂ　ダミーゲート配線（第２ダミーゲート配線）
９２　ナノワイヤ
９３　ゲート配線
Ｃ　スタンダードセル
Ｃ１　第１スタンダードセル
Ｃ２，Ｃ２Ａ，Ｃ２Ｂ　第２スタンダードセル
ＣＦＬ　フィラーセル
ＣＥＣ　セル列終端セル
Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２　ナノワイヤＦＥＴ

Claims (12)

  1. 　ナノワイヤＦＥＴ（Field Effect Transistor）を備え、論理機能を有する第１スタンダードセルと、
    　前記第１スタンダードセルに第１方向において隣接して配置されており、論理機能を有しない第２スタンダードセルとを備え、
    　前記ナノワイヤＦＥＴは、
    　前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、
    　前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドとを備え、
    　前記第２スタンダードセルは、
    　回路の論理機能に寄与しないパッドである、ダミーパッドを備えている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記ダミーパッドは、前記パッドと、前記第１方向の寸法であるパッド幅、前記第１方向と垂直をなす第２方向の寸法であるパッド高さ、および、前記第２方向における配置位置のうち少なくともいずれか１つが同一である
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記ダミーパッドおよび前記パッドは、前記第１方向において、同一ピッチで配置されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記ダミーパッドは、前記第１方向において並べて配置された第１および第２ダミーパッドを含み、
    　前記第２スタンダードセルは、
    　前記第１ダミーパッドと前記第２ダミーパッドとの間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤを備えている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、
    　前記第１方向におけるセル端に配置されたダミーゲート配線と、
    　前記ダミーパッドと前記ダミーゲート配線との間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤとを備えている
    ことを特徴とする半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２スタンダードセルは、第１および第２の電源電位が与えられており、
    　前記ダミーパッドは、前記第１の電源電位が与えられている第１ダミーパッドを含む
    ことを特徴とする半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    　前記第２スタンダードセルは、前記２個のダミーパッド同士の間を、前記第１方向と垂直をなす第２方向に延びるダミーゲート配線を備え、
    　前記ダミーゲート配線は、前記第２の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  8. 　請求項６記載の半導体集積回路装置において、
    　前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    　前記第２スタンダードセルは、
    　前記２個のダミーパッド同士の間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、第２ナノワイヤと、
    　前記第１方向と垂直をなす第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられたゲート配線とを備え、
    　前記ゲート配線は、前記第２の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  9. 　請求項６記載の半導体集積回路装置において、
    　前記ダミーパッドは、前記第２の電源電位が与えられている第２ダミーパッドを含む
    ことを特徴とする半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    　前記第２ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    　前記第２スタンダードセルは、
    　前記第１ダミーパッドに含まれた前記２個のダミーパッド同士の間を、前記第１方向と垂直をなす第２方向に延びる、第１ダミーゲート配線と、
    　前記第２ダミーパッドに含まれた前記２個のダミーパッド同士の間を、前記第２方向に延びる、第２ダミーゲート配線とを備え、
    　前記第１ダミーゲート配線は、前記第２の電源電位が与えられており、
    　前記第２ダミーゲート配線は、前記第１の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  11. 　請求項１０記載の半導体集積回路装置において、
    　前記第１ダミーゲート配線と前記第２ダミーゲート配線とは、前記第２方向に延びる同一直線上に、配置されている
    ことを特徴とする半導体集積回路装置。
  12. 　請求項１～１１のうちいずれか１項記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、フィラーセル、または、セル列終端セルである
    ことを特徴とする半導体集積回路装置。
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