CN113196463A - 半导体集成电路装置 - Google Patents

半导体集成电路装置 Download PDF

Info

Publication number
CN113196463A
CN113196463A CN201980083427.3A CN201980083427A CN113196463A CN 113196463 A CN113196463 A CN 113196463A CN 201980083427 A CN201980083427 A CN 201980083427A CN 113196463 A CN113196463 A CN 113196463A
Authority
CN
China
Prior art keywords
power supply
wiring
transistor
local
supply wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980083427.3A
Other languages
English (en)
Other versions
CN113196463B (zh
Inventor
白木阳子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sothink Corp
Original Assignee
Sothink Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sothink Corp filed Critical Sothink Corp
Publication of CN113196463A publication Critical patent/CN113196463A/zh
Application granted granted Critical
Publication of CN113196463B publication Critical patent/CN113196463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11811—Basic cell P to N transistor count
    • H01L2027/11812—4-T CMOS basic cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11835—Degree of specialisation for implementing specific functions
    • H01L2027/1184—Implementation of analog circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11861—Substrate and well contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11862—Horizontal or vertical grid line density
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11864—Yield or reliability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11883—Levels of metallisation
    • H01L2027/11885—Two levels of metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

提供一种使用了CFET(Complementary FET)的标准单元的版图构造。俯视时在电源布线(11、12)之间存在立体构造晶体管即晶体管(P1、N1)，晶体管(N1)在深度方向上形成在比晶体管(P1)靠上的位置。局部布线(42)与晶体管(P1)的源极或漏极相连，局部布线(44)与晶体管(N1)的源极或漏极相连。局部布线(42、44)沿Y方向延伸，当俯视时彼此相重叠，并且当俯视时均与电源布线(11、12)重叠。

Description

半导体集成电路装置
技术领域
本公开涉及一种半导体集成电路装置，其包括标准单元，该标准单元包括立体构造晶体管。
背景技术
标准单元法是在半导体基板上形成半导体集成电路的一种已知方法。标准单元法指的是以下方法，即，事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，然后将多个标准单元布置在半导体基板上，再用布线将这些标准单元连接起来，这样来设计LSI芯片。
LSI的基本构成要素即晶体管通过缩小栅极长度(按比例缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为了解决该问题，人们已开始积极对立体构造晶体管进行研究，即，将晶体管构造从现有的平面型变为立体型。
在非专利文献1、2中公开了这样的新器件：将立体构造的P型FET和N型FET沿相对于基板垂直的方向层叠而成的立体构造器件、以及使用该立体构造器件的标准单元。
非专利文献1：Ryckaert J.et al.，“The Complementary FET(CFET)for CMOSscaling beyond N3”，2018Symposium on VLSI Technology Digest of TechnicalPapers
非专利文献2：A.Mocuta et al.，“Enabling CMOS Scaling Towards 3nm andBeyond”，2018Symposium on VLSI Technology Digest of Technical Papers
发明内容
-发明要解决的技术问题-
在本说明书中，根据非专利文献1的记载，把将立体构造的P型FET和N型FET沿相对于基板垂直的方向层叠而成的立体构造器件称为CFET(Complementary FET)。将相对于基板垂直的方向称为深度方向。
在微细工艺中，版图图案的成品尺寸取决于版图图案的密度和周围图案的形状等。如果版图图案的成品尺寸有偏差，则会产生半导体集成电路的性能偏差、可靠性降低、成品率降低等问题。如果周围图案的形状不确定，则半导体集成电路的性能的预测性也会降低。
本公开的目的在于提供一种版图构造，对于使用了CFET的标准单元，该版图构造能够抑制版图图案形状的偏差，并且能够提高半导体集成电路的性能的预测性。
-用以解决技术问题的技术方案-
本公开的第一方面涉及一种包括标准单元的半导体集成电路装置，所述标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、第一局部布线以及第二局部布线，所述第一电源布线沿第一方向延伸，并供给第一电源电压，所述第二电源布线沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是俯视时位于所述第一电源布线和所述第二电源布线之间的第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成在比所述第一晶体管靠上的位置，并且俯视时位于所述第一电源布线和所述第二电源布线之间的第二导电型的立体构造晶体管，所述第一局部布线沿与所述第一方向垂直的方向即第二方向延伸，并与所述第一晶体管的源极或漏极相连，所述第二局部布线沿所述第二方向延伸，并且俯视时与所述第一局部布线重叠，并与所述第二晶体管的源极或漏极相连，所述第一局部布线和所述第二局部布线在俯视时均与所述第一电源布线和所述第二电源布线重叠。
根据该方面，在标准单元中，俯视时在第一电源布线和第二电源布线之间存在第一导电型的立体构造晶体管即第一晶体管、和第二导电型的立体构造晶体管即第二晶体管。第二晶体管在深度方向上形成在比第一晶体管靠上的位置。第一局部布线与第一晶体管的源极或漏极相连，第二局部布线与第二晶体管的源极或漏极相连。第一局部布线和第二局部布线沿与第一方向垂直的第二方向延伸，并且俯视时彼此相重叠，其中，第一电源布线和第二电源布线沿所述第一方向延伸。第一局部布线和第二局部布线在俯视时均与第一电源布线和第二电源布线重叠。即，第一局部布线和第二局部布线具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了第一局部布线和第二局部布线周围的布线图案形状的偏差。因此，能够抑制半导体集成电路的性能偏差、可靠性降低、成品率降低，并且能够提高半导体集成电路的性能的预测性。
本公开的第二方面涉及一种包括标准单元的半导体集成电路装置，所述标准单元包括第一电源布线、第二电源布线、第三电源布线、第一晶体管、第二晶体管、第一局部布线以及第二局部布线，所述第一电源布线沿第一方向延伸，并供给第一电源电压，所述第二电源布线沿所述第一方向延伸，并供给所述第一电源电压，所述第三电源布线在所述第一电源布线和所述第二电源布线之间沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是俯视时位于所述第一电源布线和所述第三电源布线之间的第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成在比所述第一晶体管靠上的位置，并且俯视时位于所述第一电源布线和所述第三电源布线之间的第二导电型的立体构造晶体管，所述第一局部布线沿与所述第一方向垂直的方向即第二方向延伸，并与所述第一晶体管的源极或漏极相连，所述第二局部布线沿所述第二方向延伸，并且俯视时与所述第一局部布线重叠，并与所述第二晶体管的源极或漏极相连，所述第一局部布线和所述第二局部布线中的至少任一者在俯视时与所述第一电源布线、所述第二电源布线以及所述第三电源布线重叠。
根据该方面，在标准单元中，俯视时在第一电源布线和第三电源布线之间存在第一导电型的立体构造晶体管即第一晶体管、和第二导电型的立体构造晶体管即第二晶体管。第二晶体管在深度方向上形成在比第一晶体管靠上的位置。第一局部布线与第一晶体管的源极或漏极相连，第二局部布线与第二晶体管的源极或漏极相连。第一局部布线和第二局部布线沿着与第一方向垂直的第二方向延伸，并且当俯视时彼此相重叠，其中，第一电源布线、第二电源布线以及第三电源布线沿第一方向延伸。第一局部布线和第二局部布线中的至少任一者在俯视时与第一电源布线、第二电源布线以及第三电源布线重叠。即，第一局部布线和第二局部布线中的至少任一者具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了第一局部布线和第二局部布线周围的布线图案形状的偏差。因此，能够抑制半导体集成电路的性能偏差、可靠性降低、成品率降低，并且能够提高半导体集成电路的性能的预测性。
本公开的第三方面涉及一种包括第一标准单元和在第一方向上与所述第一标准单元相邻布置的第二标准单元的半导体集成电路装置，所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管以及第二晶体管，所述第一电源布线沿所述第一方向延伸，并供给第一电源电压，所述第二电源布线沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是俯视时位于所述第一电源布线和所述第二电源布线之间的第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成在比所述第一晶体管靠上的位置，并且俯视时位于所述第一电源布线和所述第二电源布线之间的第二导电型的立体构造晶体管，所述第二标准单元包括第三电源布线、第四电源布线、第三晶体管以及第四晶体管，所述第三电源布线沿所述第一方向延伸，并供给所述第一电源电压，所述第四电源布线沿所述第一方向延伸，并供给所述第二电源电压，所述第三晶体管是俯视时位于所述第三电源布线和所述第四电源布线之间的所述第一导电型的立体构造晶体管，所述第四晶体管是在深度方向上形成在比所述第三晶体管靠上的位置，并且俯视时位于所述第三电源布线和所述第四电源布线之间的所述第二导电型的立体构造晶体管，所述第一晶体管和所述第三晶体管夹着所述第一标准单元和所述第二标准单元之间的边界即单元边界对置，并且所述第二晶体管和所述第四晶体管也夹着所述第一标准单元和所述第二标准单元之间的边界即单元边界对置，所述第一标准单元包括第一局部布线和第二局部布线，所述第一局部布线沿与所述第一方向垂直的方向即第二方向延伸，并与所述第一晶体管的源极和漏极中靠近所述单元边界的一者相连，所述第二局部布线沿所述第二方向延伸，并且俯视时与所述第一局部布线重叠，并与所述第二晶体管的源极和漏极中靠近所述单元边界的一者相连，所述第一局部布线和所述第二局部布线在俯视时均与所述第一电源布线和所述第二电源布线重叠。
根据该方面，在第一标准单元中，俯视时在第一电源布线和第二电源布线之间存在第一导电型的立体构造晶体管即第一晶体管、和第二导电型的立体构造晶体管即第二晶体管。第二晶体管在深度方向上形成在比第一晶体管靠上的位置。在第二标准单元中，俯视时在第三电源布线和第四电源布线之间存在第一导电型的立体构造晶体管即第三晶体管、和第二导电型的立体构造晶体管即第四晶体管。第三晶体管在深度方向上形成在比第四晶体管靠上的位置。第一晶体管和第三晶体管夹着第一标准单元和第二标准单元的单元边界对置，第二晶体管和第四晶体管也夹着第一标准单元和第二标准单元的单元边界对置。
第一局部布线与第一晶体管的源极和漏极中靠近单元边界的一者相连，第二局部布线与第二晶体管的源极和漏极中靠近单元边界的一者相连。第一局部布线和第二局部布线沿与第一方向垂直的第二方向延伸，并且俯视时彼此相重叠，其中，第一电源布线和第二电源布线沿第一方向延伸。第一局部布线和第二局部布线在俯视时均与第一电源布线和第二电源布线重叠。因此，第一局部布线和第二局部布线具有构成逻辑功能所不需要的冗余部分。这样一来，第二标准单元中的局部布线的成品尺寸的预测性得以提高，因此能够提高半导体集成电路的性能的预测性。
-发明的效果-
根据本公开，就包括使用了CFET的标准单元的半导体集成电路装置而言，能够抑制性能偏差、可靠性降低、成品率降低，并且能够提高性能的预测性。
附图说明
图1(a)、(b)是俯视图，其示出第一实施方式所涉及的标准单元的版图构造的示例；
图2是沿图1的版图构造的俯视图中的横向剖开而得到的剖视图；
图3(a)～(c)是沿图1的版图构造的俯视图中的纵向剖开而得到的剖视图；
图4是图1的标准单元的电路图；
图5(a)、(b)是俯视图，其示出第一实施方式所涉及的标准单元的版图构造的其他示例；
图6是图5的标准单元的电路图；
图7(a)、(b)是俯视图，其示出第二实施方式所涉及的标准单元的版图构造的示例；
图8是图7的标准单元的电路图；
图9(a)、(b)是俯视图，其示出第二实施方式所涉及的标准单元的版图构造的示例；
图10是图9的标准单元的电路图；
图11是示出使用了各实施方式所示的标准单元的电路块的版图示例；
图12是示出使用了各实施方式所示的标准单元的电路块的版图示例；
图13是剖视图，其示出包括CFET的半导体装置的构造；
图14是剖视图，其示出包括CFET的半导体装置的构造；
图15是剖视图，其示出包括CFET的半导体装置的构造；
图16是俯视图，其示出包括CFET的半导体装置的构造。
具体实施方式
下面，参照附图对实施方式做详细的说明。在下面的实施方式中，半导体集成电路装置包括多个标准单元(在本说明书中，适当地简称为单元)，多个该标准单元中的至少一部分包括CFET，即，将立体构造的P型FET和N型FET沿相对于基板垂直的方向层叠而成的立体构造器件。
首先，对CFET的基本构造进行说明。图13～图16是示出包括CFET的半导体装置的构造的图，图13是沿X方向剖开的剖视图，图14是沿Y方向剖开的栅极部分的剖视图，图15是沿Y方向剖开的源极/漏极部分的剖视图，图16是俯视图。需要说明的是，X方向为纳米线延伸的方向，Y方向为栅极延伸的方向，Z方向为与基板面垂直的方向。图13～图16是简图，各部分的尺寸和位置等不一定相互一致。
在该半导体装置中，在硅(Si)基板等半导体基板301的表面形成有元件分离区域302，由元件分离区域302划分出元件有源区域30a。在元件有源区域30a中，在P型FET上形成有N型FET。
在元件有源区域30a中，在半导体基板301上形成有堆叠晶体管构造390a。堆叠晶体管构造390a包括形成于半导体基板301上的栅极构造391。栅极构造391包括栅极电极356、多条纳米线358、栅极绝缘膜355以及绝缘膜357。栅极电极356沿Y方向延伸并沿Z方向立起来。纳米线358在X方向上穿过栅极电极356，并且沿Y方向和Z方向排列。栅极绝缘膜355形成在栅极电极356和纳米线358之间。栅极电极356和栅极绝缘膜355在X方向上形成在从纳米线358的两端朝向纳米线358的中间后退后所到达的位置，在该经后退而空出的部分形成有绝缘膜357。在半导体基板301上，在绝缘膜357的两侧形成有绝缘膜316。321、322是层间绝缘膜。
如图14所示，栅极电极356通过设置在开口部375中的通孔385与上层布线相连。
例如，能够将钛、钛的氮化物或多晶硅等用于栅极电极356。例如，能够将铪的氧化物、铝的氧化物或铪和铝的氧化物等高介电常数材料用于栅极绝缘膜355。例如，能够将硅等用于纳米线358。例如，能够将硅的氧化物或硅的氮化物等用于绝缘膜316、绝缘膜357。
在该半导体装置中，沿Z方向排列的纳米线358的数量为四条，在元件有源区域30a中，在半导体基板301侧的两条纳米线358的各端部形成有p型半导体层331p。与p型半导体层331p相接的两条局部布线386形成为在X方向上夹着栅极构造391。在远离半导体基板101侧的两条纳米线358的各端部形成有n型半导体层341n。与n型半导体层341n相接的两条局部布线388形成为在X方向上夹着栅极构造391。在局部布线386和局部布线388之间形成有绝缘膜332。在局部布线388上形成有绝缘膜389。例如，p型半导体层331p是p型SiGe层，n型半导体层341n是n型Si层。例如，能够将硅的氧化物或硅的氮化物等用于绝缘膜332。
如图15所示，局部布线388经由通孔3071与埋入布线3101相连。局部布线386经由通孔3072与埋入布线3102相连。
如上所述，堆叠晶体管构造390a具有P型FET，该P型FET包括栅极电极356、纳米线358、栅极绝缘膜355以及p型半导体层331p。在该P型FET中，一个p型半导体层331p作为源极区域发挥作用，另一个p型半导体层331p作为漏极区域发挥作用，纳米线358作为沟道发挥作用。堆叠晶体管构造390a还具有N型FET，N型FET包括栅极电极356、纳米线358、栅极绝缘膜355以及n型半导体层341n。在该N型FET中，一个n型半导体层341n作为源极区域发挥作用，另一个n型半导体层341n作为漏极区域发挥作用，纳米线358作为沟道发挥作用。
需要说明的是，比堆叠晶体管构造靠上的上层利用通孔和金属布线进行晶体管间的布线等，但这些都能够利用已知的布线工艺实现。
需要说明的是，此处，P型FET和N型FET中的纳米线的数量分别在Y方向上为四条，在Z方向上为两条，共计各八条，但纳米线的数量并不局限于此。P型FET和N型FET的纳米线的数量也可以不同。
在本说明书中，将形成在纳米线的两端且构成成为晶体管的源极或漏极的端子的半导体层部称为“焊盘”。在上述CFET的基本构造示例中，p型半导体层331p和n型半导体层341n就相当于焊盘。
在以下的实施方式中的俯视图和剖视图中，有时将省略各绝缘膜等的图示。在以下的实施方式中的俯视图和剖视图中，有时将纳米线及其两侧的焊盘绘制成经简化后的直线状。在本说明书中，像“相同尺寸”等意为尺寸等相同的表述包含制造上的偏差范围。
(第一实施方式)
图1～图3是示出第一实施方式所涉及的单元的版图构造的示例图，图1(a)、(b)是俯视图，图2是沿俯视图中的横向剖开而得到的剖视图，图3(a)～(c)是沿俯视图中的纵向剖开而得到的剖视图。具体而言，图1(a)示出下部，即，包括形成在靠近基板的一侧的立体构造晶体管(此处为P型纳米线FET)的部分，而图1(b)示出上部，即，包括形成在远离基板的一侧的立体构造晶体管(此处为N型纳米线FET)的部分。图2是沿线X1-X1’剖开的剖视图，图3(a)是沿线Y1-Y1’剖开的剖视图，图3(b)是沿线Y2-Y2’剖开的剖视图，图3(c)是沿线Y3-Y3’剖开的剖视图。
图4是图1～图3所示单元的电路图。如图4所示，图1～图3所示的单元具有P型晶体管P1和N型晶体管N1，从而实现输入A、输出Y的反相电路。
需要说明的是，在下述说明中，在图1等俯视图中，将附图横向设为X方向(相当于第一方向)，将附图纵向设为Y方向(相当于第二方向)，将垂直于基板面的方向设为Z方向(相当于深度方向)。在图1等俯视图中沿纵向和横向延伸的虚线和在图2等剖视图中沿纵向延伸的虚线是在设计时用于布置部件的网格线。网格线在X方向上等间距地布置，在Y方向上也是等间距地布置。需要说明的是，在X方向和Y方向上，网格线间距既可以相同，也可以不同。每层的网格线间距也可以不同。而且，各部件并非必须要布置在网格线上。不过，从抑制制造偏差的观点出发，优选将部件布置在网格线上。
如图1(a)所示，在单元的Y方向上的两端，分别设有沿X方向延伸的电源布线11、12。电源布线11、12都是形成于埋入布线层的埋入电源布线(BPR：Buried Power Rail)。电源布线11供给电源电压VDD，电源布线12供给电源电压VSS。
在M1布线层形成有沿X方向延伸的布线61、62。布线61相当于输入A，布线62相当于输出Y。
在单元的下部形成有沿X方向延伸的纳米线21，在单元的上部形成有沿X方向延伸的纳米线26。纳米线21、26在俯视时相重叠。掺杂有P型半导体的焊盘22a、22b形成在纳米线21的两端。掺杂有N型半导体的焊盘27a、27b形成在纳米线26的两端。纳米线21构成P型晶体管P1的沟道部，焊盘22a、22b构成成为P型晶体管P1的源极或漏极的端子。纳米线26构成N型晶体管N1的沟道部，焊盘27a、27b构成成为N型晶体管N1的源极或漏极的端子。P型晶体管P1在Z方向上形成在比埋入布线层靠上的位置，N型晶体管N1在Z方向上形成在比P型晶体管P1靠上的位置。
栅极布线31在单元的X方向上的大致中央位置处沿Y方向延伸，并且从单元的下部沿Z方向一直延伸到单元的上部。栅极布线31成为P型晶体管P1和N型晶体管N1的栅极。即，由纳米线21、栅极布线31以及焊盘22a、22b构成P型晶体管P1。由纳米线26、栅极布线31以及焊盘27a、27b构成N型晶体管N1。在单元的X方向上的两端还形成有虚设栅极布线35a、35b。与栅极布线31相同，虚设栅极布线35a、35b沿Y方向和Z方向延伸。
在单元的下部，形成有沿Y方向延伸的局部布线41、42。局部布线41与焊盘22a相连。局部布线42与焊盘22b相连。在单元的上部，形成有沿Y方向延伸的局部布线43、44。局部布线43与焊盘27a相连。局部布线44与焊盘27b相连。
局部布线41延伸到当俯视时与电源布线11重叠的位置处，且通过接触孔51与电源布线11相连。接触孔51形成在俯视时电源布线11和局部布线41重叠的位置处。局部布线43延伸到俯视时与电源布线12重叠的位置处，且通过接触孔52与电源布线12相连。接触孔52形成在俯视时电源布线12和局部布线43重叠的位置处。局部布线42、44通过接触孔53相连。接触孔53形成在俯视时局部布线42和局部布线44重叠的位置处。
布线61通过接触孔71与栅极布线31相连。布线62通过接触孔72与局部布线44相连。
此处，在本实施方式所涉及的单元的版图构造中，局部布线具有构成逻辑功能所不需要的冗余部分。这样一来，在半导体集成电路装置中就降低了局部布线的密度不均匀性，并且降低了该局部布线周围的布线形状的偏差。
具体而言，局部布线42、43、44延伸到俯视时与电源布线11、12这两者重叠的位置处。局部布线42、44通过接触孔53相连，但与电源布线11、12电分离。俯视时相重叠的局部布线42、44在Y方向上具有相同的长度，并且两端的位置对齐。
即，局部布线42是用于将晶体管P1的漏极与输出Y连接起来的布线，局部布线44是用于将晶体管N1的漏极与输出Y连接起来的布线。因此，局部布线42、44只要形成为能够与成为输出Y的M1布线62相连即可，不需要延伸到俯视时与电源布线12重叠的位置处。然而，在本实施方式中，局部布线42、44沿Y方向向下延伸，并且当俯视时与电源布线12重叠。
局部布线43是用于将电源电压VSS供往晶体管N1的源极的布线。因此，局部布线43只要形成为能够与电源布线12相连即可，不需要延伸到俯视时与电源布线11重叠的位置处。然而，在本实施方式中，局部布线43沿Y方向向上延伸，并且当俯视时与电源布线11重叠。
如上所述，根据本实施方式，局部布线42和局部布线44沿Y方向延伸，并且当俯视时彼此相重叠。局部布线42、44在俯视时均与电源布线11、12重叠。即，局部布线42、44具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了局部布线42、44周围的布线图案形状的偏差。因此，能够抑制半导体集成电路的性能偏差、可靠性降低、成品率降低，并且能够提高半导体集成电路的性能的预测性。
需要说明的是，俯视时相重叠的局部布线42、44在Y方向上具有相同的长度，并且两端的位置对齐，但它们也可以具有不同的长度，并且两端的位置也可以不对齐。
(其他示例之一)
图5是示出第一实施方式所涉及的单元的版图构造的其他示例的俯视图，(a)示出包括P型纳米线FET的下部，(b)示出包括N型纳米线FET的上部。图6是图5所示单元的电路图。如图6所示，图5所示的单元具有P型晶体管P11、P12和N型晶体管N11、N12，从而实现输入A、B、输出Y的二输入NAND电路。需要说明的是，能够参照第一实施方式中所示的图2和图3来理解单元的剖面构造。
在M1布线层，形成有沿X方向延伸的布线161、162、163。布线161相当于输入A，布线162相当于输入B，布线163相当于输出Y。
在单元的下部形成有沿X方向延伸的纳米线121a、121b，在单元的上部形成有沿X方向延伸的纳米线126a、126b。在图中，掺杂有N型半导体的焊盘122a形成在纳米线121a的左侧，掺杂有P型半导体的焊盘122b形成在纳米线121b的右侧。掺杂有P型半导体的焊盘122c形成在纳米线121a、121b之间。在图中，掺杂有N型半导体的焊盘127a形成在纳米线126a的左侧，掺杂有N型半导体的焊盘127b形成在纳米线126b的右侧。掺杂有N型半导体的焊盘127c形成在纳米线126a、126b之间。
栅极布线131、132沿Y方向延伸，并且从单元的下部沿Z方向一直延伸到单元的上部。栅极布线131成为P型晶体管P11和N型晶体管N11的栅极，栅极布线132成为P型晶体管P12和N型晶体管N12的栅极。在单元的X方向上的两端还形成有虚设栅极布线135a、135b。与栅极布线131、132相同，虚设栅极布线135a、135b沿Y方向和Z方向延伸。
在单元的下部，形成有沿Y方向延伸的局部布线141、142、143。局部布线141与焊盘122a相连。局部布线142与焊盘122b相连。局部布线143与焊盘122c相连。在单元的上部，形成有沿Y方向延伸的局部布线144、145、146。局部布线144与焊盘127a相连。局部布线145与焊盘127b相连。局部布线146与焊盘127c相连。
局部布线141延伸到俯视时与电源布线11重叠的位置处，且通过接触孔151与电源布线11相连。局部布线142延伸到俯视时与电源布线11重叠的位置处，且通过接触孔152与电源布线11相连。局部布线144延伸到俯视时与电源布线12重叠的位置处，且通过接触孔153与电源布线12相连。
布线161通过接触孔171与栅极布线131相连。布线162通过接触孔172与栅极布线132相连。布线163通过接触孔173与局部布线145相连，并且通过接触孔174与局部布线143相连。
此处，在本示例所涉及的单元的版图构造中，局部布线也具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了该局部布线周围的布线形状的偏差。
具体而言，局部布线142、143、144、145延伸到俯视时与电源布线11、12这两者重叠的位置处。俯视时相重叠的局部布线142、145在Y方向上具有相同的长度，并且两端的位置对齐。局部布线146延伸到俯视时与电源布线12重叠的位置处。
即，局部布线142是用于将电源电压VDD供往晶体管P12的源极的布线。因此，局部布线142只要形成为能够与电源布线11相连即可，不需要延伸到俯视时与电源布线12重叠的位置处。局部布线143是用于将晶体管P11、P12的漏极与输出Y连接起来的布线。因此，局部布线143只要形成为能够与成为输出Y的M1布线163连接即可，不需要延伸到俯视时与电源布线12重叠的位置处。然而，在本示例中，局部布线142、143沿Y方向向下延伸，并且当俯视时与电源布线12重叠。
局部布线144是用于将电源电压VSS供往晶体管N11的源极的布线。因此，局部布线144只要形成为能够与电源布线12连接即可，不需要延伸到俯视时与电源布线11重叠的位置处。然而，在本示例中，局部布线144沿Y方向向上延伸，并且当俯视时与电源布线11重叠。
局部布线145是用于将晶体管N12的漏极与输出Y连接起来的布线。因此，局部布线145只要形成为能够与成为输出Y的M1布线163相连即可，不需要延伸到俯视时与电源布线12重叠的位置处。局部布线146是成为晶体管N11、N12的连接节点的布线。由图6的电路图可知，晶体管N11、N12的连接节点不与其他布线相连。因此，局部布线146不需要延伸到俯视时与电源布线12重叠的位置处。然而，在本示例中，局部布线145、146沿Y方向向下延伸，并且当俯视时与电源布线12重叠。
如上所述，根据本示例，局部布线142和局部布线145沿Y方向延伸，并且当俯视时彼此相重叠。局部布线142、145在俯视时均与电源布线11、12重叠。即，局部布线142、145具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了局部布线142、145周围的布线图案形状的偏差。因此，能够抑制半导体集成电路的性能偏差、可靠性降低、成品率降低，并且能够提高半导体集成电路的性能的预测性。
成为不与其他布线相连的晶体管N11、N12的连接节点的局部布线146还具有冗余部分。这样一来，就进一步降低了半导体集成电路装置中的局部布线的密度不均匀性，并且进一步降低了局部布线146周围的布线图案形状的偏差。
需要说明的是，俯视时相重叠的局部布线142、145在Y方向上也可以具有不同的长度，并且两端的位置也可以不对齐。
(其他示例之二)
图7是示出第一实施方式所涉及的单元的版图构造的其他示例的俯视图，(a)示出包括P型纳米线FET的下部，(b)示出包括N型纳米线FET的上部。图8是图7所示单元的电路图。如图8所示，图7所示的单元具有P型晶体管P21、P22和N型晶体管N21、N22，从而实现了输入A、B、输出Y的二输入NOR电路。需要说明的是，能够参照第一实施方式中所示的图2和图3来理解单元的剖面构造。
在M1布线层，形成有沿X方向延伸的布线261、262、263。布线261相当于输入A，布线262相当于输入B，布线263相当于输出Y。
在单元的下部形成有沿X方向延伸的纳米线221a、221b，在单元的上部形成有沿X方向延伸的纳米线226a、226b。在图中，掺杂有P型半导体的焊盘222a形成在纳米线221a的左侧，掺杂有P型半导体的焊盘222b形成在纳米线221b的右侧。掺杂有P型半导体的焊盘222c形成在纳米线221a、221b之间。在图中，掺杂有N型半导体的焊盘227a形成在纳米线226a的左侧，掺杂有N型半导体的焊盘227b形成在纳米线226b的右侧。掺杂有N型半导体的焊盘227c形成在纳米线226a、226b之间。
栅极布线231、232沿Y方向延伸，并且从单元的下部沿Z方向一直延伸到单元的上部。栅极布线231成为P型晶体管P21和N型晶体管N21的栅极，栅极布线232成为P型晶体管P22和N型晶体管N22的栅极。在单元的X方向上的两端还形成有虚设栅极布线235a、235b。与栅极布线231、232相同，虚设栅极布线235a、235b沿Y方向和Z方向延伸。
在单元的下部，形成有沿Y方向延伸的局部布线241、242、243。局部布线241与焊盘222a相连。局部布线242与焊盘222b相连。局部布线243与焊盘222c相连。在单元的上部，形成有沿Y方向延伸的局部布线244、245、246。局部布线244与焊盘227a相连。局部布线245与焊盘227b相连。局部布线246与焊盘227c相连。
局部布线241延伸到俯视时与电源布线11重叠的位置处，且通过接触孔251与电源布线11相连。局部布线244延伸到俯视时与电源布线12重叠的位置处，且通过接触孔252与电源布线12相连。局部布线245延伸到俯视时与电源布线12重叠的位置处，且通过接触孔253与电源布线12相连。
布线261通过接触孔271与栅极布线231相连。布线262通过接触孔272与栅极布线232相连。布线263通过接触孔273与局部布线242相连，并且通过接触孔274与局部布线246相连。
此处，在本示例所涉及的单元的版图构造中，局部布线也具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了该局部布线周围的布线形状的偏差。
具体而言，局部布线243、244、246延伸到俯视时与电源布线11、12这两者重叠的位置处。俯视时相重叠的局部布线243、246在Y方向上具有相同的长度，并且两端的位置对齐。局部布线246延伸到俯视时与电源布线12重叠的位置处。
即，局部布线243是成为晶体管P21、P22的连接节点的布线。由图8的电路图可知，晶体管P21、P22的连接节点不与其他布线相连。因此，局部布线243不需要延伸到俯视时与电源布线11、12重叠的位置处。然而，在本示例中，局部布线243沿Y方向朝两侧延伸，并且俯视时与电源布线11、12重叠。
局部布线244是用于将电源电压VSS供往晶体管N21的源极的布线。因此，局部布线244只要形成为能够与电源布线12连接即可，不需要延伸到俯视时与电源布线11重叠的位置处。然而，在本示例中，局部布线244沿Y方向向上延伸，并且俯视时与电源布线11重叠。
局部布线246是用于将晶体管N21、N22的漏极与输出Y连接起来的布线。因此，局部布线246只要形成为能够与成为输出Y的M1布线263连接即可，不需要延伸到俯视时与电源布线12重叠的位置处。然而，在本示例中，局部布线246沿Y方向向下延伸，并且俯视时与电源布线12重叠。
如上所述，根据本示例，局部布线243和局部布线246沿Y方向延伸，并且俯视时彼此相重叠。局部布线243、246在俯视时均与电源布线11、12重叠。即，局部布线243、246具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了局部布线243、246周围的布线图案形状的偏差。因此，能够抑制半导体集成电路的性能偏差、可靠性降低、成品率降低，并且能够提高半导体集成电路的性能的预测性。
成为不与其他布线相连的晶体管P21、P22的连接节点的局部布线243还具有冗余部分。这样一来，就进一步降低了半导体集成电路装置中的局部布线的密度不均匀性，并且进一步降低了局部布线243周围的布线形状的偏差。
需要说明的是，俯视时相重叠的局部布线243、246在Y方向上也可以具有不同的长度，并且两端的位置也可以不对齐。
(第二实施方式)
图9是示出第二实施方式所涉及的单元的版图构造的示例的俯视图，(a)示出包括P型纳米线FET的下部，(b)示出包括N型纳米线FET的上部。图9所示的单元是所谓的双高度单元，具有第一实施方式所示的单元(单高度单元)的两倍的高度(Y方向上的尺寸)。图10是图9所示单元的电路图。如图10所示，图9所示的单元具有P型晶体管P41、P42、P43、P44、P45、P46以及N型晶体管N41、N42、N43、N44、N45、N46，从而实现了输入A、B、C、输出Y的三输入NAND电路。需要说明的是，能够参照第一实施方式中所示的图2和图3来理解单元的剖面构造。
如图9(a)所示，在单元的Y方向上的两端，分别设有沿X方向延伸的电源布线411、412。在单元的Y方向上的中央部，设有沿X方向延伸的电源布线413。电源布线413在Y方向上的宽度是电源布线411、412的宽度的大致两倍。电源布线411、412、413都是形成在埋入布线层中的BPR。电源布线411、412供给电源电压VDD，电源布线413供给电源电压VSS。
在M1布线层形成有沿X方向延伸的布线461、462、463、464。布线461相当于输入A，布线462相当于输入B，布线463相当于输入C，布线464相当于输出Y。
在电源布线411、413之间的区域中，在单元的下部形成有沿X方向延伸的纳米线421a、421b、421c，在单元的上部形成有沿X方向延伸的纳米线425a、425b、425c。纳米线421a、421b、421c在俯视时与纳米线425a、425b、425c重叠。
在图中，掺杂有P型半导体的焊盘422a形成在纳米线421a的左侧。掺杂有P型半导体的焊盘422b形成在纳米线421a、421b之间。掺杂有P型半导体的焊盘422c形成在纳米线421b、421c之间。在图中，掺杂有P型半导体的焊盘422d形成在纳米线421c的右侧。纳米线421a构成P型晶体管P41的沟道部，焊盘422a、422b构成成为P型晶体管P41的源极或漏极的端子。纳米线421b构成P型晶体管P42的沟道部，焊盘422b、422c构成成为P型晶体管P42的源极或漏极的端子。纳米线421c构成P型晶体管P43的沟道部，焊盘422c、422d构成成为P型晶体管P43的源极或漏极的端子。
在图中，掺杂有N型半导体的焊盘426a形成在纳米线425a的左侧。掺杂有N型半导体的焊盘426b形成在纳米线425a、425b之间。掺杂有N型半导体的焊盘426c形成在纳米线425b、425c之间。在图中，掺杂有N型半导体的焊盘426d形成在纳米线425c的右侧。纳米线425a构成N型晶体管N41的沟道部，焊盘426a、426b构成成为N型晶体管N41的源极或漏极的端子。纳米线425b构成N型晶体管N42的沟道部，焊盘426b、426c构成成为N型晶体管N42的源极或漏极的端子。纳米线425c构成N型晶体管N43的沟道部，焊盘426c、426d构成成为N型晶体管N43的源极或漏极的端子。
在电源布线412、413之间的区域中，在单元的下部形成有沿X方向延伸的纳米线423a、423b、423c，在单元的上部形成有沿X方向延伸的纳米线427a、427b、427c。纳米线423a、423b、423c在俯视时与纳米线427a、427b、427c重叠。
在图中，掺杂有P型半导体的焊盘424a形成在纳米线423a的左侧。掺杂有P型半导体的焊盘424b形成在纳米线423a、423b之间。掺杂有P型半导体的焊盘424c形成在纳米线423b、423c之间。在图中，掺杂有P型半导体的焊盘424d形成在纳米线423c的右侧。纳米线423a构成P型晶体管P44的沟道部，焊盘424a、424b构成成为P型晶体管P44的源极或漏极的端子。纳米线423b构成P型晶体管P45的沟道部，焊盘424b、424c构成成为P型晶体管P45的源极或漏极的端子。纳米线423c构成P型晶体管P46的沟道部，焊盘424c、424d构成成为P型晶体管P46的源极或漏极的端子。
在图中，掺杂有N型半导体的焊盘428a形成在纳米线427a的左侧。掺杂有N型半导体的焊盘428b形成在纳米线427a、427b之间。掺杂有N型半导体的焊盘428c形成在纳米线427b、427c之间。在图中，掺杂有N型半导体的焊盘428d形成在纳米线427c的右侧。纳米线427a构成N型晶体管N44的沟道部，焊盘428a、428b构成成为N型晶体管N44的源极或漏极的端子。纳米线427b构成N型晶体管N45的沟道部，焊盘428b、428c构成成为N型晶体管N45的源极或漏极的端子。纳米线427c构成N型晶体管N46的沟道部，焊盘428c、428d构成成为N型晶体管N46的源极或漏极的端子。
栅极布线431、432、433沿Y方向延伸，并且从单元的下部沿Z方向一直延伸到单元的上部。栅极布线431、432、433形成在从电源布线411到电源布线412为止的区域中。栅极布线431成为P型晶体管P41、P44以及N型晶体管N41、N44的栅极。栅极布线432成为P型晶体管P42、P45以及N型晶体管N42、N45的栅极。栅极布线433成为P型晶体管P43、P46以及N型晶体管N43、N46的栅极。在单元的X方向上的两端还形成有虚设栅极布线435a、435b。与栅极布线431、432、433相同，虚设栅极布线435a、435b沿Y方向和Z方向延伸。
在单元的下部，形成有沿Y方向延伸的局部布线441、442、443、444、445。局部布线441与焊盘422a相连。局部布线442与焊盘424a相连。局部布线443与焊盘422b、424b相连。局部布线444与焊盘422c、424c相连。局部布线445与焊盘422d、424d相连。在单元的上部，形成有沿Y方向延伸的局部布线446、447、448、449。局部布线446与焊盘426a、428a相连。局部布线447与焊盘426h、428b相连。局部布线448与焊盘426c、428c相连。局部布线449与焊盘426d、428d相连。
局部布线441延伸到俯视时与电源布线411重叠的位置处，且通过接触孔451与电源布线411相连。局部布线442延伸到俯视时与电源布线412重叠的位置处，且通过接触孔455与电源布线412相连。局部布线444延伸到俯视时与电源布线411、412重叠的位置处，通过接触孔452与电源布线411相连，并且通过接触孔456与电源布线412相连。局部布线446通过接触孔453、454与电源布线413相连。
局部布线445和局部布线449通过接触孔457相连。
布线461通过接触孔473与栅极布线433相连。布线462通过接触孔474与栅极布线432相连。布线463通过接触孔475与栅极布线431相连。布线464通过接触孔471与局部布线443相连，并且通过接触孔472与局部布线449相连。
此处，在本实施方式所涉及的单元的版图构造中，局部布线具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了该局部布线周围的布线图案形状的偏差。在图9中，用粗虚线将局部布线所具有的冗余部分包围起来。
具体而言，局部布线446、448从焊盘426a、426c进一步沿Y方向向上延伸，并且俯视时与电源布线411重叠。局部布线443、445、446、447、448、449从焊盘424b、424d、428a、428b、428c、428d进一步沿Y方向向下延伸，并且俯视时与电源布线412重叠。局部布线444也可以分开形成为与焊盘422c相连的部分和与焊盘424c相连的部分，但此处形成为一体，并且俯视时与电源布线413重叠。
其结果是，局部布线443、444、445、446、448、449在俯视时与电源布线411、412、413重叠。局部布线443、445、448、449与电源布线411、412、413电分离。俯视时相重叠的局部布线444、448在Y方向上具有相同的长度，并且两端的位置对齐。俯视时相重叠的局部布线445、449通过接触孔457相连，并且在Y方向上具有相同的长度，且两端的位置对齐。
如上所述，根据本实施方式，局部布线441、442与局部布线446在俯视时相重叠，局部布线446在俯视时与电源布线411、412、413重叠。局部布线443与局部布线447在俯视时相重叠，局部布线443在俯视时与电源布线411、412、413重叠。局部布线444与局部布线448在俯视时相重叠，局部布线444、448在俯视时都与电源布线411、412、413重叠。局部布线445与局部布线449在俯视时相重叠，局部布线445、449在俯视时都与电源布线411、412、413重叠。即，局部布线443、444、445、446、448、449具有构成逻辑功能所不需要的冗余部分。这样一来，就降低了半导体集成电路装置中的局部布线的密度不均匀性，并且降低了局部布线443、444、445、446、448、449周围的布线图案形状的偏差。因此，能够抑制半导体集成电路的性能偏差、可靠性降低、成品率降低，并且能够提高半导体集成电路的性能的预测性。
(其他示例)
本实施方式所涉及的单元也可以构成为：下部包括N型FET，上部包括P型FET。在该情况下，在单元的Y方向上的两端设置供给电源电压VSS的电源布线，在单元的Y方向上的中央部设置供给电源电压VDD的电源布线，并采用与上述示例相同的版图即可。
(电路块的版图示例)
图11和图12示出使用了上述各实施方式所示的单元的电路块的版图示例。图11示出单元的下部，图12示出单元的上部。C11、C12、C13、C14、C15、C16、C17、C18是第一实施方式中示出的反相器单元，C21、C22、C23是第一实施方式中示出的二输入NAND单元，C31、C32、C33是第一实施方式中示出的二输入NOR单元，C41是第二实施方式中示出的双高度的三输入NAND单元。双高度的三输入NAND单元C41和反相器单元C15在X方向上翻转。二输入NOR单元C32、反相器单元C13以及二输入NAND单元C22在Y方向上翻转。反相器单元C14在X方向和Y方向上翻转。
在图11和图12的版图中，由虚线包围的部分A1、A2以及A3表示本公开所涉及的特征。在部分A1中，在X方向上相邻的两个单元之一中，离单元边界最近的局部布线具有冗余部分。这样一来，另一单元的图案的成品尺寸的预测性就会提高，从而使得半导体集成电路的性能预测性提高。例如，在最上列左端的反相器单元C11和二输入NAND单元C21彼此相邻接的部分A1中，位于反相器单元C11的右端附近的局部布线501、502具有冗余部分。即，就反相器单元C11和二输入NAND单元C21而言，P型晶体管夹着反相器单元C11和二输入NAND单元C21之间的边界彼此对置，N型晶体管也夹着反相器单元C11和二输入NAND单元C21之间的边界彼此对置。在反相器单元C11中，局部布线501与P型晶体管的源极和漏极中靠近单元边界的一者相连，局部布线502与N型晶体管的源极和漏极中靠近单元边界的一者相连。局部布线501、502在俯视时相重叠，并且俯视时均与供给电源电压VDD的电源布线和供给电源电压VSS的电源布线这两者重叠。这样一来，二输入NAND单元C21的图案的成品尺寸的预测性就会提高，从而使得半导体集成电路的性能预测性提高，并且能够抑制布线图案形状的偏差。
在部分A2中，在X方向上相邻的两个单元中，离单元边界最近的局部布线均具有冗余部分。这样一来，这两个单元的图案的成品尺寸的预测性就会提高，从而使得半导体集成电路的性能预测性提高，并且能够抑制布线图案形状的偏差。例如，在最下列左端的二输入NAND单元C23和反相器单元C15彼此相邻接的部分A2中，位于二输入NAND单元C23的右端附近的局部布线511、512和位于反相器单元C15的左端附近的局部布线513、514具有冗余部分。这样一来，二输入NAND单元C23和反相器单元C15的图案的成品尺寸的预测性就会提高，从而使得半导体集成电路的性能预测性提高，并且能够抑制布线图案形状的偏差。
在部分A3中，在Y方向上相邻的两个单元中的一个单元或两个单元中，局部布线在靠近单元边界的一侧具有冗余部分。这样一来，另一单元或者这两个单元的图案的成品尺寸的预测性就会提高，从而使得半导体集成电路的性能预测性提高，并且能够抑制布线图案形状的偏差。例如，在最上列左端的反相器单元C11和中央列左端的二输入NOR单元C32彼此相邻接的部分A3中，反相器单元C11的局部布线501、502在Y方向下侧具有冗余部分，二输入NOR单元C32的局部布线521、522在Y方向上侧具有冗余部分。这样一来，反相器单元C11和二输入NOR单元C32的图案的成品尺寸的预测性就会提高，从而使得半导体集成电路的性能预测性提高，并且能够抑制布线图案形状的偏差。
需要说明的是，虽然在上述各实施方式中，假设晶体管具有一条纳米线，但一部分或全部晶体管也可以具有多条纳米线。在该情况下，俯视时可以在Y方向上设置多条纳米线，或者也可以在Z方向上设置多条纳米线。也可以在Y方向和Z方向上均设置多条纳米线。晶体管所具有的纳米线的数量在单元的上部和下部也可以不同。
在上述各实施方式中，纳米线的剖面形状呈近似正方形，但不限于此。例如，也可以是圆形或长方形。
在上述各实施方式中，作为立体构造晶体管以纳米线FET为例进行了说明，但不限于此。例如，在单元的下部形成的晶体管也可以是鳍式晶体管。
-产业实用性-
根据本公开，就包括使用了CFET的标准单元的半导体集成电路装置而言，能够抑制性能偏差、可靠性降低、成品率降低，并且能够提高性能的预测性，因此例如对于提高半导体芯片的性能是有用的。
-符号说明-
11、12 电源布线
42、44 局部布线
53 接触孔
142、145 局部布线
243、246 局部布线
411、412、413 电源布线
441～449 局部布线
457 接触孔
501、502、511、512、513、514 局部布线
VDD、VSS 电源电压
P1、P11、P12、P21、P22、P41～P46 P型晶体管
N1、N11、N12、N21、N22、N41～N46 N型晶体管
C11～C18、C21～C23、C31～C33、C41 标准单元

Claims (11)

1.一种半导体集成电路装置，其包括标准单元，其特征在于：
所述标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、第一局部布线以及第二局部布线，
所述第一电源布线沿第一方向延伸，并供给第一电源电压，
所述第二电源布线沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，
所述第一晶体管是俯视时位于所述第一电源布线和所述第二电源布线之间的第一导电型的立体构造晶体管，
所述第二晶体管是在深度方向上形成在比所述第一晶体管靠上的位置，并且俯视时位于所述第一电源布线和所述第二电源布线之间的第二导电型的立体构造晶体管，
所述第一局部布线沿与所述第一方向垂直的方向即第二方向延伸，并与所述第一晶体管的源极或漏极相连，
所述第二局部布线沿所述第二方向延伸，并且俯视时与所述第一局部布线重叠，并与所述第二晶体管的源极或漏极相连，
所述第一局部布线和所述第二局部布线在俯视时均与所述第一电源布线和所述第二电源布线重叠。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一局部布线和所述第二局部布线均与所述第一电源布线和所述第二电源布线电分离。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一局部布线和所述第二局部布线通过接触孔相连。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一局部布线在所述第二方向上的两端的位置和所述第二局部布线在所述第二方向上的两端的位置对齐。
5.一种半导体集成电路装置，其包括标准单元，其特征在于：
所述标准单元包括第一电源布线、第二电源布线、第三电源布线、第一晶体管、第二晶体管、第一局部布线以及第二局部布线，
所述第一电源布线沿第一方向延伸，并供给第一电源电压，
所述第二电源布线沿所述第一方向延伸，并供给所述第一电源电压，
所述第三电源布线在所述第一电源布线和所述第二电源布线之间沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，
所述第一晶体管是俯视时位于所述第一电源布线和所述第三电源布线之间的第一导电型的立体构造晶体管，
所述第二晶体管是在深度方向上形成在比所述第一晶体管靠上的位置，并且俯视时位于所述第一电源布线和所述第三电源布线之间的第二导电型的立体构造晶体管，
所述第一局部布线沿与所述第一方向垂直的方向即第二方向延伸，并与所述第一晶体管的源极或漏极相连，
所述第二局部布线沿所述第二方向延伸，并且俯视时与所述第一局部布线重叠，并与所述第二晶体管的源极或漏极相连，
所述第一局部布线和所述第二局部布线中的至少任一局部布线在俯视时与所述第一电源布线、所述第二电源布线以及所述第三电源布线重叠。
6.根据权利要求5所述的半导体集成电路装置，其特征在于：
所述至少任一局部布线与所述第一电源布线、所述第二电源布线以及所述第三电源布线电分离。
7.根据权利要求5所述的半导体集成电路装置，其特征在于：
所述第一局部布线和所述第二局部布线这两者在俯视时与所述第一电源布线、所述第二电源布线以及所述第三电源布线重叠。
8.根据权利要求7所述的半导体集成电路装置，其特征在于：
所述第一局部布线和所述第二局部布线通过接触孔相连。
9.根据权利要求7所述的半导体集成电路装置，其特征在于：
所述第一局部布线在所述第二方向上的两端的位置和所述第二局部布线在所述第二方向上的两端的位置对齐。
10.根据权利要求5所述的半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括第三晶体管和第四晶体管，
所述第三晶体管是俯视时位于所述第二电源布线和所述第三电源布线之间的所述第一导电型的立体构造晶体管，
所述第四晶体管是在深度方向上形成在比所述第三晶体管靠上的位置，并且俯视时位于所述第二电源布线和所述第三电源布线之间的所述第二导电型的立体构造晶体管，
所述第一局部布线与所述第三晶体管的源极或漏极相连，
所述第二局部布线与所述第四晶体管的源极或漏极相连。
11.一种半导体集成电路装置，其包括第一标准单元和在第一方向上与所述第一标准单元相邻布置的第二标准单元，其特征在于：
所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管以及第二晶体管，
所述第一电源布线沿所述第一方向延伸，并供给第一电源电压，
所述第二电源布线沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，
所述第一晶体管是俯视时位于所述第一电源布线和所述第二电源布线之间的第一导电型的立体构造晶体管，
所述第二晶体管是在深度方向上形成在比所述第一晶体管靠上的位置，并且俯视时位于所述第一电源布线和所述第二电源布线之间的第二导电型的立体构造晶体管，
所述第二标准单元包括第三电源布线、第四电源布线、第三晶体管以及第四晶体管，
所述第三电源布线沿所述第一方向延伸，并供给所述第一电源电压，
所述第四电源布线沿所述第一方向延伸，并供给所述第二电源电压，
所述第三晶体管是俯视时位于所述第三电源布线和所述第四电源布线之间的所述第一导电型的立体构造晶体管，
所述第四晶体管是在深度方向上形成在比所述第三晶体管靠上的位置，并且俯视时位于所述第三电源布线和所述第四电源布线之间的所述第二导电型的立体构造晶体管，
所述第一晶体管和所述第三晶体管夹着所述第一标准单元和所述第二标准单元之间的边界即单元边界对置，并且所述第二晶体管和所述第四晶体管也夹着所述第一标准单元和所述第二标准单元之间的边界即单元边界对置，
所述第一标准单元包括第一局部布线和第二局部布线，
所述第一局部布线沿与所述第一方向垂直的方向即第二方向延伸，并与所述第一晶体管的源极和漏极中靠近所述单元边界的一者相连，
所述第二局部布线沿所述第二方向延伸，并且俯视时与所述第一局部布线重叠，并与所述第二晶体管的源极和漏极中靠近所述单元边界的一者相连，
所述第一局部布线和所述第二局部布线在俯视时均与所述第一电源布线和所述第二电源布线重叠。
CN201980083427.3A 2018-12-26 2019-12-18 半导体集成电路装置 Active CN113196463B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018242901 2018-12-26
JP2018-242901 2018-12-26
PCT/JP2019/049626 WO2020137746A1 (ja) 2018-12-26 2019-12-18 半導体集積回路装置

Publications (2)

Publication Number Publication Date
CN113196463A true CN113196463A (zh) 2021-07-30
CN113196463B CN113196463B (zh) 2024-03-01

Family

ID=71128598

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980083427.3A Active CN113196463B (zh) 2018-12-26 2019-12-18 半导体集成电路装置

Country Status (4)

Country Link
US (1) US20210305278A1 (zh)
JP (1) JP7364922B2 (zh)
CN (1) CN113196463B (zh)
WO (1) WO2020137746A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022094041A1 (en) * 2020-10-30 2022-05-05 Tokyo Electron Limited High precision 3d metal stacking for a plurality of 3d devices
WO2022172737A1 (ja) * 2021-02-15 2022-08-18 株式会社ソシオネクスト 半導体集積回路装置
JPWO2022224847A1 (zh) * 2021-04-22 2022-10-27
TW202329256A (zh) * 2021-10-21 2023-07-16 日商東京威力科創股份有限公司 半導體裝置的製造方法及半導體裝置
JPWO2023132264A1 (zh) * 2022-01-06 2023-07-13
US20240047455A1 (en) * 2022-08-08 2024-02-08 Qualcomm Incorporated Monolithic three-dimensional (3d) complementary field effect transistor (cfet) circuits and method of manufacture
US20240071926A1 (en) * 2022-08-31 2024-02-29 International Business Machines Corporation Transistors with dual power and signal lines

Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173055A (ja) * 1996-12-09 1998-06-26 Sony Corp セルベース半導体装置及びスタンダードセル
JP2000332118A (ja) * 1999-05-24 2000-11-30 Matsushita Electric Ind Co Ltd スタンダードセルと半導体集積回路装置とそのレイアウト設計方法
JP2001068552A (ja) * 1999-08-31 2001-03-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置
CN1945830A (zh) * 2005-10-03 2007-04-11 松下电器产业株式会社 标准单元、半导体集成电路及其设计方法、设计装置及标准单元库
US20070300202A1 (en) * 2006-06-23 2007-12-27 Oki Electric Industry Co., Ltd. Compact standard cell
US20080169487A1 (en) * 2007-01-11 2008-07-17 Hiroyuki Shimbo Layout structure of semiconductor integrated circuit
CN101488499A (zh) * 2008-01-17 2009-07-22 索尼株式会社 半导体集成电路以及开关布置和布线方法
US20090195282A1 (en) * 2008-02-06 2009-08-06 Nec Electronics Corporation Semiconductor integrated circuit device having standard cell including resistance element
CN103035639A (zh) * 2011-10-06 2013-04-10 台湾积体电路制造股份有限公司 集成电路及其设计方法
CN103890929A (zh) * 2011-10-31 2014-06-25 松下电器产业株式会社 半导体集成电路装置
US20140239410A1 (en) * 2013-02-27 2014-08-28 Taiwan Semiconductor Manufacturing Company Ltd. Integrated Circuit with Standard Cells
CN104733386A (zh) * 2013-12-24 2015-06-24 精工爱普生株式会社 半导体集成电路装置及其布局设计方法
US20160049395A1 (en) * 2014-08-18 2016-02-18 Renesas Electronics Corporation Semiconductor device
CN105493264A (zh) * 2013-08-23 2016-04-13 株式会社索思未来 半导体集成电路装置
CN106783840A (zh) * 2016-12-05 2017-05-31 武汉新芯集成电路制造有限公司 一种标准单元库的版图结构
WO2018025597A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体チップ
WO2018025580A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体集積回路装置
WO2018150913A1 (ja) * 2017-02-16 2018-08-23 株式会社ソシオネクスト 半導体集積回路装置
CN108807367A (zh) * 2017-04-28 2018-11-13 株式会社索思未来 半导体装置
CN108987396A (zh) * 2017-06-01 2018-12-11 三星电子株式会社 半导体器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668340B1 (ko) * 2005-06-28 2007-01-12 삼성전자주식회사 핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
JP5552775B2 (ja) * 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US10950540B2 (en) * 2015-11-16 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Enhancing integrated circuit density with active atomic reservoir
CN108292629B (zh) 2015-11-25 2021-11-05 株式会社索思未来 半导体集成电路装置
JP6966686B2 (ja) * 2016-10-21 2021-11-17 株式会社ソシオネクスト 半導体装置
US10733352B2 (en) * 2017-11-21 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US10756085B2 (en) * 2017-12-08 2020-08-25 Qualcomm Incorporated Integrated circuit with metal gate having dielectric portion over isolation area
US11114381B2 (en) * 2018-09-05 2021-09-07 Tokyo Electron Limited Power distribution network for 3D logic and memory
US11616053B2 (en) * 2018-09-05 2023-03-28 Tokyo Electron Limited Method to vertically route a logic cell incorporating stacked transistors in a three dimensional logic device
WO2020092361A1 (en) * 2018-10-29 2020-05-07 Tokyo Electron Limited Architecture for monolithic 3d integration of semiconductor devices

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173055A (ja) * 1996-12-09 1998-06-26 Sony Corp セルベース半導体装置及びスタンダードセル
JP2000332118A (ja) * 1999-05-24 2000-11-30 Matsushita Electric Ind Co Ltd スタンダードセルと半導体集積回路装置とそのレイアウト設計方法
JP2001068552A (ja) * 1999-08-31 2001-03-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置
CN1945830A (zh) * 2005-10-03 2007-04-11 松下电器产业株式会社 标准单元、半导体集成电路及其设计方法、设计装置及标准单元库
US20070300202A1 (en) * 2006-06-23 2007-12-27 Oki Electric Industry Co., Ltd. Compact standard cell
US20080169487A1 (en) * 2007-01-11 2008-07-17 Hiroyuki Shimbo Layout structure of semiconductor integrated circuit
CN101488499A (zh) * 2008-01-17 2009-07-22 索尼株式会社 半导体集成电路以及开关布置和布线方法
US20090195282A1 (en) * 2008-02-06 2009-08-06 Nec Electronics Corporation Semiconductor integrated circuit device having standard cell including resistance element
CN103035639A (zh) * 2011-10-06 2013-04-10 台湾积体电路制造股份有限公司 集成电路及其设计方法
CN103890929A (zh) * 2011-10-31 2014-06-25 松下电器产业株式会社 半导体集成电路装置
US20140239410A1 (en) * 2013-02-27 2014-08-28 Taiwan Semiconductor Manufacturing Company Ltd. Integrated Circuit with Standard Cells
CN105493264A (zh) * 2013-08-23 2016-04-13 株式会社索思未来 半导体集成电路装置
CN108630607A (zh) * 2013-08-23 2018-10-09 株式会社索思未来 半导体集成电路装置
CN104733386A (zh) * 2013-12-24 2015-06-24 精工爱普生株式会社 半导体集成电路装置及其布局设计方法
US20160049395A1 (en) * 2014-08-18 2016-02-18 Renesas Electronics Corporation Semiconductor device
WO2018025597A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体チップ
WO2018025580A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体集積回路装置
CN106783840A (zh) * 2016-12-05 2017-05-31 武汉新芯集成电路制造有限公司 一种标准单元库的版图结构
WO2018150913A1 (ja) * 2017-02-16 2018-08-23 株式会社ソシオネクスト 半導体集積回路装置
CN108807367A (zh) * 2017-04-28 2018-11-13 株式会社索思未来 半导体装置
CN108987396A (zh) * 2017-06-01 2018-12-11 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
JP7364922B2 (ja) 2023-10-19
US20210305278A1 (en) 2021-09-30
CN113196463B (zh) 2024-03-01
WO2020137746A1 (ja) 2020-07-02
JPWO2020137746A1 (ja) 2021-11-18

Similar Documents

Publication Publication Date Title
CN113196463B (zh) 半导体集成电路装置
US11688814B2 (en) Semiconductor integrated circuit device
US11908799B2 (en) Semiconductor integrated circuit device
CN109643688B (zh) 半导体集成电路装置
CN113412537B (zh) 半导体集成电路装置
US20080180132A1 (en) Semiconductor device and method of fabricating the same
CN109564893B (zh) 半导体芯片
CN113196464B (zh) 半导体集成电路装置
US11916057B2 (en) Semiconductor integrated circuit device
CN112635456A (zh) 半导体器件
US20220216319A1 (en) Semiconductor integrated circuit device
US20210366902A1 (en) Semiconductor integrated circuit device
CN110326099B (zh) 半导体集成电路装置
KR20210053651A (ko) 집적된 표준 셀 구조를 포함하는 집적 회로
US11810920B2 (en) Integrated circuits including integrated standard cell structure
CN112599519A (zh) 半导体器件
US20230290767A1 (en) Semiconductor devices
WO2023127385A1 (ja) 半導体集積回路装置
KR20230040391A (ko) 반도체 장치 및 그 레이아웃 방법
CN113161341A (zh) 包括集成的标准单元结构的集成电路
CN116053231A (zh) 包括单独源区的单元和包括该单元的集成电路
KR20230025244A (ko) 표준 셀을 포함하는 집적 회로 및 이를 설계하기 위한 방법
KR20230041877A (ko) 반도체 장치 및 그의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant