WO2022172737A1 - 半導体集積回路装置 - Google Patents

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秀幸 小室
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株式会社ソシオネクスト
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Definitions

  • the present disclosure relates to a semiconductor integrated circuit device with standard cells.
  • a standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • basic units with specific logic functions for example, inverters, latches, flip-flops, full adders, etc.
  • LSI chip is designed.
  • the standard cell is provided with a buried interconnect layer instead of the conventional power supply wiring provided in the metal wiring layer formed above the transistor. It has been proposed to use a buried power supply wiring (BPR: Buried Power Rail).
  • a power supply wiring is configured by an embedded power supply wiring, the source of a transistor is connected to the embedded power supply wiring, and further connected to a power supply wiring provided in an upper wiring layer.
  • a configuration is disclosed.
  • the embedded power supply wiring is embedded in the substrate, it cannot be formed in the region where the source, drain, and channel of the transistor exist. On the other hand, the embedded power wiring must have sufficient current supply capability for the transistors.
  • transistors such as fin FETs (Field Effect Transistors) and nanosheet FETs in microfabrication processes may be subject to restrictions on their size and arrangement position in order to suppress manufacturing variations.
  • An object of the present disclosure is to make it possible to arrange embedded power supply wiring having a sufficient wiring width without interfering with the regular arrangement of FinFETs in a semiconductor integrated circuit device using embedded power supply wiring.
  • a semiconductor integrated circuit device including a plurality of standard cells having FinFETs (Field Effect Transistors), wherein the plurality of fins constituting the FinFETs each extend in a first direction, Further, the plurality of standard cells are arranged on virtual grid lines at regular intervals in a second direction perpendicular to the first direction, and the plurality of standard cells are arranged in the second direction more than the first standard cells.
  • FinFETs Field Effect Transistors
  • a second standard cell having a large size in the a second embedded power supply wiring having a size in the second direction larger than that of the first embedded power supply wiring, wherein the centers of the first and second embedded power supply wirings in the second direction are on the virtual grid line; or It is in a central position between adjacent said virtual grid lines.
  • the plurality of fins forming the FinFET extend in the first direction and are arranged on imaginary grid lines equidistantly in the second direction.
  • the first and second standard cells have embedded power wiring lines, and the second standard cell having the larger size in the second direction has the embedded power wiring line having the larger size in the second direction.
  • the embedded power supply wiring provided in the first and second standard cells has a center position in the second direction on the virtual grid line or a center position between adjacent virtual grid lines. As a result, it is possible to arrange the embedded power supply wiring having a sufficient wiring width without interfering with the regular arrangement of the FinFETs.
  • FIG. 4 is a plan view showing another layout structure of the inverter cells forming the semiconductor integrated circuit device according to the embodiment;
  • a semiconductor integrated circuit device includes a plurality of standard cells (hereinafter simply referred to as cells as appropriate), and at least some of the plurality of standard cells are FinFETs (Field FETs). Effect Transistor).
  • VDD and VVSS indicate power supply voltage or the power supply itself. Further, in the following description, in the plan views of FIG. Z direction.
  • FIG. 1 is a plan view showing an example of a layout structure of a standard cell forming a semiconductor integrated circuit device according to this embodiment. Both FIGS. 1(a) and 1(b) are inverter cells. 2A and 2B are diagrams showing the cross-sectional structure of the cell shown in FIG. 1, FIG. ) is a cross-sectional view taken along line BB' of FIG.
  • FIG. 3 is a plan view showing an example of the layout structure of another standard cell forming the semiconductor integrated circuit device according to this embodiment.
  • 3(a) and 3(b) are both 2-input NAND cells.
  • FIG. 4 shows circuit diagrams of cells
  • FIG. 4(a) is a circuit diagram of the inverter cell shown in FIG. 1
  • FIG. 4(b) is a circuit diagram of the two-input NAND cell shown in FIG.
  • the inverter cell shown in FIG. 1 and the two-input NAND cell shown in FIG. 3 have FinFETs, and a plurality of fins forming the FinFETs extend in the X direction.
  • the plurality of fins have the same width, that is, the size in the Y direction (Wf), and are arranged on virtual grid lines GL (indicated by thin dashed lines) that are equally spaced in the Y direction.
  • the pitch of the virtual grid lines GL is Pg. That is, the fins are arranged at a pitch Pg.
  • the number of fins constituting the FinFET is 2, and the cell height is Pg ⁇ 8.
  • the inverter cell shown in FIG. 1B and the 2-input NAND cell shown in FIG. FinFETs vary in drive capability depending on the number of fins that constitute them.
  • power supply wirings 11A and 12A extending in the X direction are provided at both ends in the Y direction. Both the power supply wirings 11A and 12A are embedded power supply wirings (BPR) formed in an embedded wiring layer.
  • the power supply wiring 11A supplies the power supply voltage VDD
  • the power supply wiring 12A supplies the power supply voltage VSS.
  • the center positions of the power wirings 11A and 12A in the Y direction match the center between the virtual grid lines GL.
  • the width of the power supply wirings 11A and 12A, that is, the size in the Y direction is Wb1.
  • Two fins 21A extending in the X direction are provided in the P-type transistor region on the N-well.
  • Two fins 22A extending in the X direction are provided in the N-type transistor region on the P-type substrate.
  • the gate wiring 31A extends in the Y direction from the P-type transistor area to the N-type transistor area. As shown in FIG. 2B, the gate wiring 31A is formed so as to surround the fins 21A and 22A from three directions.
  • a FinFET P1 is composed of two fins 21A and a gate wiring 31A.
  • a Fin FET N1 is composed of two fins 22A and a gate wiring 31A. For manufacturing reasons, it is necessary to set a distance Sb between the embedded power supply wiring and the fin closest to it.
  • a local wiring 41A extending in the Y direction is provided at the left end of the fin 21A in the drawing.
  • the left end of the fin 21A in the drawing is connected to the power supply wiring 11A via the local wiring 41A and the via 51A.
  • a local wiring 42A extending in the Y direction is provided at the left end of the fin 22A in the drawing.
  • the left end of the fin 22A in the drawing is connected to the power supply wiring 12A via the local wiring 42A and the via 52A.
  • a local wiring 43A extending in the Y direction is provided at the right end of the fins 21A and 22A in the drawing. One ends of the fins 21A and 22A on the right side of the drawing are connected to each other by a local wiring 43A.
  • the metal wiring 61A to which the input A is applied is connected to the gate wiring 31A via vias.
  • the metal wiring 62A for outputting the output Y is connected to the local wiring 43A via vias.
  • the FinFET is composed of three fins. Other than this, it has the same layout structure as the inverter cell of FIG. 1(a).
  • power supply wirings 11B and 12B extending in the X direction are provided at both ends in the Y direction.
  • Both the power supply wirings 11B and 12B are embedded power supply wirings (BPR) formed in an embedded wiring layer.
  • the power supply wiring 11B supplies the power supply voltage VDD
  • the power supply wiring 12B supplies the power supply voltage VSS.
  • the center position in the Y direction of the power supply wirings 11B and 12B coincides with the virtual grid line GL.
  • the width of the power supply wirings 11B and 12B, that is, the size in the Y direction is Wb2. Note that Wb2>Wb1.
  • Three fins 21B extending in the X direction are provided in the P-type transistor region on the N-well.
  • Three fins 22B extending in the X direction are provided in the N-type transistor region on the P-type substrate.
  • the gate wiring 31B extends in the Y direction from the P-type transistor area to the N-type transistor area.
  • the gate wiring 31B is formed so as to surround the fins 21B and 22B from three directions.
  • a FinFET P1 is composed of three fins 21B and a gate wiring 31B.
  • a Fin FET N1 is composed of three fins 22B and a gate wiring 31B.
  • a local wiring 41B extending in the Y direction is provided at the left end of the fin 21B in the drawing.
  • the left end of the fin 21B in the drawing is connected to the power supply wiring 11B via the local wiring 41B and the via 51B.
  • a local wiring 42B extending in the Y direction is provided at the left end of the fin 22B in the drawing.
  • the left end of the fin 22B in the drawing is connected to the power supply wiring 12B via the local wiring 42B and the via 52B.
  • a local wiring 43B extending in the Y direction is provided at the right end of the fins 21B and 22B in the drawing. The ends of the fins 21B and 22B on the right side of the drawing are connected to each other by a local wiring 43B.
  • the metal wiring 61B to which the input A is applied is connected to the gate wiring 31B through vias.
  • the metal wiring 62B for outputting the output Y is connected to the local wiring 43B via vias.
  • the layout structure of the 2-input NAND cell shown in FIG. 3 will be described. Note that the description of the configuration that can be inferred from the layout structure of the inverter cells shown in FIGS. 1 and 2 may be omitted.
  • power supply wirings 13A and 14A extending in the X direction are provided at both ends in the Y direction.
  • Both the power supply wirings 13A and 14A are embedded power supply wirings (BPR) formed in an embedded wiring layer.
  • the power supply wiring 13A supplies the power supply voltage VDD
  • the power supply wiring 14A supplies the power supply voltage VSS.
  • the center positions of the power wirings 13A and 14A in the Y direction match the center between the virtual grid lines GL.
  • the width of the power supply wirings 13A and 14A, that is, the size in the Y direction is Wb1.
  • Two fins 23A extending in the X direction are provided in the P-type transistor region on the N-well.
  • Two fins 24A extending in the X direction are provided in the N-type transistor region on the P-type substrate.
  • Gate wirings 32A and 33A extend in the Y direction from the P-type transistor region to the N-type transistor region.
  • Fin FETs P11 and P12 are configured by two fins 23A and gate wirings 32A and 33A, respectively.
  • Fin FETs N11 and N12 are formed by two fins 24A and gate wirings 32A and 33A, respectively.
  • the FinFET is composed of three fins. Other than this, it has the same layout structure as the 2-input NAND cell of FIG. 3(a).
  • power supply wirings 13B and 14B extending in the X direction are provided at both ends in the Y direction.
  • Both the power supply wirings 13B and 14B are embedded power supply wirings (BPR) formed in an embedded wiring layer.
  • the power supply wiring 13B supplies the power supply voltage VDD
  • the power supply wiring 14B supplies the power supply voltage VSS.
  • the power supply wirings 13B and 14B are aligned with the virtual grid line GL at the central position in the Y direction.
  • the width of the power supply wirings 13B and 14B, that is, the size in the Y direction is Wb2. Note that Wb2>Wb1.
  • Three fins 23B extending in the X direction are provided in the P-type transistor region on the N-well.
  • Three fins 24B extending in the X direction are provided in the N-type transistor region on the P-type substrate.
  • Gate wirings 32B and 33B extend in the Y direction from the P-type transistor region to the N-type transistor region.
  • Fin FETs P11 and P12 are configured by three fins 23B and gate wirings 32B and 33B, respectively.
  • Fin FETs N11 and N12 are configured by three fins 24B and gate wirings 32B and 33B, respectively.
  • a cell row is formed by arranging cells in the X direction, and power supply wirings 11A, 13A, etc. for supplying the power supply voltage VDD are connected, and power supply wirings 12A, 14A, etc. for supplying the power supply voltage VSS are connected. concatenated.
  • the cell rows are arranged side by side in the Y direction. Each cell column is arranged alternately in the Y direction. As a result, cell columns adjacent in the Y direction share the power wiring.
  • a cell row is formed by arranging cells in the X direction, and power supply wirings 11B, 13B, etc. for supplying the power supply voltage VDD are connected, and power supply wirings 12B, 14B, etc. for supplying the power supply voltage VSS are connected. concatenated.
  • the cell rows are arranged side by side in the Y direction. Each cell column is arranged alternately in the Y direction. As a result, cell columns adjacent in the Y direction share the power wiring.
  • FIG. 5 is a configuration example of a circuit block of the semiconductor integrated circuit device according to this embodiment.
  • block A is composed of cells with a cell height of Pg ⁇ 8
  • block B is composed of cells with a cell height of Pg ⁇ 11.
  • Blocks A and B are both composed of three columns of cells, and virtual grid lines GL are common to blocks A and B.
  • cell C1A is the inverter cell of FIG. 1(a), and cell C2A is the two-input NAND cell of FIG. 3(a).
  • Cells C2A, C2A, and C1A are arranged from the left in the drawing in the first column, cells C1A, C1A, C1A, and C1A are arranged in the second column from the left in the drawing, and cells C2A, C1A, and C1A are arranged in the third column from the left in the drawing.
  • C1A and C2A are arranged.
  • the power supply wiring 1A supplies the power supply voltage VDD, and is formed by connecting the power supply wiring 11A of the cell C1A and the power supply wiring 13A of the cell C2A.
  • the power supply wiring 2A supplies the power supply voltage VSS, and is formed by connecting the power supply wiring 12A of the cell C1A and the power supply wiring 14A of the cell C2A.
  • cell C1B is the inverter cell of FIG. 1(b), and cell C2B is the two-input NAND cell of FIG. 3(b).
  • Cells C2B, C2B, and C1B are arranged from the left side of the drawing in the first column
  • cells C1B, C1B, C1B, and C1B are arranged from the left side of the drawing in the second column
  • cells C2B, C1B, and C1B are arranged from the left side of the drawing in the third column.
  • C1B and C2B are arranged.
  • the power supply wiring 1B supplies the power supply voltage VDD, and is formed by connecting the power supply wiring 11B of the cell C1B and the power supply wiring 13B of the cell C2B.
  • the power supply wiring 2B supplies the power supply voltage VSS, and is connected to the power supply wiring 12B of the cell C1B and the power supply wiring 14B of the cell C2B.
  • the distance between the nearest fin centers is 3 ⁇ Pg.
  • the center positions of the power supply wirings 1A and 2A are located in the center between the virtual grid lines GL. Therefore, the width Wb1 of the power supply wirings 1A and 2A can be maximized.
  • the distance between the nearest fin centers is 4 ⁇ Pg.
  • the central positions of the power supply wirings 1B and 2B are on the virtual grid line GL. Therefore, the width Wb2 of the power supply wirings 1B and 2B can be maximized.
  • the cells that make up the block B have a larger number of fins that make up the FinFET than the cells that make up the block A. Therefore, the cells forming block B operate at a higher speed than the cells forming block A, but consume more power.
  • the power supply wirings 1B and 2B are wider than the power supply wirings 1A and 2A, so that a sufficient current can be supplied to the cells forming the block B.
  • the vias 51B and 52B for the power supply wirings 11B and 12B in the inverter cell of FIG. 1B are larger in size than the vias 51A and 52A for the power supply wirings 11A and 12A in the inverter cell of FIG. , the resistance is small. Therefore, the inverter cell of FIG. 1B can realize a higher current supply capability.
  • the number of vias may be increased instead of increasing the via size. For example, in the inverter cell of FIG. 1B, two vias may be provided for each of the power wirings 11B and 12B.
  • the blocks A and B share the virtual grid line GL for arranging the fins, and the cells are arranged such that the fins included in the blocks A and B are arranged on the virtual grid line GL, respectively. are placed.
  • the fins are arranged regularly throughout the layout. Therefore, the ease of manufacture of the semiconductor integrated circuit device is improved, manufacturing variations can be suppressed, and the yield can be improved.
  • the plurality of fins forming the FinFET extend in the X direction and are arranged on the virtual grid lines GL equidistantly spaced in the Y direction.
  • the standard cells have an embedded power supply wiring, and the standard cell having a larger size in the Y direction has an embedded power supply wiring having a larger size in the Y direction. This makes it possible to obtain a sufficient current supply capability for the FinFET.
  • the center position in the Y direction of the embedded power wiring provided in the standard cell is on the virtual grid line GL or at the center position between the adjacent virtual grid lines GL. As a result, it is possible to arrange the embedded power supply wiring having a sufficient wiring width without interfering with the regular arrangement of the FinFETs.
  • FIG. 6 is a partially enlarged view of the rightmost cell C1A in the upper two columns in block A in FIG.
  • FIG. 6 shows a layout structure in which the inverter cells of FIG. 1(a) are arranged adjacent to each other in the Y direction.
  • a via 53 larger than the via 52A is arranged at a location (indicated by a broken line) where the via 52A of the inverter cell in FIG. 1A is arranged adjacently.
  • FIG. 7 shows another layout structure of an inverter cell.
  • the number of fins constituting the FinFET is 4, and the cell height is Pg ⁇ 14.
  • the cell height is Pg ⁇ 14.
  • it has the same layout structure as the inverter cell of FIG.
  • power supply wirings 11C and 12C extending in the X direction are provided at both ends in the Y direction.
  • Both the power supply wirings 11C and 12C are embedded power supply wirings (BPR) formed in an embedded wiring layer.
  • the power supply wiring 11C supplies the power supply voltage VDD
  • the power supply wiring 12C supplies the power supply voltage VSS.
  • the center positions of the power supply wirings 11C and 12C in the Y direction match the center between the virtual grid lines GL.
  • the width of the power supply wirings 11C and 12C, that is, the size in the Y direction is Wb3. Note that Wb3>Wb2.
  • the gate wiring 31C extends in the Y direction from the P-type transistor area to the N-type transistor area.
  • the gate wiring 31C is formed so as to surround the fins 21C and 22C from three directions.
  • a Fin FET P1 is composed of the four fins 21C and the gate wiring 31C.
  • a fin FET N1 is composed of the four fins 22C and the gate wiring 31C.
  • a local wiring 41C extending in the Y direction is provided at the left end of the fin 21C in the drawing.
  • the left end of the fin 21C in the drawing is connected to the power supply wiring 11C via the local wiring 41C and the via 51C.
  • a local wiring 42C extending in the Y direction is provided at the left end of the fin 22C in the drawing.
  • the left end of the fin 22C in the drawing is connected to the power supply wiring 12C via the local wiring 42C and the via 52C.
  • a local wiring 43C extending in the Y direction is provided at the right end of the fins 21C and 22C in the drawing. The ends of the fins 21C and 22C on the right side of the drawing are connected to each other by a local wiring 43C.
  • the metal wiring 61C to which the input A is applied is connected to the gate wiring 31C via vias.
  • the metal wiring 62C for outputting the output Y is connected to the local wiring 43C via vias.
  • This circuit block may be arranged, for example, along with blocks A and B shown in FIG. 5, along a common virtual grid line GL.
  • width Wb3 of the power supply wirings 11C and 12C is as follows.
  • Wb3 5 ⁇ Pg ⁇ 2 ⁇ Sb ⁇ Wf That is, Wb3 is larger than Wb2 by Pg.
  • the vias 51C and 52B for the power supply wirings 11C and 12C are larger in size than the vias 51B and 52B for the power supply wirings 11B and 12B in the inverter cell of FIG. 1(b). Therefore, the inverter cell of FIG. 7 can realize a higher current supply capability.
  • the number of vias may be increased instead of increasing the via size. For example, in the inverter cell of FIG. 1B, if two vias are provided for each of the power wirings 11B and 12B, three vias are provided for each of the power wirings 11C and 12C in the inverter cell of FIG. vias may be provided.
  • the semiconductor integrated circuit device has been described as having standard cells having FinFETs, but the transistors that the standard cells have are not limited to FinFETs.
  • the present disclosure can also be applied to semiconductor integrated circuit devices having standard cells with nanosheet FETs.
  • embedded power supply wiring having a sufficient wiring width is arranged without interfering with the regular arrangement of FinFETs. Useful for improving performance.

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Abstract

半導体集積回路装置は、フィンＦＥＴを有する複数のセルを備える。フィンＦＥＴを構成する複数のフィン（２１Ａ，２１Ｂ，２２Ａ，２２Ｂ）は、Ｘ方向に延び、かつ、Ｙ方向において等間隔の仮想グリッド線（ＧＬ）上に配置されている。セルは、埋め込み電源配線（１１Ａ，１１Ｂ，１２Ａ，１２Ｂ）を備える。Ｙ方向のサイズが大きいセルは、幅が太い埋め込み電源配線（１１Ｂ，１２Ｂ）を備える。埋め込み電源配線（１１Ａ，１１Ｂ，１２Ａ，１２Ｂ）は、Ｙ方向における中央位置が、仮想グリッド線（ＧＬ）上、または、隣接する仮想グリッド線間の中央位置にある。

Description

半導体集積回路装置
　本開示は、スタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、半導体集積回路装置の高集積化のために、スタンダードセルに、従来のようなトランジスタの上層に形成された金属配線層に設けられた電源配線ではなく、埋め込み配線（Buried Interconnect）層に設けられた電源配線である埋め込み電源配線（ＢＰＲ：Buried Power Rail）を用いることが提案されている。
　特許文献１では、スタンダードセルで構成されたブロックにおいて、電源配線を埋め込み電源配線で構成し、この埋め込み電源配線にトランジスタのソースを接続し、さらに、上層配線層に設けられた電源配線と接続した構成が開示されている。
米国出願公開第２０１９／００８０９６９号明細書（ＦＩＧ．１Ｅ）
　埋め込み電源配線は、基板に埋め込まれて形成されるため、トランジスタのソース、ドレイン、およびチャネルが存在する領域には形成できない。一方で、埋め込み電源配線は、トランジスタに対する十分な電流供給能力を備えなくてはならない。また、微細プロセスにおけるフィンＦＥＴ（Field Effect Transistor）、ナノシートＦＥＴ等のトランジスタは、製造ばらつきを抑制するために、そのサイズや配置位置に制約を受ける場合がある。
　本開示は、埋め込み電源配線を用いる半導体集積回路装置について、フィンＦＥＴの規則的な配置を妨げることなく、十分な配線幅を有する埋め込み電源配線を配置可能にすることを目的とする。
　本開示の態様では、フィンＦＥＴ（Field Effect Transistor）を有する複数のスタンダードセルを備える半導体集積回路装置であって、前記フィンＦＥＴを構成する複数のフィンは、それぞれ、第１方向に延びており、かつ、前記第１方向と垂直をなす第２方向において等間隔の仮想グリッド線上に配置されており、前記複数のスタンダードセルは、第１スタンダードセルと、前記第１スタンダードセルよりも前記第２方向におけるサイズが大きい第２スタンダードセルとを備え、前記第１スタンダードセルは、前記第１方向に延びる第１埋め込み電源配線を備え、前記第２スタンダードセルは、前記第１方向に延びており、前記第１埋め込み電源配線よりも前記第２方向におけるサイズが大きい第２埋め込み電源配線を備え、前記第１および第２埋め込み電源配線は、前記第２方向における中央位置が、前記仮想グリッド線上、または、隣接する前記仮想グリッド線間の中央位置にある。
　この態様によると、半導体集積回路装置において、フィンＦＥＴを構成する複数のフィンは、第１方向に延びており、かつ、第２方向において等間隔の仮想グリッド線上に配置されている。第１および第２スタンダードセルは、埋め込み電源配線を備えており、第２方向におけるサイズが大きい方の第２スタンダードセルは、第２方向におけるサイズが大きい埋め込み電源配線を備える。これにより、フィンＦＥＴに対する電流供給能力を十分に得ることができる。そして、第１および第２スタンダードセルが備える埋め込み電源配線は、第２方向における中央位置が、仮想グリッド線上、または、隣接する仮想グリッド線間の中央位置にある。これにより、フィンＦＥＴの規則的な配置を妨げることなく、十分な配線幅を有する埋め込み電源配線を配置することができる。
　本開示によると、半導体集積回路装置について、フィンＦＥＴの規則的な配置を妨げることなく、十分な配線幅を有する埋め込み電源配線を配置することが可能になる。
（ａ），（ｂ）は実施形態に係る半導体集積回路装置を構成するインバータセルのレイアウト構造を示す平面図 （ａ），（ｂ）は図１に示すインバータセルの断面構造 （ａ），（ｂ）は実施形態に係る半導体集積回路装置を構成する２入力ＮＡＮＤセルのレイアウト構造を示す平面図 （ａ）はインバータセルの回路図、（ｂ）は２入力ＮＡＮＤセルの回路図 実施形態に係る半導体集積回路装置の回路ブロックの構成例 図５の部分拡大図 実施形態に係る半導体集積回路装置を構成するインバータセルの他のレイアウト構造を示す平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は、複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、フィンＦＥＴ（Field Effect Transistor）を備える。
　本開示では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向としている。
　（第１実施形態）
　図１は本実施形態に係る半導体集積回路装置を構成するスタンダードセルのレイアウト構造の例を示す平面図である。図１（ａ），（ｂ）はいずれもインバータセルである。また、図２は図１に示すセルの断面構造を示す図であり、図２（ａ）は図１（ａ）の線Ａ－Ａ’の断面図、図２（ｂ）は図１（ａ）の線Ｂ－Ｂ‘の断面図である。
　図３は本実施形態に係る半導体集積回路装置を構成する他のスタンダードセルのレイアウト構造の例を示す平面図である。図３（ａ），（ｂ）はいずれも２入力ＮＡＮＤセルである。
　図４はセルの回路図を示しており、図４（ａ）は図１に示すインバータセルの回路図、図４（ｂ）は図３に示す２入力ＮＡＮＤセルの回路図である。
　図１に示すインバータセルおよび図３に示す２入力ＮＡＮＤセルは、フィンＦＥＴを有しており、フィンＦＥＴを構成する複数のフィンは、それぞれ、Ｘ方向に延びている。複数のフィンは、幅すなわちＹ方向におけるサイズが同一であり（Ｗｆとする）、Ｙ方向において等間隔の仮想グリッド線ＧＬ（細破線で図示している）上に配置されている。仮想グリッド線ＧＬのピッチはＰｇである。すなわち、複数のフィンは、ピッチＰｇで配置されている。
　図１（ａ）に示すインバータセルおよび図３（ａ）に示す２入力ＮＡＮＤセルは、フィンＦＥＴを構成するフィンの個数は２であり、セル高さはＰｇ×８である。図１（ｂ）に示すインバータセルおよび図３（ｂ）に示す２入力ＮＡＮＤセルは、フィンＦＥＴを構成するフィンの個数は３であり、セル高さはＰｇ×１１である。フィンＦＥＴは、これを構成するフィンの個数によって、駆動能力が変わる。
　図１および図２に示すインバータセルのレイアウト構造について説明する。
　図１（ａ）に示すインバータセルでは、Ｙ方向における両端において、Ｘ方向に延びる電源配線１１Ａ，１２Ａがそれぞれ設けられている。電源配線１１Ａ，１２Ａはともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１Ａは電源電圧ＶＤＤを供給し、電源配線１２Ａは電源電圧ＶＳＳを供給する。電源配線１１Ａ，１２Ａは、Ｙ方向における中央位置が仮想グリッド線ＧＬ間の中央と一致している。電源配線１１Ａ，１２Ａの幅すなわちＹ方向におけるサイズは、Ｗｂ１である。
　Ｎウェル上のＰ型トランジスタ領域に、Ｘ方向に延びる２本のフィン２１Ａが設けられている。Ｐ型基板上のＮ型トランジスタ領域に、Ｘ方向に延びる２本のフィン２２Ａが設けられている。ゲート配線３１Ａは、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。図２（ｂ）に示すように、ゲート配線３１Ａは、フィン２１Ａ，２２Ａを、３方向から囲むように形成されている。２本のフィン２１Ａと、ゲート配線３１Ａとによって、フィンＦＥＴ　Ｐ１が構成されている。２本のフィン２２Ａと、ゲート配線３１Ａとによって、フィンＦＥＴ　Ｎ１が構成されている。なお、製造上、埋め込み電源配線とこれに最近接するフィンとの間は、距離Ｓｂをとる必要がある。
　フィン２１Ａの図面左側の端に、Ｙ方向に延びるローカル配線４１Ａが設けられている。フィン２１Ａの図面左側の端は、ローカル配線４１Ａおよびビア５１Ａを介して電源配線１１Ａに接続されている。フィン２２Ａの図面左側の端に、Ｙ方向に延びるローカル配線４２Ａが設けられている。フィン２２Ａの図面左側の端は、ローカル配線４２Ａおよびビア５２Ａを介して電源配線１２Ａに接続されている。フィン２１Ａ，２２Ａの図面右側の端に、Ｙ方向に延びるローカル配線４３Ａが設けられている。フィン２１Ａ，２２Ａの図面右側の一端は、ローカル配線４３Ａによって互いに接続されている。
　入力Ａが与えられるメタル配線６１Ａは、ビアを介して、ゲート配線３１Ａと接続されている。出力Ｙを出力するメタル配線６２Ａは、ビアを介して、ローカル配線４３Ａと接続されている。
　図１（ｂ）に示すインバータセルは、フィンＦＥＴが３本のフィンによって構成されている。これ以外は、図１（ａ）のインバータセルと同様のレイアウト構造を有する。
　図１（ｂ）に示すインバータセルでは、Ｙ方向における両端において、Ｘ方向に延びる電源配線１１Ｂ，１２Ｂがそれぞれ設けられている。電源配線１１Ｂ，１２Ｂはともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１Ｂは電源電圧ＶＤＤを供給し、電源配線１２Ｂは電源電圧ＶＳＳを供給する。電源配線１１Ｂ，１２Ｂは、Ｙ方向における中央位置が仮想グリッド線ＧＬと一致している。電源配線１１Ｂ，１２Ｂの幅すなわちＹ方向におけるサイズは、Ｗｂ２である。なお、Ｗｂ２＞Ｗｂ１である。
　Ｎウェル上のＰ型トランジスタ領域に、Ｘ方向に延びる３本のフィン２１Ｂが設けられている。Ｐ型基板上のＮ型トランジスタ領域に、Ｘ方向に延びる３本のフィン２２Ｂが設けられている。ゲート配線３１Ｂは、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。ゲート配線３１Ｂは、フィン２１Ｂ，２２Ｂを、３方向から囲むように形成されている。３本のフィン２１Ｂと、ゲート配線３１Ｂとによって、フィンＦＥＴ　Ｐ１が構成されている。３本のフィン２２Ｂと、ゲート配線３１Ｂとによって、フィンＦＥＴ　Ｎ１が構成されている。
　フィン２１Ｂの図面左側の端に、Ｙ方向に延びるローカル配線４１Ｂが設けられている。フィン２１Ｂの図面左側の端は、ローカル配線４１Ｂおよびビア５１Ｂを介して電源配線１１Ｂに接続されている。フィン２２Ｂの図面左側の端に、Ｙ方向に延びるローカル配線４２Ｂが設けられている。フィン２２Ｂの図面左側の端は、ローカル配線４２Ｂおよびビア５２Ｂを介して電源配線１２Ｂに接続されている。フィン２１Ｂ，２２Ｂの図面右側の端に、Ｙ方向に延びるローカル配線４３Ｂが設けられている。フィン２１Ｂ，２２Ｂの図面右側の端は、ローカル配線４３Ｂによって互いに接続されている。
　入力Ａが与えられるメタル配線６１Ｂは、ビアを介して、ゲート配線３１Ｂと接続されている。出力Ｙを出力するメタル配線６２Ｂは、ビアを介して、ローカル配線４３Ｂと接続されている。
　図３に示す２入力ＮＡＮＤセルのレイアウト構造について説明する。なお、図１および図２に示すインバータセルのレイアウト構造から類推できる構成に関しては、説明を省略する場合がある。
　図３（ａ）に示す２入力ＮＡＮＤセルでは、Ｙ方向における両端において、Ｘ方向に延びる電源配線１３Ａ，１４Ａがそれぞれ設けられている。電源配線１３Ａ，１４Ａはともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１３Ａは電源電圧ＶＤＤを供給し、電源配線１４Ａは電源電圧ＶＳＳを供給する。電源配線１３Ａ，１４Ａは、Ｙ方向における中央位置が仮想グリッド線ＧＬ間の中央と一致している。電源配線１３Ａ，１４Ａの幅すなわちＹ方向におけるサイズは、Ｗｂ１である。
　Ｎウェル上のＰ型トランジスタ領域に、Ｘ方向に延びる２本のフィン２３Ａが設けられている。Ｐ型基板上のＮ型トランジスタ領域に、Ｘ方向に延びる２本のフィン２４Ａが設けられている。ゲート配線３２Ａ，３３Ａは、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。２本のフィン２３Ａと、ゲート配線３２Ａ，３３Ａとによって、フィンＦＥＴ　Ｐ１１，Ｐ１２がそれぞれ構成されている。２本のフィン２４Ａと、ゲート配線３２Ａ，３３Ａとによって、フィンＦＥＴ　Ｎ１１，Ｎ１２がそれぞれ構成されている。
　図３（ｂ）に示す２入力ＮＡＮＤセルは、フィンＦＥＴが３本のフィンによって構成されている。これ以外は、図３（ａ）の２入力ＮＡＮＤセルと同様のレイアウト構造を有する。
　図３（ｂ）に示す２入力ＮＡＮＤセルでは、Ｙ方向における両端において、Ｘ方向に延びる電源配線１３Ｂ，１４Ｂがそれぞれ設けられている。電源配線１３Ｂ，１４Ｂはともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１３Ｂは電源電圧ＶＤＤを供給し、電源配線１４Ｂは電源電圧ＶＳＳを供給する。電源配線１３Ｂ，１４Ｂは、Ｙ方向における中央位置が仮想グリッド線ＧＬと一致している。電源配線１３Ｂ，１４Ｂの幅すなわちＹ方向におけるサイズは、Ｗｂ２である。なお、Ｗｂ２＞Ｗｂ１である。
　Ｎウェル上のＰ型トランジスタ領域に、Ｘ方向に延びる３本のフィン２３Ｂが設けられている。Ｐ型基板上のＮ型トランジスタ領域に、Ｘ方向に延びる３本のフィン２４Ｂが設けられている。ゲート配線３２Ｂ，３３Ｂは、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。３本のフィン２３Ｂと、ゲート配線３２Ｂ，３３Ｂとによって、フィンＦＥＴ　Ｐ１１，Ｐ１２がそれぞれ構成されている。３本のフィン２４Ｂと、ゲート配線３２Ｂ，３３Ｂとによって、フィンＦＥＴ　Ｎ１１，Ｎ１２がそれぞれ構成されている。
　ここで、図１（ａ）のインバータセルおよび図３（ａ）の２入力ＮＡＮＤセルは、同じセル高さ（＝Ｐｇ×８）を有する他のセルとともに、単一の回路ブロックを構成する。この回路ブロックでは、セルをＸ方向に並べることによってセル列が構成され、電源電圧ＶＤＤを供給する電源配線１１Ａ，１３Ａ等が連結されるとともに、電源電圧ＶＳＳを供給する電源配線１２Ａ，１４Ａ等が連結される。そして、セル列がＹ方向に並べて配置される。各セル列は、１列おきに、Ｙ方向において反転して配置される。これにより、Ｙ方向において隣接するセル列は、電源配線を共有する。
　同様に、図１（ｂ）のインバータセルおよび図３（ｂ）の２入力ＮＡＮＤセルは、同じセル高さ（＝Ｐｇ×１１）を有する他のセルとともに、単一の回路ブロックを構成する。この回路ブロックでは、セルをＸ方向に並べることによってセル列が構成され、電源電圧ＶＤＤを供給する電源配線１１Ｂ，１３Ｂ等が連結されるとともに、電源電圧ＶＳＳを供給する電源配線１２Ｂ，１４Ｂ等が連結される。そして、セル列がＹ方向に並べて配置される。各セル列は、１列おきに、Ｙ方向において反転して配置される。これにより、Ｙ方向において隣接するセル列は、電源配線を共有する。
　図５は本実施形態に係る半導体集積回路装置の回路ブロックの構成例である。図５では、フィンおよびゲート配線よりも上層の構成に関しては、記載を省略している。図５において、ブロックＡは、セル高さがＰｇ×８であるセルによって構成されており、ブロックＢは、セル高さがＰｇ×１１であるセルによって構成されている。ブロックＡ，Ｂはともに３列のセル列からなり、仮想グリッド線ＧＬはブロックＡ，Ｂで共通である。
　ブロックＡにおいて、セルＣ１Ａは図１（ａ）のインバータセルであり、セルＣ２Ａは図３（ａ）の２入力ＮＡＮＤセルである。図面上から、第１列は図面左からセルＣ２Ａ，Ｃ２Ａ，Ｃ１Ａが配置され、第２列は図面左からセルＣ１Ａ，Ｃ１Ａ，Ｃ１Ａ，Ｃ１Ａが配置され、第３列は図面左からセルＣ２Ａ，Ｃ１Ａ，Ｃ２Ａが配置されている。電源配線１Ａは電源電圧ＶＤＤを供給するものであり、セルＣ１Ａの電源配線１１ＡおよびセルＣ２Ａの電源配線１３Ａが連結されたものである。電源配線２Ａは電源電圧ＶＳＳを供給するものであり、セルＣ１Ａの電源配線１２ＡおよびセルＣ２Ａの電源配線１４Ａが連結されたものである。
　ブロックＢにおいて、セルＣ１Ｂは図１（ｂ）のインバータセルであり、セルＣ２Ｂは図３（ｂ）の２入力ＮＡＮＤセルである。図面上から、第１列は図面左からセルＣ２Ｂ，Ｃ２Ｂ，Ｃ１Ｂが配置され、第２列は図面左からセルＣ１Ｂ，Ｃ１Ｂ，Ｃ１Ｂ，Ｃ１Ｂが配置され、第３列は図面左からセルＣ２Ｂ，Ｃ１Ｂ，Ｃ２Ｂが配置されている。電源配線１Ｂは電源電圧ＶＤＤを供給するものであり、セルＣ１Ｂの電源配線１１ＢおよびセルＣ２Ｂの電源配線１３Ｂが連結されたものである。電源配線２Ｂは電源電圧ＶＳＳを供給するものであり、セルＣ１Ｂの電源配線１２ＢおよびセルＣ２Ｂの電源配線１４Ｂが連結されたものである。
　ブロックＡでは、Ｙ方向に隣接するセル同士の間において、最近接のフィンの中心同士の間の距離は、３×Ｐｇである。そして、電源配線１Ａ，２Ａの中央位置は、仮想グリッド線ＧＬ間の中央にある。このため、電源配線１Ａ，２Ａの幅Ｗｂ１を最大限に確保することができる。電源配線１Ａ，２Ａの幅Ｗｂ１は、
　Ｗｂ１＝３×Ｐｇ－２×Ｓｂ－Ｗｆ
となる。
　ブロックＢでは、Ｙ方向に隣接するセル同士の間において、最近接のフィンの中心同士の間の距離は、４×Ｐｇである。そして、電源配線１Ｂ，２Ｂの中央位置は、仮想グリッド線ＧＬ上にある。このため、電源配線１Ｂ，２Ｂの幅Ｗｂ２を最大限に確保することができる。電源配線１Ｂ，２Ｂの幅Ｗｂ２は、
　Ｗｂ２＝４×Ｐｇ－２×Ｓｂ－Ｗｆ
となる。すなわち、電源配線１Ｂ，２Ｂの幅Ｗｂ２は、電源配線１Ａ，２Ａの幅Ｗｂ１よりも、Ｐｇだけ大きい。
　ブロックＢを構成するセルは、ブロックＡを構成するセルと比べて、フィンＦＥＴを構成するフィンの個数が多い。このため、ブロックＢを構成するセルは、ブロックＡを構成するセルよりも、高速で動作するが、消費電力が大きい。これに対して、上述したとおり、電源配線１Ｂ，２Ｂは、電源配線１Ａ，２Ａよりも幅が太いので、ブロックＢを構成するセルに対して十分な電流を供給することができる。
　また、例えば、図１（ｂ）のインバータセルにおける電源配線１１Ｂ，１２Ｂに対するビア５１Ｂ，５２Ｂは、図１（ａ）のインバータセルにおける電源配線１１Ａ，１２Ａに対するビア５１Ａ，５２Ａよりも、サイズが大きく、抵抗が小さい。このため、図１（ｂ）のインバータセルにおいて、より大きな電流供給能力が実現できる。なお、ビアのサイズを大きくする代わりに、ビアの個数を増やしてもよい。例えば、図１（ｂ）のインバータセルにおいて、電源配線１１Ｂ，１２Ｂに対してそれぞれ、２個のビアを設けるようにしてもよい。
　また、図５のレイアウトでは、フィンを配置するための仮想グリッド線ＧＬをブロックＡ，Ｂで共通とし、ブロックＡ，Ｂに含まれるフィンがそれぞれ仮想グリッド線ＧＬ上に配置されるように、セルを配置している。これにより、レイアウト全体において、フィンが規則的に配置される。したがって、半導体集積回路装置の製造容易性が向上し、製造ばらつきを抑制することができ、歩留まりを向上させることができる。
　以上のように本実施形態によると、半導体集積回路装置において、フィンＦＥＴを構成する複数のフィンは、Ｘ方向に延びており、かつ、Ｙ方向において等間隔の仮想グリッド線ＧＬ上に配置されている。スタンダードセルは、埋め込み電源配線を備えており、Ｙ方向におけるサイズが大きい方のスタンダードセルは、Ｙ方向におけるサイズが大きい埋め込み電源配線を備える。これにより、フィンＦＥＴに対する電流供給能力を十分に得ることができる。そして、スタンダードセルが備える埋め込み電源配線は、Ｙ方向における中央位置が、仮想グリッド線ＧＬ上、または、隣接する仮想グリッド線ＧＬ間の中央位置にある。これにより、フィンＦＥＴの規則的な配置を妨げることなく、十分な配線幅を有する埋め込み電源配線を配置することができる。
　図６は図５のブロックＡにおける上２列の右端のセルＣ１Ａの部分拡大図である。図６は、図１（ａ）のインバータセルをＹ方向に隣接した配置したレイアウト構造を示す。図６において、図１（ａ）のインバータセルのビア５２Ａが隣接して配置される箇所（破線で示す）に、ビア５２Ａよりも大きなビア５３が配置されている。
　（変形例）
　図７はインバータセルの他のレイアウト構造を示す。図７に示すインバータセルは、フィンＦＥＴを構成するフィンの個数は４であり、セル高さはＰｇ×１４である。これ以外は、図１のインバータセルと同様のレイアウト構造を有する。
　図７に示すインバータセルでは、Ｙ方向における両端において、Ｘ方向に延びる電源配線１１Ｃ，１２Ｃがそれぞれ設けられている。電源配線１１Ｃ，１２Ｃはともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１Ｃは電源電圧ＶＤＤを供給し、電源配線１２Ｃは電源電圧ＶＳＳを供給する。電源配線１１Ｃ，１２Ｃは、Ｙ方向における中央位置が仮想グリッド線ＧＬ間の中央と一致している。電源配線１１Ｃ，１２Ｃの幅すなわちＹ方向におけるサイズは、Ｗｂ３である。なお、Ｗｂ３＞Ｗｂ２である。
　Ｎウェル上のＰ型トランジスタ領域に、Ｘ方向に延びる４本のフィン２１Ｃが設けられている。Ｐ型基板上のＮ型トランジスタ領域に、Ｘ方向に延びる４本のフィン２２Ｃが設けられている。ゲート配線３１Ｃは、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。ゲート配線３１Ｃは、フィン２１Ｃ，２２Ｃを、３方向から囲むように形成されている。４本のフィン２１Ｃと、ゲート配線３１Ｃとによって、フィンＦＥＴ　Ｐ１が構成されている。４本のフィン２２Ｃと、ゲート配線３１Ｃとによって、フィンＦＥＴ　Ｎ１が構成されている。
　フィン２１Ｃの図面左側の端に、Ｙ方向に延びるローカル配線４１Ｃが設けられている。フィン２１Ｃの図面左側の端は、ローカル配線４１Ｃおよびビア５１Ｃを介して電源配線１１Ｃに接続されている。フィン２２Ｃの図面左側の端に、Ｙ方向に延びるローカル配線４２Ｃが設けられている。フィン２２Ｃの図面左側の端は、ローカル配線４２Ｃおよびビア５２Ｃを介して電源配線１２Ｃに接続されている。フィン２１Ｃ，２２Ｃの図面右側の端に、Ｙ方向に延びるローカル配線４３Ｃが設けられている。フィン２１Ｃ，２２Ｃの図面右側の端は、ローカル配線４３Ｃによって互いに接続されている。
　入力Ａが与えられるメタル配線６１Ｃは、ビアを介して、ゲート配線３１Ｃと接続されている。出力Ｙを出力するメタル配線６２Ｃは、ビアを介して、ローカル配線４３Ｃと接続されている。
　図７のインバータセルは、同じセル高さ（＝Ｐｇ×１４）を有する他のセルとともに、単一の回路ブロックを構成する。この回路ブロックを、例えば図５に示すブロックＡ，Ｂとともに、共通の仮想グリッド線ＧＬに従って配置してもかまわない。
　また、電源配線１１Ｃ，１２Ｃの幅Ｗｂ３は、次のようになる。
　Ｗｂ３＝５×Ｐｇ－２×Ｓｂ－Ｗｆ
　すなわち、Ｗｂ３はＷｂ２よりもＰｇだけ大きい。
　また、電源配線１１Ｃ，１２Ｃに対するビア５１Ｃ，５２Ｂは、図１（ｂ）のインバータセルにおける、電源配線１１Ｂ，１２Ｂに対するビア５１Ｂ，５２Ｂよりも、さらにサイズが大きい。このため、図７のインバータセルにおいて、より大きな電流供給能力が実現できる。なお、ビアのサイズを大きくする代わりに、ビアの個数を増やしてもよい。例えば、図１（ｂ）のインバータセルにおいて、電源配線１１Ｂ，１２Ｂに対してそれぞれ、２個のビアを設けたとすると、図７のインバータセルにおいて、電源配線１１Ｃ，１２Ｃに対してそれぞれ、３個のビアを設けてもよい。
　なお、以上の説明では、半導体集積回路装置はフィンＦＥＴを有するスタンダードセルを備えるものとして説明を行ったが、スタンダードセルが有するトランジスタは、フィンＦＥＴに限られるものではない。例えば、ナノシートＦＥＴを有するスタンダードセルを備える半導体集積回路装置についても、本開示は適用可能である。
　本開示では、埋め込み電源配線を用いる半導体集積回路装置について、フィンＦＥＴの規則的な配置を妨げることなく、十分な配線幅を有する埋め込み電源配線を配置するので、例えば、システムＬＳＩの集積度向上や性能向上に有用である。
１Ａ，１Ｂ，２Ａ，２Ｂ　埋め込み電源配線
１１Ａ，１１Ｂ，１１Ｃ，１２Ａ，１２Ｂ，１２Ｃ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂ　埋め込み電源配線
２１Ａ，２１Ｂ，２１Ｃ，２２Ａ，２２Ｂ，２２Ｃ，２３Ａ，２３Ｂ，２４Ａ，２４Ｂ　フィン
４１Ａ，４１Ｂ，４１Ｃ，４２Ａ，４２Ｂ，４２Ｃ　ローカル配線
５１Ａ，５１Ｂ，５１Ｃ，５２Ａ，５２Ｂ，５２Ｃ　ビア
Ｃ１Ａ，Ｃ１Ｂ，Ｃ２Ａ，Ｃ２Ｂ　スタンダードセル
Ｐ１，Ｐ１１，Ｐ１２，Ｎ１，Ｎ１１，Ｎ１２　フィンＦＥＴ
ＧＬ　仮想グリッド線

Claims (7)

  1. 　フィンＦＥＴ（Field Effect Transistor）を有する複数のスタンダードセルを備える半導体集積回路装置であって、
    　前記フィンＦＥＴを構成する複数のフィンは、それぞれ、第１方向に延びており、かつ、前記第１方向と垂直をなす第２方向において等間隔の仮想グリッド線上に配置されており、
    　前記複数のスタンダードセルは、第１スタンダードセルと、前記第１スタンダードセルよりも前記第２方向におけるサイズが大きい第２スタンダードセルとを備え、
    　前記第１スタンダードセルは、
    　前記第１方向に延びる第１埋め込み電源配線を備え、
    　前記第２スタンダードセルは、
    　前記第１方向に延びており、前記第１埋め込み電源配線よりも前記第２方向におけるサイズが大きい第２埋め込み電源配線を備え、
    　前記第１および第２埋め込み電源配線は、前記第２方向における中央位置が、前記仮想グリッド線上、または、隣接する前記仮想グリッド線間の中央位置にある
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　Ｎ本（Ｎは１以上の整数）のフィンを含む第１フィンＦＥＴを備え、
    　前記第２スタンダードセルは、
    　Ｍ本（ＭはＮより大きい整数）のフィンを含む第２フィンＦＥＴを備える
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　前記第２方向に延びており、第１ビアを介して、前記第１埋め込み電源配線と接続された第１ローカル配線を備え、
    　前記第２スタンダードセルは、
    　前記第２方向に延びており、第２ビアを介して、前記第２埋め込み電源配線と接続された第２ローカル配線を備え、
    　前記第２ビアは、前記第１ビアよりも、サイズが大きい、または、個数が多い
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２スタンダードセルは、同一の回路機能を実現する
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第２スタンダードセルよりも前記第２方向におけるサイズが大きい第３スタンダードセルを備え、
    　前記第３スタンダードセルは、
    　前記第１方向に延びており、前記第２埋め込み電源配線よりも前記第２方向におけるサイズが大きい第３埋め込み電源配線を備える
    ことを特徴とする半導体集積回路装置。
  6. 　請求項５記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　Ｎ本（Ｎは１以上の整数）のフィンを含む第１フィンＦＥＴを備え、
    　前記第２スタンダードセルは、
    　Ｍ本（ＭはＮより大きい整数）のフィンを含む第２フィンＦＥＴを備え、
    　前記第３スタンダードセルは、
    　Ｌ本（ＬはＭより大きい整数）のフィンを含む第３フィンＦＥＴを備える
    ことを特徴とする半導体集積回路装置。
  7. 　請求項５記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、
    　前記第２方向に延びており、第１ビアを介して、前記第１埋め込み電源配線と接続された第１ローカル配線を備え、
    　前記第２スタンダードセルは、
    　前記第２方向に延びており、第２ビアを介して、前記第２埋め込み電源配線と接続された第２ローカル配線を備え、
    　前記第３スタンダードセルは、
    　前記第２方向に延びており、第３ビアを介して、前記第３埋め込み電源配線と接続された第３ローカル配線を備え、
    　前記第２ビアは、前記第１ビアよりも、サイズが大きく、または、個数が多く
    　前記第３ビアは、前記第２ビアよりも、サイズが大きい、または、個数が多い
    ことを特徴とする半導体集積回路装置。
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