WO2023095616A1 - 半導体集積回路装置 - Google Patents

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  • the contact 261 connecting the metal wiring 251 corresponding to the input node A and the gate wiring 231 is located at the grid line g1.
  • a contact 262 connecting metal wiring 252 corresponding to input node B and gate wiring 232 is located at grid line g2.
  • a contact 263 connecting the metal wiring 253 corresponding to the input node C and the gate wiring 233 is located at the grid line g1.

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Abstract

半導体集積回路装置において、ゲートコンタクトの配置態様によって、スタンダードセルの特性を改善する。スタンダードセルにおいて、入力ノードに対応するメタル配線（５１）は、トランジスタＰ１，Ｎ１のゲートに接続され、出力ノードに対応するメタル配線（５３）は、トランジスタＰ２，Ｎ２のドレインに接続されている。中間ノードに対応するメタル配線（５２）は、トランジスタＰ２，Ｎ２のゲートに対応するゲート配線（３２）と、ゲートコンタクト（６３）を介して、接続されている。ゲートコンタクト（６３）は、トランジスタＰ２と平面視で重なる位置に配置されている。

Description

半導体集積回路装置
　本開示は、スタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、半導体集積回路の高集積化のために、ゲート配線と上層のメタル配線を接続するためのコンタクト（ゲートコンタクト）を、トランジスタと平面視で重なる位置に設ける技術が用いられている。
　特許文献１では、スタンダードセルにおいて、ゲートコンタクトをトランジスタと平面視で重なる位置に配置した構造が開示されている。
米国出願公開第２０２１／０２１０４７９号明細書
　しかしながら、特許文献１では、ゲートコンタクトをトランジスタと平面視で重なる位置に配置することは開示されているものの、ゲートコンタクトをどのように配置すれば、スタンダードセルの特性を最適化できるのかに関しては、詳細な検討はなされていなかった。
　本開示は、半導体集積回路装置において、ゲートコンタクトの配置態様によって、スタンダードセルの特性を改善するものである。
　本開示の第１態様では、スタンダードセルを備える半導体集積回路装置において、前記スタンダードセルは、ゲート同士が接続され、ドレイン同士が接続された、第１導電型の第１トランジスタおよび第２導電型の第２トランジスタと、ゲート同士が接続され、ドレイン同士が接続された、前記第１導電型の第３トランジスタおよび前記第２導電型の第４トランジスタと、前記第１および第２トランジスタのゲートに接続され、入力ノードに対応する第１メタル配線と、前記第１および第２トランジスタのドレインと、前記第３および第４トランジスタのゲートとを接続する、中間ノードに対応する第２メタル配線と、前記第３および第４トランジスタのドレインに接続され、出力ノードに対応する第３メタル配線とを備え、前記第１および第３トランジスタはソースを共有しており、かつ、当該ソースは第１電源に接続されており、前記第２および第４トランジスタはソースを共有しており、かつ、当該ソースは第２電源に接続されており、前記第２メタル配線は、前記第３および第４トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、前記第１ゲートコンタクトは、前記第３トランジスタと平面視で重なる位置に配置されている。
　この態様によると、中間ノードに対応する第２メタル配線は、第３および第４トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、第１ゲートコンタクトは、第３トランジスタと平面視で重なる位置に配置されている。このため、中間ノードの信号は、第３トランジスタへの供給が早くなり、第４トランジスタへの供給が遅くなる。これにより、第３トランジスタの動作を、第４トランジスタの動作を早くすることができるので、トランジスタの特性の差を低減することが可能になる。
　本開示の第２態様では、スタンダードセルを備える半導体集積回路装置において、前記スタンダードセルは、ゲート同士が接続され、ドレイン同士が接続された、第１導電型の第１トランジスタおよび第２導電型の第２トランジスタと、ゲート同士が接続され、ドレイン同士が接続された、前記第１導電型の第３トランジスタおよび前記第２導電型の第４トランジスタと、前記第１および第２トランジスタのゲートに接続され、入力ノードに対応する第１メタル配線と、前記第１および第２トランジスタのドレインと、前記第３および第４トランジスタのゲートとを接続する、中間ノードに対応する第２メタル配線と、前記第３および第４トランジスタのドレインに接続され、出力ノードに対応する第３メタル配線とを備え、前記第１および第３トランジスタはソースを共有しており、当該ソースは第１電源に接続されており、前記第２および第４トランジスタはソースを共有しており、当該ソースは第２電源に接続されており、前記第１メタル配線は、前記第１および第２トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、前記第１ゲートコンタクトは、前記第１トランジスタと平面視で重なる位置に配置されており、前記第２メタル配線は、前記第３および第４トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、前記第２ゲートコンタクトは、前記第４トランジスタと平面視で重なる位置に配置されている。
　この態様によると、入力ノードに対応する第１メタル配線は、第１および第２トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、第１ゲートコンタクトは、第１トランジスタと平面視で重なる位置に配置されている。このため、入力信号は、第１トランジスタへの供給が早くなり、第２トランジスタへの供給が遅くなる。また、中間ノードに対応する第２メタル配線は、第３および第４トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、第２ゲートコンタクトは、第４トランジスタと平面視で重なる位置に配置されている。このため、中間ノードの信号は、第４トランジスタへの供給が早くなり、第３トランジスタへの供給が遅くなる。これにより、第１および第４トランジスタの動作を、第２および第３トランジスタの動作を早くすることができるので、出力信号の立ち上がりおよび立ち下がりのうち一方の遷移を、他方の遷移よりも早くすることができる。
　本開示の第３態様では、スタンダードセルを備える半導体集積回路装置において、前記スタンダードセルは、第１電源と出力ノードとの間に並列に接続された、第１導電型の第１および第２トランジスタと、前記出力ノードと第２電源との間に直列に接続された、第２導電型の第３および第４トランジスタと、前記第１および第３トランジスタのゲートに接続され、第１入力ノードに対応する第１メタル配線と、前記第２および第４トランジスタのゲートに接続され、第２入力ノードに対応する第２メタル配線と、前記第１および第２トランジスタ、並びに、前記第３トランジスタのドレインと接続されており、出力ノードに対応する第３メタル配線とを備え、前記第１メタル配線は、前記第１および第３トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、前記第２メタル配線は、前記第２および第４トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、前記第１および第２ゲートコンタクトのうち少なくともいずれか一方は、前記第３トランジスタまたは前記第４トランジスタと平面視で重なる位置に配置されている。
　この態様によると、第１入力ノードに対応する第１メタル配線は、第１および第３トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、第２入力ノードに対応する第２メタル配線は、第２および第４トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されている。第１および第２ゲートコンタクトのうち少なくともいずれか一方は、出力ノードと第２電源との間に直列に接続された、第２導電型の第３または第４トランジスタと平面視で重なる位置に配置されている。このため、第１および第２入力信号のうち少なくともいずれか一方は、第２導電型のトランジスタへの供給が早くなる。これにより、第２導電型のトランジスタの駆動による出力信号の遷移を早くすることができる。
　本開示の第４態様では、スタンダードセルを備える半導体集積回路装置において、前記スタンダードセルは、第１電源と出力ノードとの間に並列に接続された、第１導電型の第１、第２および第３トランジスタと、前記出力ノードと第２電源との間に直列に接続された、第２導電型の第４、第５および第６トランジスタと、前記第１および第４トランジスタのゲートに接続され、第１入力ノードに対応する第１メタル配線と、前記第２および第５トランジスタのゲートに接続され、第２入力ノードに対応する第２メタル配線と、前記第３および第６トランジスタのゲートに接続され、第３入力ノードに対応する第３メタル配線と、前記第１、第２および第３トランジスタ、並びに、前記第４トランジスタのドレインと接続されており、出力ノードに対応する第４メタル配線とを備え、前記第１メタル配線は、前記第１および第４トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、前記第２メタル配線は、前記第２および第５トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、前記第３メタル配線は、前記第３および第６トランジスタのゲートに対応する第３ゲート配線と、第３ゲートコンタクトを介して、接続されており、前記第１、第２および第３ゲートコンタクトのうち少なくともいずれか１つは、前記第４、第５または第６トランジスタと平面視で重なる位置に配置されている。
　この態様によると、第１入力ノードに対応する第１メタル配線は、第１および第４トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、第２入力ノードに対応する第２メタル配線は、第２および第５トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、第３入力ノードに対応する第３メタル配線は、第３および第６トランジスタのゲートに対応する第３ゲート配線と、第３ゲートコンタクトを介して、接続されている。第１、第２および第３ゲートコンタクトのうち少なくともいずれか１つは、出力ノードと第２電源との間に直列に接続された、第２導電型の第４、第５または第６トランジスタと平面視で重なる位置に配置されている。このため、第１～第３入力信号のうち少なくともいずれか１つは、第２導電型のトランジスタへの供給が早くなる。これにより、第２導電型のトランジスタの駆動による出力信号の遷移を早くすることができる。
　本開示によると、半導体集積回路装置において、ゲートコンタクトの配置態様によって、スタンダードセルの特性を改善することができる。
第１実施形態に係る半導体集積回路装置を構成するスタンダードセルのレイアウト構造の例を示す平面図 図１に示すスタンダードセルの断面構造 図１に示すスタンダードセルの回路図 第１実施形態におけるスタンダードセルのレイアウト構造の他の例を示す平面図 （ａ），（ｂ）は第１実施形態におけるスタンダードセルのレイアウト構造の他の例を示す平面図 第１実施形態の変形例１におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例２におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例３におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例３におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例４におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例４におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例５におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例５におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例６におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例６におけるスタンダードセルのレイアウト構造の例を示す平面図 ＮＡＮＤ回路の回路構造を示す回路図であり、（ａ）は２入力ＮＡＮＤ回路、（ｂ）は３入力ＮＡＮＤ回路 （ａ），（ｂ），（ｃ）は第２実施形態に係る半導体集積回路装置を構成するスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態に係る半導体集積回路装置を構成するスタンダードセルのレイアウト構造の他の例を示す平面図 ＮＯＲ回路の回路構造を示す回路図であり、（ａ）は２入力ＮＯＲ回路、（ｂ）は３入力ＮＯＲ回路 （ａ），（ｂ）は第２実施形態の変形例におけるスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態の変形例におけるスタンダードセルのレイアウト構造の他の例を示す平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は、複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノシートトランジスタを備える。
　本開示では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、「ＩＮ」「Ａ」「ＯＵＴ」は、ノードまたは信号を表す。また、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向としている。
　（第１実施形態）
　図１は本実施形態に係る半導体集積回路装置を構成するスタンダードセルのレイアウト構造の例を示す平面図である。図２は図１に示すスタンダードセルの断面構造を示す図であり、図１の線Ｘ１－Ｘ１’の断面図である。
　図３は図１に示すスタンダードセルの回路図である。本実施形態に係るスタンダードセルは、バッファ回路を実現する。図３に示すように、バッファ回路は、入力ノードＩＮと、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を有する第１インバータ１ａと、中間ノードＡと、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２を有する第２インバータ１ｂと、出力ノードＯＵＴとを備える。
　トランジスタＰ１，Ｎ１は、ドレイン同士、およびゲート同士が接続されている。トランジスタＰ２，Ｎ２は、ドレイン同士、およびゲート同士が接続されている。トランジスタＰ１，Ｐ２は、ソースがＶＤＤに接続されており、トランジスタＮ１，Ｎ２は、ソースがＶＳＳに接続されている。入力ノードＩＮは、トランジスタＰ１，Ｎ１のゲートに接続されている。トランジスタＰ１，Ｎ１のドレインは、中間ノードＡを介して、トランジスタＰ２，Ｎ２のゲートに接続されている。トランジスタＰ２，Ｎ２のドレインは、出力ノードＯＵＴに接続されている。
　図１および図２に示すスタンダードセルのレイアウト構造について説明する。なお、図１では、スタンダードセルのセル枠ＣＦを示している。図１のスタンダードセルは、他のスタンダードセルとともに、セル枠ＣＦを接してＸ方向に並べて配置されて、セル列を構成する。また、複数のセル列は、セル枠ＣＦを接してＹ方向に並べて配置される。ただし、複数のセル列は、１列おきに上下反転される。
　図１に示すように、スタンダードセルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、Ｍ０配線（Ｍ０はメタル配線層）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。電源配線１１，１２は、Ｘ方向において並べて配置される他のセルと共有されて、セル列同士の間に配置される電源配線を構成する。
　Ｎウェル上に、Ｐ型トランジスタＰ１，Ｐ２が形成されている。ＰウェルまたはＰ型基板上に、Ｎ型トランジスタＮ１，Ｎ２が形成されている。トランジスタＰ１，Ｎ１はＹ方向に１列に並んでいる。トランジスタＰ２，Ｎ２は、トランジスタＰ１，Ｎ１とＸ方向において隣り合っており、かつ、Ｙ方向に１列に並んでいる。
　トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は、チャネル部として、３枚のシートからなるナノシート２１ａ，２１ｂ，２２ａ，２２ｂをそれぞれ有する。すなわち、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２はナノシートＦＥＴである。なお、各ナノシートＦＥＴが有するナノシートの枚数は、３枚に限られるものではない。ナノシート２１ａ，２１ｂ，２２ａ，２２ｂの領域が、各トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のチャネル領域になる。
　ナノシート２１ａの図面左側、ナノシート２１ａ，２１ｂの間、および、ナノシート２１ｂの図面右側に、３枚のシートに接続された一体構造の半導体層からなるパッド２４ａ，２４ｂ，２４ｃがそれぞれ形成されている。パッド２４ａは、トランジスタＰ１のドレイン領域となる。パッド２４ｂは、トランジスタＰ１，Ｐ２のソース領域となる。パッド２４ｃは、トランジスタＰ２のドレイン領域となる。
　ナノシート２２ａの図面左側、ナノシート２２ａ，２２ｂの間、および、ナノシート２２ｂの図面右側に、３枚のシートに接続された一体構造の半導体層からなるパッド２５ａ，２５ｂ，２５ｃがそれぞれ形成されている。パッド２５ａは、トランジスタＮ１のドレイン領域となる。パッド２５ｂは、トランジスタＮ１，Ｎ２のソース領域となる。パッド２５ｃは、トランジスタＮ２のドレイン領域となる。
　Ｙ方向に並列に延びるゲート配線３１，３２が形成されている。ゲート配線３１は、トランジスタＰ１のナノシート２１ａ、および、トランジスタＮ１のナノシート２２ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１は、トランジスタＰ１，Ｎ１のゲートに対応する。ゲート配線３２は、トランジスタＰ２のナノシート２１ｂ、および、トランジスタＮ２のナノシート２２ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３２は、トランジスタＰ２，Ｎ２のゲートに対応する。また、ゲート配線３１，３２のＸ方向における両側のセル枠ＣＦ上に、ダミーゲート配線３５ａ，３５ｂが形成されている。
　ローカル配線層において、Ｙ方向に延びるローカル配線４１，４２，４３，４４が形成されている。ローカル配線４１は、パッド２４ａ，２５ａと接続されている。ローカル配線４２は、パッド２４ｂと接続されており、かつ、電源配線１１とビアを介して接続されている。ローカル配線４３は、パッド２５ｂと接続されており、かつ、電源配線１２とビアを介して接続されている。ローカル配線４４は、パッド２４ｃ，２５ｃと接続されている。
　ｇ１，ｇ２，ｇ３，ｇ４，ｇ５は、Ｍ０配線を配置する位置を規定する仮想的なグリッド線である。グリッド線ｇ１～ｇ５は、それぞれＸ方向に延びており、Ｙ方向において等間隔に配置されている。グリッド線ｇ１，ｇ２は、Ｐ型トランジスタと平面視で重なる位置にあり、グリッド線ｇ４，ｇ５は、Ｎ型トランジスタと平面視で重なる位置にある。グリッド線ｇ３は、トランジスタと平面視で重なっていない。後述するＭ０配線、ゲート配線とＭ０配線とを接続するコンタクト（ゲートコンタクト）、および、ローカル配線とＭ０配線とを接続するコンタクトは、グリッド線ｇ１～ｇ５の位置に配置される。
　平面視で、グリッド線ｇ１の位置は、トランジスタＰ１，Ｐ２のチャネル領域のＹ方向における中央よりも、電源配線１１に近い位置であり、グリッド線ｇ２の位置は、トランジスタＰ１，Ｐ２のチャネル領域のＹ方向における中央よりも、電源配線１１から遠い位置である。平面視で、グリッド線ｇ５の位置は、トランジスタＮ１，Ｎ２のチャネル領域のＹ方向における中央よりも、電源配線１２に近い位置であり、グリッド線ｇ４の位置は、トランジスタＮ１，Ｎ２のチャネル領域のＹ方向における中央よりも、電源配線１２から遠い位置である。
　Ｍ０配線層において、Ｘ方向に延びるメタル配線５１，５２，５３が形成されている。メタル配線５１は、入力ノードＩＮに対応しており、ゲート配線３１と、ゲートコンタクト６１を介して接続されている。メタル配線５２は、中間ノードＡに対応しており、ローカル配線４１と、コンタクト６２を介して接続されるとともに、ゲート配線３２と、ゲートコンタクト６３を介して接続される。メタル配線５３は、出力ノードＯＵＴに対応しており、ローカル配線４４と、コンタクト６４を介して接続される。
　図１のレイアウトでは、入力ノードＩＮに対応するメタル配線５１およびゲートコンタクト６１は、グリッド線ｇ３の位置に配置されている。中間ノードＡに対応するメタル配線５２、コンタクト６２およびゲートコンタクト６３は、グリッド線ｇ１の位置に配置されている。出力ノードＯＵＴに対応するメタル配線５３およびコンタクト６４は、グリッド線ｇ４の位置に配置されている。
　ここで、ゲートコンタクトと、グリッド線ｇ１～ｇ５の位置との関係について説明する。
　ゲート配線３１，３２に対して、ゲートコンタクトをグリッド線ｇ１，ｇ２の位置に配置すると、ゲートコンタクトの位置は、Ｐ型トランジスタに近く、Ｎ型トランジスタに遠くなる。このため、ゲート配線抵抗により、Ｐ型トランジスタへの信号供給が早くなり、Ｎ型トランジスタへの信号供給が遅くなる。また、グリッド線ｇ１，ｇ２では、グリッド線ｇ１の方がＮ型トランジスタから遠いので、ゲートコンタクトをグリッド線ｇ１の位置に配置した方が、上の効果はより顕著に現れる。
　一方、ゲート配線３１，３２に対して、ゲートコンタクトをグリッド線ｇ４，ｇ５の位置に配置すると、ゲートコンタクトの位置は、Ｎ型トランジスタに近く、Ｐ型トランジスタに遠くなる。このため、ゲート配線抵抗により、Ｎ型トランジスタへの信号供給が早くなり、Ｐ型トランジスタへの信号供給が遅くなる。また、グリッド線ｇ４，ｇ５では、グリッド線ｇ５の方がＰ型トランジスタから遠いので、ゲートコンタクトをグリッド線ｇ５の位置に配置した方が、上の効果はより顕著に現れる。
　このような効果に着目して、ゲートコンタクトの配置位置を決めることによって、例えば、Ｐ型トランジスタとＮ型トランジスタの特性に差がある場合にその差を緩和したり、また、出力信号の立ち上がり／立ち下がりの一方を早くしたりすることが可能になる。
　例えば、図１のレイアウトでは、中間ノードＡに対応するメタル配線５２とゲート配線３２とを接続するゲートコンタクト６３は、グリッド線ｇ１の位置に配置されている。すなわち、ゲート配線３２に関して、ゲートコンタクト６３がＰ型トランジスタ側に配置されている。このため、中間ノードＡの信号は、Ｎ型トランジスタＮ２よりもＰ型トランジスタＰ２に早く供給される。これにより、Ｐ型トランジスタＰ２の動作をＮ型トランジスタＮ２よりも早めることができるので、例えば、
１）Ｐ型トランジスタの動作速度がＮ型トランジスタよりも遅い場合に、バッファ回路の出力の立ち上がりと立ち下がりの速度の差を低減できる。
２）Ｐ型トランジスタとＮ型トランジスタの動作速度が同等の場合に、出力の立ち上がりを立ち下がりよりも早くできる。
という効果が得られる。
　なお、図１のレイアウトでは、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４は、グリッド線ｇ４の位置に配置している。ただし、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４は、他のグリッド線の位置に配置してもよい。
　図４のレイアウトは、図１のレイアウトにおいて、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４の位置を、グリッド線ｇ２の位置に変更したものである。図４に示すように、出力ノードＯＵＴをＰ型トランジスタ側の位置に配置することによって、Ｐ型トランジスタＰ２から出力ノードＯＵＴまでの抵抗値を低減することができるので、上述した１）２）の効果をさらに大きく得ることができる。
　なお、図５（ａ），（ｂ）のレイアウトに示すように、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４は、他の位置に配置してもかまわない。図５（ａ）では、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ３の位置に配置されており、図５（ｂ）では、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ５の位置に配置されている。
　（変形例１）
　図６のレイアウトでは、中間ノードＡに対応するメタル配線５２とゲート配線３２とを接続するゲートコンタクト６３は、グリッド線ｇ２の位置に配置されている。このため、中間ノードＡの信号は、Ｎ型トランジスタＮ２よりもＰ型トランジスタＰ２に早く供給されるので、Ｐ型トランジスタＰ２の動作をＮ型トランジスタＮ２よりも早くすることができる。したがって、上述した１）２）の効果が得られる。また、図６のレイアウトでは、図１のレイアウトと対比すると、メタル配線５２が電源配線１１から遠い位置にあるため、電源配線１１との間の配線間容量による信号速度低下の影響が少ない。
　また、図６のレイアウトでは、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４が、グリッド線ｇ１の位置に配置されている。このため、Ｐ型トランジスタＰ２から出力ノードＯＵＴまでの抵抗値を低減することができるので、上述した１）２）の効果をさらに大きくすることができる。なお、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４は、他のグリッド線の位置に配置してもかまわない。
　（変形例２）
　図７（ａ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ４の位置に配置されている。また、図７（ｂ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ５の位置に配置されている。すなわち、ゲート配線３２に関して、ゲートコンタクト６３がＮ型トランジスタ側に配置されている。このため、中間ノードＡの信号は、Ｐ型トランジスタＰ２よりもＮ型トランジスタＮ２に早く供給される。これにより、Ｎ型トランジスタＮ２の動作をＰ型トランジスタＰ２よりも早くすることができるので、例えば、
１）Ｎ型トランジスタの動作速度がＰ型トランジスタよりも遅い場合に、バッファ回路の出力の立ち上がりと立ち下がりの速度の差を低減できる。
２）Ｐ型トランジスタとＮ型トランジスタの動作速度が同等の場合に、出力の立ち下がりを立ち上がりよりも早くできる。
という効果が得られる。
　また、図７（ａ）のレイアウトでは、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４が、グリッド線ｇ５の位置に配置されている。図７（ｂ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４が、グリッド線ｇ４の位置に配置されている。このため、Ｎ型トランジスタＮ２から出力ノードＯＵＴまでの抵抗値を低減することができるので、上述した１）２）の効果をさらに大きくすることができる。なお、Ｍ０配線５３およびコンタクト６４は、他のグリッド線の位置に配置してもかまわない。
　（変形例３）
　入力ノードＩＮに対応するメタル配線５１とゲート配線３１とを接続するゲートコンタクト６１を、Ｐ型トランジスタ側に配置してもよい。この場合、入力信号ＩＮが、Ｎ型トランジスタＮ１よりもＰ型トランジスタＰ１に早く供給される。これにより、Ｐ型トランジスタＰ１の動作をＮ型トランジスタＮ１よりも早くすることができるので、例えば、
１）Ｐ型トランジスタの動作速度がＮ型トランジスタよりも遅い場合に、バッファ回路の中間信号の立ち上がりと立ち下がりの速度の差を低減できる。
２）Ｐ型トランジスタとＮ型トランジスタの動作速度が同等の場合に、中間信号の立ち上がりを立ち下がりよりも早くできる。
という効果が得られる。
　図８（ａ），（ｂ）のレイアウトでは、ゲートコンタクト６１が、グリッド線ｇ２の位置に配置されている。加えて、図８（ａ）のレイアウトでは、ゲートコンタクト６３が、グリッド線ｇ１の位置に配置されている。このため、中間ノードＡの信号が、Ｎ型トランジスタＮ２よりもＰ型トランジスタＰ２に早く供給される。これにより、Ｐ型トランジスタＰ２の動作をＮ型トランジスタＮ２よりも早くすることができる。なお、図８（ｂ）のレイアウトのように、ゲートコンタクト６３をグリッド線ｇ３の位置に配置してもよい。
　図９（ａ），（ｂ）のレイアウトでは、ゲートコンタクト６１が、グリッド線ｇ１の位置に配置されている。加えて、図９（ａ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ２の位置に配置されている。このため、中間ノードＡの信号が、Ｎ型トランジスタＮ２よりもＰ型トランジスタＰ２に早く供給される。これにより、Ｐ型トランジスタＰ２の動作をＮ型トランジスタＮ２よりも早くすることができる。なお、図９（ｂ）のレイアウトのように、ゲートコンタクト６３をグリッド線ｇ３の位置に配置してもよい。
　また、図８および図９のレイアウトでは、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４が、Ｐ型トランジスタの側に配置されている。すなわち、図８（ａ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ２の位置に配置されている。図８（ｂ）および図９（ａ），（ｂ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ１の位置に配置されている。このため、Ｐ型トランジスタＰ２から出力ノードＯＵＴまでの抵抗値を低減することができる。なお、図８および図９のレイアウトにおいて、Ｍ０配線５３およびコンタクト６４は、他のグリッド線の位置に配置してもかまわない。
　（変形例４）
　入力ノードＩＮに対応するメタル配線５１と、ゲートコンタクト６１を、Ｎ型トランジスタ側に配置してもよい。この場合、入力信号ＩＮが、Ｐ型トランジスタＰ１よりもＮ型トランジスタＮ１に早く供給される。これにより、Ｎ型トランジスタＮ１の動作をＰ型トランジスタＰ１よりも早くすることができるので、例えば、
１）Ｎ型トランジスタの動作速度がＰ型トランジスタよりも遅い場合に、バッファ回路の中間信号の立ち上がりと立ち下がりの速度の差を低減できる。
２）Ｎ型トランジスタとＰ型トランジスタの動作速度が同等の場合に、中間信号の立ち下がりを立ち上がりよりも早くできる。
という効果が得られる。
　図１０（ａ），（ｂ）のレイアウトでは、入力ノードＩＮに対応するメタル配線５１およびゲートコンタクト６１が、グリッド線ｇ４の位置に配置されている。加えて、図１０（ｂ）のレイアウトでは、中間ノードＡに対応するメタル配線５２およびゲートコンタクト６３が、グリッド線ｇ５の位置に配置されている。このため、中間ノードＡの信号が、Ｐ型トランジスタＰ２よりもＮ型トランジスタＮ２に早く供給される。これにより、Ｎ型トランジスタＮ２の動作をＰ型トランジスタＰ２よりも早くすることができる。なお、図１０（ａ）のレイアウトのように、ゲートコンタクト６３をグリッド線ｇ３の位置に配置してもよい。
　図１１（ａ），（ｂ）のレイアウトでは、ゲートコンタクト６１が、グリッド線ｇ５の位置に配置されている。加えて、図１１（ｂ）のレイアウトでは、ゲートコンタクト６３が、グリッド線ｇ４の位置に配置されている。このため、中間ノードＡの信号が、Ｐ型トランジスタＰ２よりもＮ型トランジスタＮ２に早く供給される。これにより、Ｎ型トランジスタＮ２の動作をＰ型トランジスタＰ２よりも早くすることができる。なお、図１１（ａ）のレイアウトのように、ゲートコンタクト６３をグリッド線ｇ３の位置に配置してもよい。
　また、図１０および図１１のレイアウトでは、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４が、Ｎ型トランジスタの側に配置されている。すなわち、図１０（ａ）および図１１（ａ），（ｂ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ５の位置に配置されている。図１０（ｂ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ４の位置に配置されている。このため、Ｎ型トランジスタＮ２から出力ノードＯＵＴまでの抵抗値を低減することができる。なお、図１０および図１１のレイアウトにおいて、Ｍ０配線５３およびコンタクト６４は、他のグリッド線の位置に配置してもかまわない。
　（変形例５）
　入力ノードＩＮに対応するメタル配線５１と、ゲートコンタクト６１を、Ｐ型トランジスタ側に配置するとともに、中間ノードＡに対応するメタル配線５２と、ゲートコンタクト６３を、Ｎ型トランジスタ側に配置してもよい。これにより、Ｐ型トランジスタＰ１の動作をＮ型トランジスタＮ１よりも早くすることができるので、中間信号Ａの立ち上がりを立ち下がりよりも早くできるとともに、Ｎ型トランジスタＮ２の動作をＰ型トランジスタＰ２よりも早くすることができるので、出力信号ＯＵＴの立ち下がりを立ち上がりよりも早くできる。したがって、バッファ回路全体として、出力信号ＯＵＴの立ち上がりを、立ち下がりよりも遅くすることができる。
　図１２（ａ），（ｂ）のレイアウトでは、ゲートコンタクト６１が、グリッド線ｇ２の位置に配置されている。そして、図１２（ａ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ４の位置に配置されており、上述したとおり、出力信号ＯＵＴの立ち上がりを遅くすることができる。また、図１２（ｂ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ５の位置に配置されており、出力信号ＯＵＴの立ち上がりをさらに遅くすることができる。
　図１３（ａ），（ｂ）のレイアウトでは、ゲートコンタクト６１が、グリッド線ｇ１の位置に配置されている。そして、図１３（ａ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ４の位置に配置されており、上述したとおり、出力信号ＯＵＴの立ち上がりを遅くすることができる。また、図１３（ｂ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ５の位置に配置されており、出力信号ＯＵＴの立ち上がりをさらに遅くすることができる。さらに、図１３（ａ），（ｂ）のレイアウトでは、図１２（ａ），（ｂ）と比べて、入力ノードＩＮに対応するメタル配線５１およびゲートコンタクト６１がＮ型トランジスタＮ１から離れているので、出力信号ＯＵＴの立ち上がりをより遅くすることができる。
　また、図１２および図１３のレイアウトでは、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４が、Ｎ型トランジスタの側に配置されている。すなわち、図１２（ａ）および図１３（ａ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ５の位置に配置されている。図１２（ｂ）および図１３（ｂ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ４の位置に配置されている。このため、Ｎ型トランジスタＮ２から出力ノードＯＵＴまでの抵抗値を低減することができる。なお、図１２および図１３のレイアウトにおいて、Ｍ０配線５３およびコンタクト６４は、他のグリッド線の位置に配置してもかまわない。
　（変形例６）
　変形例５と対照的に、入力ノードＩＮに対応するメタル配線５１と、ゲートコンタクト６１を、Ｎ型トランジスタ側に配置するとともに、中間ノードＡに対応するメタル配線５２と、ゲートコンタクト６３を、Ｐ型トランジスタ側に配置してもよい。これにより、Ｎ型トランジスタＮ１の動作をＰ型トランジスタＰ１よりも早くすることができるので、中間信号Ａの立ち下がりを立ち上がりよりも早くできるとともに、Ｐ型トランジスタＰ２の動作をＮ型トランジスタＮ２よりも早くすることができるので、出力信号ＯＵＴの立ち上がりを立ち下がりよりも早くできる。したがって、バッファ回路全体として、出力信号ＯＵＴの立ち下がりを、立ち上がりよりも遅くすることができる。
　図１４（ａ），（ｂ）のレイアウトでは、ゲートコンタクト６１が、グリッド線ｇ４の位置に配置されている。そして、図１４（ａ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ２の位置に配置されており、上述したとおり、出力信号ＯＵＴの立ち下がりを遅くすることができる。また、図１４（ｂ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ１の位置に配置されており、出力信号ＯＵＴの立ち下がりをさらに遅くすることができる。
　図１５（ａ），（ｂ）のレイアウトでは、ゲートコンタクト６１が、グリッド線ｇ５の位置に配置されている。そして、図１５（ａ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ２の位置に配置されており、上述したとおり、出力信号ＯＵＴの立ち下がりを遅くすることができる。また、図１５（ｂ）のレイアウトでは、ゲートコンタクト６３は、グリッド線ｇ１の位置に配置されており、出力信号ＯＵＴの立ち下がりをさらに遅くすることができる。さらに、図１５（ａ），（ｂ）のレイアウトでは、図１４（ａ），（ｂ）と比べて、入力ノードＩＮに対応するメタル配線５１およびコンタクト６１がＰ型トランジスタＰ１から離れているので、出力信号ＯＵＴの立ち下がりをより遅くすることができる。
　また、図１４および図１５のレイアウトでは、出力ノードＯＵＴに対応するＭ０配線５３およびコンタクト６４が、Ｐ型トランジスタの側に配置されている。すなわち、図１４（ａ）および図１５（ａ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ１の位置に配置されている。図１４（ｂ）および図１５（ｂ）のレイアウトでは、Ｍ０配線５３およびコンタクト６４は、グリッド線ｇ２の位置に配置されている。このため、Ｐ型トランジスタＰ２から出力ノードＯＵＴまでの抵抗値を低減することができる。なお、図１４および図１５のレイアウトにおいて、Ｍ０配線５３およびコンタクト６４は、他のグリッド線の位置に配置してもかまわない。
　（第２実施形態）
　図１６はＮＡＮＤ回路の回路構造を示す回路図であり、図１６（ａ）は２入力ＮＡＮＤ回路、図１６（ｂ）は３入力ＮＡＮＤ回路である。
　図１６（ａ）に示すように、２入力ＮＡＮＤ回路では、Ｐ型トランジスタＰ１，Ｐ２が、ＶＤＤと出力ノードＯＵＴとの間に、並列に接続されている。Ｎ型トランジスタＮ１，Ｎ２が、出力ノードＯＵＴとＶＳＳとの間に、直列に接続されている。入力ノードＡは、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートに接続されている。入力ノードＢは、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートに接続されている。
　図１６（ｂ）に示すように、３入力ＮＡＮＤ回路では、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３が、ＶＤＤと出力ノードＯＵＴとの間に、並列に接続されている。Ｎ型トランジスタＮ１，Ｎ２，Ｎ３が、出力ノードＯＵＴとＶＳＳとの間に、直列に接続されている。入力ノードＡは、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートに接続されている。入力ノードＢは、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートに接続されている。入力ノードＣは、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートに接続されている。
　図１６に示すように、２入力ＮＡＮＤ回路および３入力ＮＡＮＤ回路では、Ｎ型トランジスタが、出力ノードＯＵＴとＶＳＳとの間に、直列に接続されている。このため、Ｐ型トランジスタおよびＮ型トランジスタそれぞれの駆動能力が同じであるとすると、Ｎ型トランジスタが直列接続されていることにより、出力信号ＯＵＴの立ち下がりが、その立ち上がりよりも遅くなる。
　そこで、本実施形態では、２入力ＮＡＮＤ回路および３入力ＮＡＮＤ回路を実現するスタンダードセルのレイアウトにおいて、Ｐ型トランジスタおよびＮ型トランジスタのゲートに入力信号を供給するゲートコンタクトを、Ｎ型トランジスタ側の位置に配置する。これにより、Ｎ型トランジスタへの信号供給が早くなり、Ｐ型トランジスタへの信号供給が遅くなるので、出力信号ＯＵＴの立ち下がりを早くすることができる。
　図１７は本実施形態に係る、２入力ＮＡＮＤ回路を実現するスタンダードセルのレイアウト例を示す平面図である。なお、本実施形態では、第１実施形態における説明から容易に類推できる構成に関しては、説明を省略する場合がある。ゲート配線１３１は、トランジスタＰ１，Ｎ１のゲートに対応し、ゲート配線１３２は、トランジスタＰ２，Ｎ２のゲートに対応する。入力ノードＡに対応するメタル配線１５１は、ゲート配線１３１と、ゲートコンタクト１６１を介して接続されている。入力ノードＢに対応するメタル配線１５２は、ゲート配線１３２と、ゲートコンタクト１６２を介して接続されている。出力ノードＯＵＴに対応するメタル配線１５５は、トランジスタＰ２のドレインに対応するローカル配線１４１、および、トランジスタＰ１，Ｎ１のドレインに対応するローカル配線１４２と、コンタクトを介して接続されている。
　図１７（ａ）のレイアウトでは、入力ノードＡに対応するメタル配線１５１とゲート配線１３１とを接続するゲートコンタクト１６１が、グリッド線ｇ４の位置にある。また、入力ノードＢに対応するメタル配線１５２とゲート配線１３２とを接続するゲートコンタクト１６２が、グリッド線ｇ４の位置にある。すなわち、入力信号Ａ，Ｂを供給するためのゲートコンタクトが、Ｎ型トランジスタの側にあるので、Ｎ型トランジスタへの信号供給が早くなり、Ｐ型トランジスタへの信号供給が遅くなる。これにより、出力信号ＯＵＴの立ち下がりを早くすることができる。例えば、Ｐ型トランジスタおよびＮ型トランジスタそれぞれの駆動能力が同じである場合に、出力信号ＯＵＴの立ち上がりと立ち下がりの速度の差を低減することができる。
　図１７（ｂ）のレイアウトでは、ゲートコンタクト１６１が、グリッド線ｇ５の位置にあり、ゲートコンタクト１６２が、グリッド線ｇ５の位置にある。図１７（ｂ）のレイアウトでも、Ｎ型トランジスタへの信号供給が早くなり、Ｐ型トランジスタへの信号供給が遅くなるので、出力信号ＯＵＴの立ち下がりを早くすることができる。また、図１７（ａ）のレイアウトと対比すると、図１７（ｂ）のレイアウトでは、Ｐ型トランジスタへの信号供給がより遅くなるので、効果がより大きくなる。
　また、ゲートコンタクト１６１とゲートコンタクト１６２とを、異なるグリッド線の位置に配置してもかまわない。例えば、ゲートコンタクト１６１をグリッド線ｇ４の位置に配置し、ゲートコンタクト１６２をグリッド線ｇ５の位置に配置してもよい。逆に、ゲートコンタクト１６１をグリッド線ｇ５の位置に配置し、ゲートコンタクト１６２をグリッド線ｇ４の位置に配置してもよい。
　ただし、この場合は、入力ノードＢに対応するメタル配線１５２とゲート配線１３２とを接続するゲートコンタクト１６２を、Ｐ型トランジスタから遠い方、言い換えると、ＶＳＳを供給する電源配線１２に近い方に配置することが好ましい。これは、入力ノードＢとゲートが接続されるＮ型トランジスタＮ２は、出力ノードＯＵＴからみて遠い側に接続されているため、出力信号ＯＵＴの立ち上がり／立ち下がりの速度の差は、入力信号Ｂの遷移に対してより大きく現れるからである。
　したがって、図１７（ｃ）のレイアウトのように、ゲートコンタクト１６１をグリッド線ｇ３の位置に配置し、ゲートコンタクト１６２をグリッド線ｇ４の位置に配置してもよい。この場合でも、出力信号ＯＵＴの立ち下がりを早める効果を得ることができる。なお、図１７（ｃ）のレイアウトにおいて、ゲートコンタクト１６２をグリッド線ｇ５の位置に配置してもよい。
　なお、ゲートコンタクト１６１をグリッド線ｇ４またはｇ５の位置に配置し、ゲートコンタクト１６２をグリッド線ｇ３の位置に配置してもよい。この場合でも、出力信号ＯＵＴの立ち下がりを早める効果を得ることができる。
　図１８は本実施形態に係る、３入力ＮＡＮＤ回路を実現するスタンダードセルのレイアウト例を示す平面図である。ゲート配線１３１は、トランジスタＰ１，Ｎ１のゲートに対応し、ゲート配線１３２は、トランジスタＰ２，Ｎ２のゲートに対応し、ゲート配線１３３は、トランジスタＰ３，Ｎ３のゲートに対応する。入力ノードＡに対応するメタル配線１５１は、ゲート配線１３１と、ゲートコンタクト１６１を介して接続されている。入力ノードＢに対応するメタル配線１５２は、ゲート配線１３２と、ゲートコンタクト１６２を介して接続されている。入力ノードＣに対応するメタル配線１５３は、ゲート配線１３３と、ゲートコンタクト１６３を介して接続されている。出力ノードＯＵＴに対応するメタル配線１５６は、トランジスタＰ２，Ｐ３のドレインに対応するローカル配線１４５、および、トランジスタＰ１，Ｎ１のドレインに対応するローカル配線１４６と、コンタクトを介して接続されている。
　図１８（ａ）のレイアウトでは、入力ノードＡに対応するメタル配線１５１とゲート配線１３１とを接続するゲートコンタクト１６１が、グリッド線ｇ５の位置にある。また、入力ノードＢに対応するメタル配線１５２とゲート配線１３２とを接続するゲートコンタクト１６２が、グリッド線ｇ４の位置にある。また、入力ノードＣに対応するメタル配線１５３とゲート配線１３３とを接続するゲートコンタクト１６３が、グリッド線ｇ５の位置にある。
　図１８（ｂ）のレイアウトでは、ゲートコンタクト１６１が、グリッド線ｇ４の位置にあり、ゲートコンタクト１６２が、グリッド線ｇ５の位置にあり、ゲートコンタクト１６３が、グリッド線ｇ５の位置にある。
　すなわち、入力信号Ａ，Ｂ，Ｃを供給するためのゲートコンタクトが、Ｎ型トランジスタの側にあるので、Ｎ型トランジスタへの信号供給が早くなり、Ｐ型トランジスタへの信号供給が遅くなる。これにより、出力信号ＯＵＴの立ち下がりを早くすることができる。例えば、Ｐ型トランジスタおよびＮ型トランジスタそれぞれの駆動能力が同じである場合に、出力信号ＯＵＴの立ち上がりと立ち下がりの速度の差を低減することができる。
　なお、ゲートコンタクト１６１，１６２，１６３は、グリッド線ｇ４，ｇ５のいずれの位置にあってもかまわない。ただし、この場合、入力ノードＣに対応するメタル配線１５３とゲート配線１３３とを接続するコンタクト１６３は、Ｐ型トランジスタから遠い方であるグリッド線ｇ５の位置にあることが好ましい。これは、入力ノードＣとゲートが接続されるＮ型トランジスタＮ３は、出力ノードＯＵＴからみて最も遠い側に接続されているので、出力信号ＯＵＴの立ち上がり／立ち下がりの速度の差は、入力信号Ｃの遷移に対して最も大きく現れるからである。
　また、ゲートコンタクト１６１，１６２，１６３のうち一部だけを、グリッド線ｇ４，ｇ５のいずれかの位置に配置してもかまわない。この場合、例えば、ゲートコンタクト１６１，１６２をグリッド線ｇ３の位置に配置し、ゲートコンタクト１６３をグリッド線ｇ４またはｇ５の位置に配置してもよい。あるいは、ゲートコンタクト１６１をグリッド線ｇ３の位置に配置し、ゲートコンタクト１６２，１６３を、グリッド線ｇ４またはｇ５の位置に配置してもよい。ただし、ゲートコンタクト１６１，１６２，１６３の中で、ゲートコンタクト１６３は、Ｐ型トランジスタから最も遠い位置に配置されていることが好ましい。
　（変形例）
　上述した実施形態と同様の構成は、ＮＯＲ回路にも適用することができる。
　図１９はＮＯＲ回路の回路構造を示す回路図であり、図１９（ａ）は２入力ＮＯＲ回路、図１９（ｂ）は３入力ＮＯＲ回路である。
　図１９（ａ）に示すように、２入力ＮＯＲ回路では、Ｐ型トランジスタＰ１，Ｐ２が、出力ノードＯＵＴとＶＤＤとの間に、直列に接続されている。Ｎ型トランジスタＮ１，Ｎ２が、ＶＳＳと出力ノードＯＵＴとの間に、並列に接続されている。入力ノードＡは、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートに接続されている。入力ノードＢは、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートに接続されている。
　図１９（ｂ）に示すように、３入力ＮＯＲ回路では、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３が、出力ノードＯＵＴとＶＤＤとの間に、直列に接続されている。Ｎ型トランジスタＮ１，Ｎ２，Ｎ３が、ＶＳＳと出力ノードＯＵＴとの間に、並列に接続されている。入力ノードＡは、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートに接続されている。入力ノードＢは、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートに接続されている。入力ノードＣは、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートに接続されている。
　図１９に示すように、２入力ＮＯＲ回路および３入力ＮＯＲ回路では、Ｐ型トランジスタが、出力ノードＯＵＴとＶＤＤとの間に、直列に接続されている。このため、Ｐ型トランジスタおよびＮ型トランジスタそれぞれの駆動能力が同じであるとすると、Ｐ型トランジスタが直列接続されていることにより、出力信号ＯＵＴの立ち上がりが、その立ち下がりよりも遅くなる。
　そこで、本変形例では、２入力ＮＯＲ回路および３入力ＮＯＲ回路を実現するスタンダードセルのレイアウトにおいて、Ｐ型トランジスタおよびＮ型トランジスタのゲートに入力信号を供給するゲートコンタクトを、Ｐ型トランジスタ側の位置に配置する。これにより、Ｐ型トランジスタへの信号供給が早くなり、Ｎ型トランジスタへの信号供給が遅くなるので、出力信号ＯＵＴの立ち上がりを早くすることができる。
　図２０は本変形例に係る、２入力ＮＯＲ回路を実現するスタンダードセルのレイアウト例を示す平面図である。ゲート配線２３１は、トランジスタＰ１，Ｎ１のゲートに対応し、ゲート配線２３２は、トランジスタＰ２，Ｎ２のゲートに対応する。入力ノードＡに対応するメタル配線２５１は、ゲート配線２３１と、ゲートコンタクト２６１を介して接続されている。入力ノードＢに対応するメタル配線２５２は、ゲート配線２３２と、ゲートコンタクト２６２を介して接続されている。出力ノードＯＵＴに対応するメタル配線２５５は、トランジスタＰ１，Ｎ１のドレインに対応するローカル配線２４１、および、トランジスタＮ２のドレインに対応するローカル配線２４２と、コンタクトを介して接続されている。
　図２０（ａ）のレイアウトでは、入力ノードＡに対応するメタル配線２５１とゲート配線２３１とを接続するゲートコンタクト２６１が、グリッド線ｇ２の位置にある。また、入力ノードＢに対応するメタル配線２５２とゲート配線２３２とを接続するゲートコンタクト２６２が、グリッド線ｇ２の位置にある。すなわち、入力信号Ａ，Ｂを供給するためのゲートコンタクトが、Ｐ型トランジスタの側にあるので、Ｐ型トランジスタへの信号供給が早くなり、Ｎ型トランジスタへの信号供給が遅くなる。これにより、出力信号ＯＵＴの立ち上がりを早くすることができる。例えば、Ｐ型トランジスタおよびＮ型トランジスタそれぞれの駆動能力が同じである場合に、出力信号ＯＵＴの立ち下がりと立ち上がりの速度の差を低減することができる。
　図２０（ｂ）のレイアウトでは、ゲートコンタクト２６１が、グリッド線ｇ１の位置にあり、ゲートコンタクト２６２が、グリッド線ｇ１の位置にある。図２０（ｂ）のレイアウトでも、Ｐ型トランジスタへの信号供給が早くなり、Ｎ型トランジスタへの信号供給が遅くなるので、出力信号ＯＵＴの立ち上がりを早くすることができる。また、図２０（ａ）のレイアウトと対比すると、図２０（ｂ）のレイアウトでは、Ｎ型トランジスタへの信号供給がより遅くなるので、効果がより大きくなる。
　また、ゲートコンタクト２６１とゲートコンタクト２６２とを、異なるグリッド線の位置に配置してもかまわない。例えば、ゲートコンタクト２６１をグリッド線ｇ２の位置に配置し、ゲートコンタクト２６２をグリッド線ｇ１の位置に配置してもよい。逆に、ゲートコンタクト２６１をグリッド線ｇ１の位置に配置し、ゲートコンタクト２６２をグリッド線ｇ２の位置に配置してもよい。
　ただし、この場合は、入力ノードＢに対応するメタル配線２５２とゲート配線２３２とを接続するゲートコンタクト１６２を、Ｎ型トランジスタから遠い方、言い換えると、ＶＤＤを供給する電源配線１１に近い方に配置することが好ましい。これは、入力ノードＢとゲートが接続されるＰ型トランジスタＰ２は、出力ノードＯＵＴからみて遠い側に接続されているので、出力信号ＯＵＴの立ち上がり／立ち下がりの速度の差は、入力信号Ｂの遷移に対する大きく現れるからである。
　したがって、例えば、ゲートコンタクト２６１をグリッド線ｇ３の位置に配置し、ゲートコンタクト２６２をグリッド線ｇ２またはｇ１の位置に配置してもよい。この場合でも、出力信号ＯＵＴの立ち上がりを早める効果を得ることができる。また、ゲートコンタクト２６１をグリッド線ｇ２またはｇ１の位置に配置し、ゲートコンタクト２６２をグリッド線ｇ３の位置に配置してもよい。
　図２１は本実施形態に係る、３入力ＮＯＲ回路を実現するスタンダードセルのレイアウト例を示す平面図である。ゲート配線２３１は、トランジスタＰ１，Ｎ１のゲートに対応し、ゲート配線２３２は、トランジスタＰ２，Ｎ２のゲートに対応し、ゲート配線２３３は、トランジスタＰ３，Ｎ３のゲートに対応する。入力ノードＡに対応するメタル配線２５１は、ゲート配線２３１と、ゲートコンタクト２６１を介して接続されている。入力ノードＢに対応するメタル配線２５２は、ゲート配線２３２と、ゲートコンタクト２６２を介して接続されている。入力ノードＣに対応するメタル配線２５３は、ゲート配線２３３と、ゲートコンタクト２６３を介して接続されている。出力ノードＯＵＴに対応するメタル配線２５６は、トランジスタＰ１，Ｎ１のドレインに対応するローカル配線２４５、および、トランジスタＮ２，Ｎ３のドレインに対応するローカル配線２４６と、コンタクトを介して接続されている。
　図２１（ａ）のレイアウトでは、入力ノードＡに対応するメタル配線２５１とゲート配線２３１を接続するコンタクト２６１が、グリッド線ｇ１の位置にある。また、入力ノードＢに対応するメタル配線２５２とゲート配線２３２とを接続するコンタクト２６２が、グリッド線ｇ２の位置にある。また、入力ノードＣに対応するメタル配線２５３とゲート配線２３３とを接続するコンタクト２６３が、グリッド線ｇ１の位置にある。
　図２１（ｂ）のレイアウトでは、ゲートコンタクト２６１が、グリッド線ｇ２の位置にあり、ゲートコンタクト２６２が、グリッド線ｇ１の位置にあり、ゲートコンタクト２６３が、グリッド線ｇ１の位置にある。
　すなわち、入力信号Ａ，Ｂ，Ｃを供給するためのゲートコンタクトが、Ｐ型トランジスタの側にあるので、Ｐ型トランジスタへの信号供給が早くなり、Ｎ型トランジスタへの信号供給が遅くなる。これにより、出力信号ＯＵＴの立ち上がりを早くすることができる。例えば、Ｐ型トランジスタおよびＮ型トランジスタそれぞれの駆動能力が同じである場合に、出力信号ＯＵＴの立ち下がりと立ち上がりの速度の差を低減することができる。
　なお、ゲートコンタクト２６１，２６２，２６３は、グリッド線ｇ１，ｇ２のいずれの位置にあってもかまわない。ただし、この場合、入力ノードＣに対応するメタル配線２５３とゲート配線２３３とを接続するゲートコンタクト２６３は、Ｎ型トランジスタから遠い方であるグリッド線ｇ１の位置にあることが好ましい。これは、入力ノードＣとゲートが接続されるＰ型トランジスタＰ３は、出力ノードＯＵＴからみて最も遠い側に接続されているので、出力信号ＯＵＴの立ち上がり／立ち下がりの速度の差は、入力信号Ｃの遷移に対して最も大きく現れるからである。
　また、ゲートコンタクト２６１，２６２，２６３のうち一部だけを、グリッド線ｇ１，ｇ２のいずれかの位置に配置してもかまわない。この場合、例えば、ゲートコンタクト２６１，２６２をグリッド線ｇ３の位置に配置し、ゲートコンタクト２６３をグリッド線ｇ１またはｇ２の位置に配置してもよい。あるいは、ゲートコンタクト２６１をグリッド線ｇ３の位置に配置し、ゲートコンタクト２６２，２６３を、グリッド線ｇ１またはｇ２の位置に配置してもよい。ただし、ゲートコンタクト２６１，２６２，２６３の中で、ゲートコンタクト２６３は、Ｎ型トランジスタから最も遠い位置に配置されていることが好ましい。
　なお、スタンダードセルにおけるグリッド線の本数や間隔等の配置形態は、上述の実施形態で示したものに限られるものではない。
　また、以上の説明では、半導体集積回路装置はナノシートＦＥＴを有するスタンダードセルを備えるものとして説明を行ったが、本開示において、スタンダードセルが有するトランジスタは、ナノシートＦＥＴに限られるものではない。
　本開示では、半導体集積回路装置において、ゲートコンタクトの配置態様によって、スタンダードセルの特性を改善できるので、例えば、システムＬＳＩの性能向上に有用である。
１１，１２　電源配線
３１，３２　ゲート配線
４４　ローカル配線
５１，５２，５３　メタル配線
６１，６３　ゲートコンタクト
６４　コンタクト
１３１，１３２，１３３　ゲート配線
１５１，１５２，１５３，１５５，１５６　メタル配線
１６１，１６２，１６３　ゲートコンタクト
２３１，２３２，２３３　ゲート配線
２５１，２５２，２５３，２５５，２５６　メタル配線
２６１，２６２，２６３　ゲートコンタクト
Ｐ１，Ｐ２，Ｐ３　Ｐ型トランジスタ
Ｎ１，Ｎ２，Ｎ３　Ｎ型トランジスタ
ＩＮ　入力ノード
Ａ　中間ノード
ＯＵＴ　出力ノード
Ａ，Ｂ，Ｃ　入力ノード
ＶＤＤ　電源、電源電圧
ＶＳＳ　電源、電源電圧

Claims (20)

  1. 　スタンダードセルを備える半導体集積回路装置であって、
    　前記スタンダードセルは、
    　ゲート同士が接続され、ドレイン同士が接続された、第１導電型の第１トランジスタおよび第２導電型の第２トランジスタと、
    　ゲート同士が接続され、ドレイン同士が接続された、前記第１導電型の第３トランジスタおよび前記第２導電型の第４トランジスタと、
    　前記第１および第２トランジスタのゲートに接続され、入力ノードに対応する第１メタル配線と、
    　前記第１および第２トランジスタのドレインと、前記第３および第４トランジスタのゲートとを接続する、中間ノードに対応する第２メタル配線と、
    　前記第３および第４トランジスタのドレインに接続され、出力ノードに対応する第３メタル配線とを備え、
    　前記第１および第３トランジスタはソースを共有しており、かつ、当該ソースは第１電源に接続されており、
    　前記第２および第４トランジスタはソースを共有しており、かつ、当該ソースは第２電源に接続されており、
    　前記第２メタル配線は、前記第３および第４トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、
    　前記第１ゲートコンタクトは、前記第３トランジスタと平面視で重なる位置に配置されている
    半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記スタンダードセルにおいて、
    　前記第１メタル配線は、前記第１および第２トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、
    　前記第２ゲートコンタクトは、前記第１トランジスタと平面視で重なる位置に配置されている
    半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記スタンダードセルにおいて、
    　前記第３メタル配線は、前記第３および第４トランジスタのドレインに対応する第１ローカル配線と、第１コンタクトを介して、接続されており、
    　前記第１コンタクトは、前記第３トランジスタと平面視で重なる位置に配置されている
    半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　第１方向に延びており、前記第１電源を供給する第１電源配線と、
    　前記第１方向に延びており、前記第２電源を供給する第２電源配線とを備え、
    　前記第１～第４トランジスタは、前記第１方向をチャネル長方向とするナノシートトランジスタであり、
    　前記第１電源配線と前記第２電源配線との間において、前記第１および第２トランジスタが、前記第１方向と垂直をなす第２方向において、前記第１電源配線の側から前記第１トランジスタ、前記第２トランジスタの順に、並べて配置されており、前記第３および第４トランジスタが、前記第１方向において前記第１および第２トランジスタと隣り合う位置に、前記第２方向において、前記第１電源配線の側から前記第３トランジスタ、前記第４トランジスタの順に、並べて配置されている
    半導体集積回路装置。
  5. 　請求項４記載の半導体集積回路装置において、
    　前記第１ゲートコンタクトは、平面視で、前記第３トランジスタのチャネル領域の前記第２方向における中央よりも、前記第１電源配線に近い位置に、配置されている
    半導体集積回路装置。
  6. 　請求項４記載の半導体集積回路装置において、
    　前記第１ゲートコンタクトは、平面視で、前記第３トランジスタのチャネル領域の前記第２方向における中央よりも、前記第１電源配線から遠い位置に、配置されている
    半導体集積回路装置。
  7. 　請求項２記載の半導体集積回路装置において、
    　第１方向に延びており、前記第１電源を供給する第１電源配線と、
    　前記第１方向に延びており、前記第２電源を供給する第２電源配線とを備え、
    　前記第１～第４トランジスタは、前記第１方向をチャネル長方向とするナノシートトランジスタであり、
    　前記第１電源配線と前記第２電源配線との間において、前記第１および第２トランジスタが、前記第１方向と垂直をなす第２方向において、前記第１電源配線の側から前記第１トランジスタ、前記第２トランジスタの順に、並べて配置されており、前記第３および第４トランジスタが、前記第１方向において前記第１および第２トランジスタと隣り合う位置に、前記第２方向において、前記第１電源配線の側から前記第３トランジスタ、前記第４トランジスタの順に、並べて配置されている
    半導体集積回路装置。
  8. 　請求項７記載の半導体集積回路装置において、
    　前記第２ゲートコンタクトは、平面視で、前記第１トランジスタのチャネル領域の前記第２方向における中央よりも、前記第１電源配線に近い位置に、配置されている
    半導体集積回路装置。
  9. 　請求項７記載の半導体集積回路装置において、
    　前記第２ゲートコンタクトは、平面視で、前記第１トランジスタのチャネル領域の前記第２方向における中央よりも、前記第１電源配線から遠い位置に、配置されている
    半導体集積回路装置。
  10. 　スタンダードセルを備える半導体集積回路装置であって、
    　前記スタンダードセルは、
    　ゲート同士が接続され、ドレイン同士が接続された、第１導電型の第１トランジスタおよび第２導電型の第２トランジスタと、
    　ゲート同士が接続され、ドレイン同士が接続された、前記第１導電型の第３トランジスタおよび前記第２導電型の第４トランジスタと、
    　前記第１および第２トランジスタのゲートに接続され、入力ノードに対応する第１メタル配線と、
    　前記第１および第２トランジスタのドレインと、前記第３および第４トランジスタのゲートとを接続する、中間ノードに対応する第２メタル配線と、
    　前記第３および第４トランジスタのドレインに接続され、出力ノードに対応する第３メタル配線とを備え、
    　前記第１および第３トランジスタはソースを共有しており、当該ソースは第１電源に接続されており、
    　前記第２および第４トランジスタはソースを共有しており、当該ソースは第２電源に接続されており、
    　前記第１メタル配線は、前記第１および第２トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、
    　前記第１ゲートコンタクトは、前記第１トランジスタと平面視で重なる位置に配置されており、
    　前記第２メタル配線は、前記第３および第４トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、
    　前記第２ゲートコンタクトは、前記第４トランジスタと平面視で重なる位置に配置されている
    半導体集積回路装置。
  11. 　請求項１０記載の半導体集積回路装置において、
    　前記スタンダードセルにおいて、
    　前記第３メタル配線は、前記第３および第４トランジスタのドレインに対応する第１ローカル配線と、第１コンタクトを介して、接続されており、
    　前記第１コンタクトは、前記第４トランジスタと平面視で重なる位置に配置されている
    半導体集積回路装置。
  12. 　請求項１０記載の半導体集積回路装置において、
    　第１方向に延びており、前記第１電源を供給する第１電源配線と、
    　前記第１方向に延びており、前記第２電源を供給する第２電源配線とを備え、
    　前記第１～第４トランジスタは、前記第１方向をチャネル長方向とするナノシートトランジスタであり、
    　前記第１電源配線と前記第２電源配線との間において、前記第１および第２トランジスタが、前記第１方向と垂直をなす第２方向において、前記第１電源配線の側から前記第１トランジスタ、前記第２トランジスタの順に、並べて配置されており、前記第３および第４トランジスタが、前記第１方向において前記第１および第２トランジスタと隣り合う位置に、前記第２方向において、前記第１電源配線の側から前記第３トランジスタ、前記第４トランジスタの順に、並べて配置されている
    半導体集積回路装置。
  13. 　請求項１２記載の半導体集積回路装置において、
    　前記第１ゲートコンタクトは、平面視で、前記第１トランジスタのチャネル領域の前記第２方向における中央よりも、前記第１電源配線に近い位置に、配置されている
    半導体集積回路装置。
  14. 　請求項１２記載の半導体集積回路装置において、
    　前記第１ゲートコンタクトは、平面視で、前記第１トランジスタのチャネル領域の前記第２方向における中央よりも、前記第１電源配線から遠い位置に、配置されている
    半導体集積回路装置。
  15. 　請求項１２記載の半導体集積回路装置において、
    　前記第２ゲートコンタクトは、平面視で、前記第４トランジスタのチャネル領域の前記第２方向における中央よりも、前記第２電源配線に近い位置に、配置されている
    半導体集積回路装置。
  16. 　請求項１２記載の半導体集積回路装置において、
    　前記第２ゲートコンタクトは、平面視で、前記第４トランジスタのチャネル領域の前記第２方向における中央よりも、前記第２電源配線から遠い位置に、配置されている
    半導体集積回路装置。
  17. 　スタンダードセルを備える半導体集積回路装置であって、
    　前記スタンダードセルは、
    　第１電源と出力ノードとの間に並列に接続された、第１導電型の第１および第２トランジスタと、
    　前記出力ノードと第２電源との間に直列に接続された、第２導電型の第３および第４トランジスタと、
    　前記第１および第３トランジスタのゲートに接続され、第１入力ノードに対応する第１メタル配線と、
    　前記第２および第４トランジスタのゲートに接続され、第２入力ノードに対応する第２メタル配線と、
    　前記第１および第２トランジスタ、並びに、前記第３トランジスタのドレインと接続されており、前記出力ノードに対応する第３メタル配線とを備え、
    　前記第１メタル配線は、前記第１および第３トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、
    　前記第２メタル配線は、前記第２および第４トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、
    　前記第１および第２ゲートコンタクトのうち少なくともいずれか一方は、前記第３トランジスタまたは前記第４トランジスタと平面視で重なる位置に配置されている
    半導体集積回路装置。
  18. 　請求項１７記載の半導体集積回路装置において、
    　前記第２ゲートコンタクトは、前記第１ゲートコンタクトよりも、前記第３メタル配線から遠い位置に配置されている
    半導体集積回路装置。
  19. 　スタンダードセルを備える半導体集積回路装置であって、
    　前記スタンダードセルは、
    　第１電源と出力ノードとの間に並列に接続された、第１導電型の第１、第２および第３トランジスタと、
    　前記出力ノードと第２電源との間に直列に接続された、第２導電型の第４、第５および第６トランジスタと、
    　前記第１および第４トランジスタのゲートに接続され、第１入力ノードに対応する第１メタル配線と、
    　前記第２および第５トランジスタのゲートに接続され、第２入力ノードに対応する第２メタル配線と、
    　前記第３および第６トランジスタのゲートに接続され、第３入力ノードに対応する第３メタル配線と、
    　前記第１、第２および第３トランジスタ、並びに、前記第４トランジスタのドレインと接続されており、前記出力ノードに対応する第４メタル配線とを備え、
    　前記第１メタル配線は、前記第１および第４トランジスタのゲートに対応する第１ゲート配線と、第１ゲートコンタクトを介して、接続されており、
    　前記第２メタル配線は、前記第２および第５トランジスタのゲートに対応する第２ゲート配線と、第２ゲートコンタクトを介して、接続されており、
    　前記第３メタル配線は、前記第３および第６トランジスタのゲートに対応する第３ゲート配線と、第３ゲートコンタクトを介して、接続されており、
    　前記第１、第２および第３ゲートコンタクトのうち少なくともいずれか１つは、前記第４、第５または第６トランジスタと平面視で重なる位置に配置されている
    半導体集積回路装置。
  20. 　請求項１９記載の半導体集積回路装置において、
    　前記第１～第３ゲートコンタクトの中で、前記第３ゲートコンタクトは、前記第４メタル配線から最も遠い位置に配置されている
    半導体集積回路装置。
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