JPH11135647A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11135647A JPH11135647A JP9300831A JP30083197A JPH11135647A JP H11135647 A JPH11135647 A JP H11135647A JP 9300831 A JP9300831 A JP 9300831A JP 30083197 A JP30083197 A JP 30083197A JP H11135647 A JPH11135647 A JP H11135647A
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Abstract
(57)【要約】
【課題】 ＳＲＡＭセルなどの半導体装置を低コストに
高集積化する技術を提供する。 【解決手段】 一対のＣＭＯＳインバータと転送用ＭＯ
ＳＦＥＴからなる半導体装置において、一方の前記ＣＭ
ＯＳインバータを構成するｎチャネルＭＯＳＦＥＴ７の
ドレインとｐチャネルＭＯＳＦＥＴ８のドレインとを接
続する第１メタル層(第１配線層)５と、他方の前記ＣＭ
ＯＳインバータを構成するｎチャネルＭＯＳＦＥＴ７の
ドレインとｐチャネルＭＯＳＦＥＴ８のドレインとを接
続する第２メタル層(第２配線層)６とが、互いに異なる
層であることを特徴とする。
高集積化する技術を提供する。 【解決手段】 一対のＣＭＯＳインバータと転送用ＭＯ
ＳＦＥＴからなる半導体装置において、一方の前記ＣＭ
ＯＳインバータを構成するｎチャネルＭＯＳＦＥＴ７の
ドレインとｐチャネルＭＯＳＦＥＴ８のドレインとを接
続する第１メタル層(第１配線層)５と、他方の前記ＣＭ
ＯＳインバータを構成するｎチャネルＭＯＳＦＥＴ７の
ドレインとｐチャネルＭＯＳＦＥＴ８のドレインとを接
続する第２メタル層(第２配線層)６とが、互いに異なる
層であることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置(半導
体集積回路装置)に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルの
面積を縮小する技術に関する。
体集積回路装置)に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルの
面積を縮小する技術に関する。
【０００２】
【従来の技術】従来のＳＲＡＭセルは、例えば特開平７
−９９２５５号公報に記載されている図３６、及び第３
ページ目の左欄第３５行〜同ページの右欄第４１行に記
載されているように、４個のＭＯＳＦＥＴのフリップフ
ロップ回路及び２個のＭＯＳＦＥＴからなる転送回路か
ら構成され、１ビットのデータを記憶するように動作す
る。
−９９２５５号公報に記載されている図３６、及び第３
ページ目の左欄第３５行〜同ページの右欄第４１行に記
載されているように、４個のＭＯＳＦＥＴのフリップフ
ロップ回路及び２個のＭＯＳＦＥＴからなる転送回路か
ら構成され、１ビットのデータを記憶するように動作す
る。
【０００３】また、そのレイアウトは、いくつかのパタ
ーンが提案されており、上記の公開公報以外の従来のレ
イアウトを図６〜図８に示した。ここで図６〜図８に
は、本発明に関係する、ｎ+拡散層１、ｐ+拡散層２、ポ
リシリコン層３、コンタクト層４、第１メタル層５、第
２メタル層６が記載されており、他の層、例えば本来第
１メタル層５で構成される電源配線や第２メタル層６で
構成されるビット線は図を見やすくするために省略され
ている。
ーンが提案されており、上記の公開公報以外の従来のレ
イアウトを図６〜図８に示した。ここで図６〜図８に
は、本発明に関係する、ｎ+拡散層１、ｐ+拡散層２、ポ
リシリコン層３、コンタクト層４、第１メタル層５、第
２メタル層６が記載されており、他の層、例えば本来第
１メタル層５で構成される電源配線や第２メタル層６で
構成されるビット線は図を見やすくするために省略され
ている。
【０００４】図６に示した従来例では、フリップフロッ
プ回路を構成する左側のｎチャネルＭＯＳＦＥＴ７のド
レインと、左側のｐチャネルＭＯＳＦＥＴ８のドレイン
を第１メタル層５で接続している。
プ回路を構成する左側のｎチャネルＭＯＳＦＥＴ７のド
レインと、左側のｐチャネルＭＯＳＦＥＴ８のドレイン
を第１メタル層５で接続している。
【０００５】さらに、その第１メタル層５は、フリップ
フロップ回路を構成する右側のｎチャネルＭＯＳＦＥＴ
７のドレインと、右側のｐチャネルＭＯＳＦＥＴ８のゲ
ートをつないでいるＴ字型のポリシリコン層３にも接続
されている。右側のｎチャネルＭＯＳＦＥＴ７およびｐ
チャネルＭＯＳＦＥＴ８のドレインも同様に接続される
ことによって、フリップフロップ回路が実現されてい
る。
フロップ回路を構成する右側のｎチャネルＭＯＳＦＥＴ
７のドレインと、右側のｐチャネルＭＯＳＦＥＴ８のゲ
ートをつないでいるＴ字型のポリシリコン層３にも接続
されている。右側のｎチャネルＭＯＳＦＥＴ７およびｐ
チャネルＭＯＳＦＥＴ８のドレインも同様に接続される
ことによって、フリップフロップ回路が実現されてい
る。
【０００６】他の従来例として図７に示したパターンで
は、左側のｎチャネルＭＯＳＦＥＴ７およびｐチャネル
ＭＯＳＦＥＴ８のドレインを接続する第１メタル層５
と、右側のｎチャネルＭＯＳＦＥＴ７およびｐチャネル
ＭＯＳＦＥＴ８のゲートとの接続に、Ｔ字型のポリシリ
コン層３を使うのではなく、第２メタル層６を用いてい
る点で図６と異なる。
は、左側のｎチャネルＭＯＳＦＥＴ７およびｐチャネル
ＭＯＳＦＥＴ８のドレインを接続する第１メタル層５
と、右側のｎチャネルＭＯＳＦＥＴ７およびｐチャネル
ＭＯＳＦＥＴ８のゲートとの接続に、Ｔ字型のポリシリ
コン層３を使うのではなく、第２メタル層６を用いてい
る点で図６と異なる。
【０００７】また他の従来例として図８に示したパター
ンではさらに、右側のｎチャネルＭＯＳＦＥＴ７および
ｐチャネルＭＯＳＦＥＴ８のドレインを接続する第１メ
タル層５と左側のｎチャネルＭＯＳＦＥＴ７およびｐチ
ャネルＭＯＳＦＥＴ８のゲートとの接続に、第３メタル
層９を用いている点で図７と異なる。
ンではさらに、右側のｎチャネルＭＯＳＦＥＴ７および
ｐチャネルＭＯＳＦＥＴ８のドレインを接続する第１メ
タル層５と左側のｎチャネルＭＯＳＦＥＴ７およびｐチ
ャネルＭＯＳＦＥＴ８のゲートとの接続に、第３メタル
層９を用いている点で図７と異なる。
【０００８】
【発明が解決しようとする課題】しかし、従来の半導体
装置(ＳＲＡＭセル)においては、図６に示したレイアウ
トとした場合、ＳＲＡＭセルの縦方向(図６において上
下方向)の寸法は、対向したＴ字型のポリシリコン層３
同士がショートしないように、一定の間隔１０を開ける
必要があり、セルの縦方向(図６において上下方向)の寸
法の縮小が困難であるという問題点がある。
装置(ＳＲＡＭセル)においては、図６に示したレイアウ
トとした場合、ＳＲＡＭセルの縦方向(図６において上
下方向)の寸法は、対向したＴ字型のポリシリコン層３
同士がショートしないように、一定の間隔１０を開ける
必要があり、セルの縦方向(図６において上下方向)の寸
法の縮小が困難であるという問題点がある。
【０００９】また、図７に示した半導体装置におけるレ
イアウトでは、図６に示した構成の一方のＴ字型ポリシ
リコン層３を第２メタル層６に置き換えることで、図６
に示したレイアウトの構成で問題であった間隔を０μｍ
以下、つまり交差させてレイアウトすることを可能に
し、セルの縦方向の寸法縮小を可能にしている。
イアウトでは、図６に示した構成の一方のＴ字型ポリシ
リコン層３を第２メタル層６に置き換えることで、図６
に示したレイアウトの構成で問題であった間隔を０μｍ
以下、つまり交差させてレイアウトすることを可能に
し、セルの縦方向の寸法縮小を可能にしている。
【００１０】しかしながら、図７に示したレイアウトで
は、ゲートに電圧を供給する配線がポリシリコン層とメ
タル層であり、当然、この２つの材質では抵抗値が大き
く異なるために、左右のＭＯＳＦＥＴを動作させる時、
抵抗負荷による時間的な遅れが生じ、フリップフロップ
の動作が不安定になる。このため図７に示した構成は、
実用的でないという問題点がある。
は、ゲートに電圧を供給する配線がポリシリコン層とメ
タル層であり、当然、この２つの材質では抵抗値が大き
く異なるために、左右のＭＯＳＦＥＴを動作させる時、
抵抗負荷による時間的な遅れが生じ、フリップフロップ
の動作が不安定になる。このため図７に示した構成は、
実用的でないという問題点がある。
【００１１】また、図８に示したレイアウトでは、第３
メタル層９を追加することで、高集積化と動作の安定を
図っているが、新たなメタル層を追加するため、最低で
も、層間膜を形成する工程、コンタクトホールを開ける
工程、第３メタル層９を形成しパターンニングする工程
が必要である。したがって、製造において、大幅な工程
の追加になってしまい、コストが上昇するという欠点が
ある。
メタル層９を追加することで、高集積化と動作の安定を
図っているが、新たなメタル層を追加するため、最低で
も、層間膜を形成する工程、コンタクトホールを開ける
工程、第３メタル層９を形成しパターンニングする工程
が必要である。したがって、製造において、大幅な工程
の追加になってしまい、コストが上昇するという欠点が
ある。
【００１２】本発明の目的は、加工工程を追加すること
なく高集積化でき、低コストな半導体装置を提供するこ
とである。
なく高集積化でき、低コストな半導体装置を提供するこ
とである。
【００１３】
【課題を解決するための手段】本発明に係る半導体装置
は、一対のＣＭＯＳインバータと転送用ＭＯＳＦＥＴか
らなる半導体装置において、一方の前記ＣＭＯＳインバ
ータを構成するｎチャネルＭＯＳＦＥＴのドレインとｐ
チャネルＭＯＳＦＥＴのドレインとを接続する第１配線
層と、他方の前記ＣＭＯＳインバータを構成するｎチャ
ネルＭＯＳＦＥＴのドレインとｐチャネルＭＯＳＦＥＴ
のドレインとを接続する第２配線層とが、互いに異なる
層であることを特徴とし（請求項１）、これにより上記
目的を達成することができる。
は、一対のＣＭＯＳインバータと転送用ＭＯＳＦＥＴか
らなる半導体装置において、一方の前記ＣＭＯＳインバ
ータを構成するｎチャネルＭＯＳＦＥＴのドレインとｐ
チャネルＭＯＳＦＥＴのドレインとを接続する第１配線
層と、他方の前記ＣＭＯＳインバータを構成するｎチャ
ネルＭＯＳＦＥＴのドレインとｐチャネルＭＯＳＦＥＴ
のドレインとを接続する第２配線層とが、互いに異なる
層であることを特徴とし（請求項１）、これにより上記
目的を達成することができる。
【００１４】また、本発明に係る上記半導体装置におい
て、 ・前記第１配線層及び第２配線層がＴ字状であり、互い
に交差していること（請求項２）、 ・前記第１配線層及び第２配線層は、抵抗値が略同一の
メタル層であること（請求項３）、 ・前記半導体装置が、ＳＲＡＭセルであること（請求項
４）、 を特徴とする。
て、 ・前記第１配線層及び第２配線層がＴ字状であり、互い
に交差していること（請求項２）、 ・前記第１配線層及び第２配線層は、抵抗値が略同一の
メタル層であること（請求項３）、 ・前記半導体装置が、ＳＲＡＭセルであること（請求項
４）、 を特徴とする。
【００１５】本発明に係る半導体装置は、フリップフロ
ップを構成する一方のｎチャネルＭＯＳＦＥＴおよびｐ
チャネルＭＯＳＦＥＴのドレインと、他方のｎチャネル
ＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのゲートを
接続する際に、一方のｎチャネルＭＯＳＦＥＴおよびｐ
チャネルＭＯＳＦＥＴのドレインを接続するメタル層を
延長して、他方のｎチャネルＭＯＳＦＥＴおよびｐチャ
ネルＭＯＳＦＥＴのドレインを接続するポリシリコン層
に接続し、かつ、フリップフロップを構成する他方のｎ
チャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴの
ドレインと、一方のｎチャネルＭＯＳＦＥＴおよびｐチ
ャネルＭＯＳＦＥＴのゲートを接続する際、他方のｎチ
ャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのド
レインを接続するメタル層を延長して、一方のｎチャネ
ルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのゲート
を接続するポリシリコン層に接続し、これら２つのｎチ
ャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのド
レインを接続するメタル層が、互いに異なる層であると
いう構成を有する。
ップを構成する一方のｎチャネルＭＯＳＦＥＴおよびｐ
チャネルＭＯＳＦＥＴのドレインと、他方のｎチャネル
ＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのゲートを
接続する際に、一方のｎチャネルＭＯＳＦＥＴおよびｐ
チャネルＭＯＳＦＥＴのドレインを接続するメタル層を
延長して、他方のｎチャネルＭＯＳＦＥＴおよびｐチャ
ネルＭＯＳＦＥＴのドレインを接続するポリシリコン層
に接続し、かつ、フリップフロップを構成する他方のｎ
チャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴの
ドレインと、一方のｎチャネルＭＯＳＦＥＴおよびｐチ
ャネルＭＯＳＦＥＴのゲートを接続する際、他方のｎチ
ャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのド
レインを接続するメタル層を延長して、一方のｎチャネ
ルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのゲート
を接続するポリシリコン層に接続し、これら２つのｎチ
ャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのド
レインを接続するメタル層が、互いに異なる層であると
いう構成を有する。
【００１６】半導体装置において、上記のごとき構成と
することにより、左右のＭＯＳＦＥＴを動作させるとき
に、抵抗負荷による時間的な遅れを生じることによる、
不安定な動作が生じることがなく、また、製造時におけ
る加工工程の増大もなく半導体装置の面積を縮小し高集
積化を実現することができる。
することにより、左右のＭＯＳＦＥＴを動作させるとき
に、抵抗負荷による時間的な遅れを生じることによる、
不安定な動作が生じることがなく、また、製造時におけ
る加工工程の増大もなく半導体装置の面積を縮小し高集
積化を実現することができる。
【００１７】
【発明の実施の形態】次に、本発明に係る半導体装置の
実施の形態について図面を参照して詳細に説明する。
実施の形態について図面を参照して詳細に説明する。
【００１８】図１は、本発明に係る半導体装置を適用し
たＳＲＡＭセルのレイアウトを示した平面図である。図
１においては、図６〜図８に示した従来例の構成と同様
に、ｎ+拡散層１、ｐ+拡散層２、ポリシリコン層３、コ
ンタクト層４、第１配線層である第１メタル層５及び第
２配線層である第２メタル層６が、記載されている。
たＳＲＡＭセルのレイアウトを示した平面図である。図
１においては、図６〜図８に示した従来例の構成と同様
に、ｎ+拡散層１、ｐ+拡散層２、ポリシリコン層３、コ
ンタクト層４、第１配線層である第１メタル層５及び第
２配線層である第２メタル層６が、記載されている。
【００１９】しかし、図１においては、第１メタル層５
で構成される電源配線や第２メタル層６で構成されるビ
ット線は、図を見やすくするために省略している。ま
た、図における破線は、ＳＲＡＭセルの１ケ分の境界線
２０を示している。なお、図１において，７はｎチャネ
ルＭＯＳＦＥＴ，８はｐチャネルＭＯＳＦＥＴである。
で構成される電源配線や第２メタル層６で構成されるビ
ット線は、図を見やすくするために省略している。ま
た、図における破線は、ＳＲＡＭセルの１ケ分の境界線
２０を示している。なお、図１において，７はｎチャネ
ルＭＯＳＦＥＴ，８はｐチャネルＭＯＳＦＥＴである。
【００２０】本発明の実施の形態において、図２から図
５は、ＳＲＡＭセルの製造における各工程を示す図であ
り、各図で示した工程におけるパターン形成を斜線で示
したものである。
５は、ＳＲＡＭセルの製造における各工程を示す図であ
り、各図で示した工程におけるパターン形成を斜線で示
したものである。
【００２１】図２においては、境界線２０の上方側の左
右角領域に、直角に曲がるように形成されたｎ＋拡散層
１のパターンと、境界線２０の下側の左右両側を横切る
ように直線的に延びたｐ+拡散層２のパターンとが形成
された状態が斜線にて示されている。
右角領域に、直角に曲がるように形成されたｎ＋拡散層
１のパターンと、境界線２０の下側の左右両側を横切る
ように直線的に延びたｐ+拡散層２のパターンとが形成
された状態が斜線にて示されている。
【００２２】図３においては、境界線２０の上方側を左
右に横切る直線的なポリシリコン層３のパターンが形成
された状態が斜線にて図示され、さらに、境界線２０の
左右両側の辺に沿った位置に、図２にて示したｎ+及び
ｐ+の両拡散層にまたがるような長さを有し且つ中程が
幅広く構成されたポリシリコン層３のパターンが形成さ
れた状態が図示されている。
右に横切る直線的なポリシリコン層３のパターンが形成
された状態が斜線にて図示され、さらに、境界線２０の
左右両側の辺に沿った位置に、図２にて示したｎ+及び
ｐ+の両拡散層にまたがるような長さを有し且つ中程が
幅広く構成されたポリシリコン層３のパターンが形成さ
れた状態が図示されている。
【００２３】図４においては、第１メタル層５のパター
ンが斜線にて示されている。この第１メタル層５は、境
界線２０の略中央領域において、“Ｔ”字を横にした形
状のパターンであり、一つの端部（図中左側の端部）が
左側のポリシリコン層３にとどく位置まで延び、上下の
二つの端部が上下の拡散層にとどく位置まで延びるよう
に形成されている。また、第１メタル層５は、境界線２
０の上辺および下辺に沿った位置にも、それぞれ延びる
ように形成されており、その形状は、図４において、ポ
リシリコン層３とは重ならないように形成されている。
ンが斜線にて示されている。この第１メタル層５は、境
界線２０の略中央領域において、“Ｔ”字を横にした形
状のパターンであり、一つの端部（図中左側の端部）が
左側のポリシリコン層３にとどく位置まで延び、上下の
二つの端部が上下の拡散層にとどく位置まで延びるよう
に形成されている。また、第１メタル層５は、境界線２
０の上辺および下辺に沿った位置にも、それぞれ延びる
ように形成されており、その形状は、図４において、ポ
リシリコン層３とは重ならないように形成されている。
【００２４】図５においては、第２メタル層６のパター
ンを形成した状態を斜線部分にて示した図である。この
第２メタル層６は、境界線２０の略中央領域において、
図４に示した“Ｔ”字を横にした形状のパターンとは反
対向きの“Ｔ”字形状のパターンが形成されており、そ
の“Ｔ”字の一つの端部（図中右側の端部）が右側のポ
リシリコン層３にとどく位置まで延び、上下の二つの端
部が上下の拡散層にとどく位置まで延びるように形成さ
れている。さらに、第２メタル層６は、境界線２０の右
側辺および左側辺に沿った位置にも、それぞれ上下に延
びるように形成されている。
ンを形成した状態を斜線部分にて示した図である。この
第２メタル層６は、境界線２０の略中央領域において、
図４に示した“Ｔ”字を横にした形状のパターンとは反
対向きの“Ｔ”字形状のパターンが形成されており、そ
の“Ｔ”字の一つの端部（図中右側の端部）が右側のポ
リシリコン層３にとどく位置まで延び、上下の二つの端
部が上下の拡散層にとどく位置まで延びるように形成さ
れている。さらに、第２メタル層６は、境界線２０の右
側辺および左側辺に沿った位置にも、それぞれ上下に延
びるように形成されている。
【００２５】図４および図５には、図１においては省略
した電源配線とビット線も示してある。
した電源配線とビット線も示してある。
【００２６】このＳＲＡＭセルは、図１、図４及び図５
に示したように、ｎチャネルＭＯＳＦＥＴ７とｐチャネ
ルＭＯＳＦＥＴ８のドレインをつなぐそれぞれの配線、
すなわち、第１メタル層５及び第２メタル層６を“Ｔ”
字形状にして、さらに別々の配線層でレイアウトするこ
とで、配線（第１メタル層５及び第２メタル層６）を、
上方から見た状態で交差するように配置させることがで
きる。すなわち、配線（第１メタル層５及び第２メタル
層６）の間隔を平面的に“ゼロ”にすることができる。
に示したように、ｎチャネルＭＯＳＦＥＴ７とｐチャネ
ルＭＯＳＦＥＴ８のドレインをつなぐそれぞれの配線、
すなわち、第１メタル層５及び第２メタル層６を“Ｔ”
字形状にして、さらに別々の配線層でレイアウトするこ
とで、配線（第１メタル層５及び第２メタル層６）を、
上方から見た状態で交差するように配置させることがで
きる。すなわち、配線（第１メタル層５及び第２メタル
層６）の間隔を平面的に“ゼロ”にすることができる。
【００２７】したがって、従来困難であったＳＲＡＭセ
ルの縦方向の寸法の縮小が可能なる。そして、例えば、
従来のＳＲＡＭセルの縦方向の寸法が４．５μｍであっ
たものが、本発明に係る構成を適用することにより、
３．５μｍに縮小することができる。
ルの縦方向の寸法の縮小が可能なる。そして、例えば、
従来のＳＲＡＭセルの縦方向の寸法が４．５μｍであっ
たものが、本発明に係る構成を適用することにより、
３．５μｍに縮小することができる。
【００２８】また、これらのＴ字型の配線である第１メ
タル層５及び第２メタル層６は、その抵抗値がほぼ同じ
であるメタル層で構成するので、フリップフロップの動
作は不安定になることが防止される。さらに、ＳＲＡＭ
セルの製造に際して、特別な配線層の追加も不要である
ので、従来に比べても製造コストアップが回避され、コ
スト的にも優れている。
タル層５及び第２メタル層６は、その抵抗値がほぼ同じ
であるメタル層で構成するので、フリップフロップの動
作は不安定になることが防止される。さらに、ＳＲＡＭ
セルの製造に際して、特別な配線層の追加も不要である
ので、従来に比べても製造コストアップが回避され、コ
スト的にも優れている。
【００２９】なお、当然であるが、ＭＯＳＦＥＴ７、８
のゲートおよび配線のポリシリコン層３は、ポリサイド
や他の金属との複合層でも良い。
のゲートおよび配線のポリシリコン層３は、ポリサイド
や他の金属との複合層でも良い。
【００３０】また、配線層である第１メタル層５及び第
２メタル層６には、通常、アルミニウムやアルミニウム
と他の金属材料の複合層が用いられるが、本発明に係る
ＳＲＡＭセルにおいては、これらの材料に何ら限定され
るものではなく、例えば一部の層のみ、あるいは全層を
窒化チタンやチタンシリサイド、コバルトシリサイド、
等の材料を用いることもできる。
２メタル層６には、通常、アルミニウムやアルミニウム
と他の金属材料の複合層が用いられるが、本発明に係る
ＳＲＡＭセルにおいては、これらの材料に何ら限定され
るものではなく、例えば一部の層のみ、あるいは全層を
窒化チタンやチタンシリサイド、コバルトシリサイド、
等の材料を用いることもできる。
【００３１】また、上記の実施の形態は、本発明に係る
構成をＳＲＡＭセルに適用した場合について説明した
が、本発明に係る構成はＳＲＡＭセルに限らず、各種の
半導体装置に適用することができる。
構成をＳＲＡＭセルに適用した場合について説明した
が、本発明に係る構成はＳＲＡＭセルに限らず、各種の
半導体装置に適用することができる。
【００３２】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、セル内の配線を互いに異なる層で構成
したため、工程の追加なしにＳＲＡＭセルなどの半導体
装置を縮小し、半導体装置の高集積化が可能になるとい
う効果がある。
体装置によれば、セル内の配線を互いに異なる層で構成
したため、工程の追加なしにＳＲＡＭセルなどの半導体
装置を縮小し、半導体装置の高集積化が可能になるとい
う効果がある。
【００３３】また、本発明に係る半導体装置によれば、
例えばゲートに電圧を供給する配線の材質を同じにする
ことができので、左右のＭＯＳＦＥＴを動作させるとき
に、抵抗負荷による時間的な遅れを生じることによる、
不安定な動作が生じることがなくなる。
例えばゲートに電圧を供給する配線の材質を同じにする
ことができので、左右のＭＯＳＦＥＴを動作させるとき
に、抵抗負荷による時間的な遅れを生じることによる、
不安定な動作が生じることがなくなる。
【図１】本発明に係る半導体装置（ＳＲＡＭセル）にお
けるレイアウトの一実施の形態を示す平面図である。
けるレイアウトの一実施の形態を示す平面図である。
【図２】本発明に係るＳＲＡＭセルにおける拡散層の一
実施の形態を示す平面図である。
実施の形態を示す平面図である。
【図３】本発明に係るＳＲＡＭセルにおけるポリシリコ
ン層の一実施の形態を示す平面図である。
ン層の一実施の形態を示す平面図である。
【図４】本発明に係るＳＲＡＭセルにおける第１メタル
層の一実施の形態を示す平面図である。
層の一実施の形態を示す平面図である。
【図５】本発明のＳＲＡＭセルにおける第２メタル層の
一実施の形態を示す平面図である。
一実施の形態を示す平面図である。
【図６】従来のＳＲＡＭセルにおけるレイアウトを示す
平面図である。
平面図である。
【図７】従来のＳＲＡＭセルにおけるレイアウトを示す
平面図である。
平面図である。
【図８】従来のＳＲＡＭセルにおけるレイアウトを示す
平面図である。
平面図である。
１ ｎ+拡散層 ２ ｐ+拡散層 ３ ポリシリコン層 ４ コンタクト層 ５ 第１メタル層（第１配線層） ６ 第２メタル層（第２配線層） ７ ｎチャネルＭＯＳＦＥＴ ８ ｐチャネルＭＯＳＦＥＴ ９ 第３メタル層 １０ 間隔
Claims (4)
- 【請求項１】 一対のＣＭＯＳインバータと転送用ＭＯ
ＳＦＥＴからなる半導体装置において、 一方の前記ＣＭＯＳインバータを構成するｎチャネルＭ
ＯＳＦＥＴのドレインとｐチャネルＭＯＳＦＥＴのドレ
インとを接続する第１配線層と、他方の前記ＣＭＯＳイ
ンバータを構成するｎチャネルＭＯＳＦＥＴのドレイン
とｐチャネルＭＯＳＦＥＴのドレインとを接続する第２
配線層とが、互いに異なる層であることを特徴とする半
導体装置。 - 【請求項２】 前記第１配線層及び第２配線層がＴ字状
であり、互いに交差していることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 前記第１配線層及び第２配線層は、抵抗
値が略同一のメタル層であることを特徴とする請求項１
又は２に記載の半導体装置。 - 【請求項４】 前記半導体装置が、ＳＲＡＭセルである
ことを特徴とする請求項１〜３のいずれかに記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9300831A JPH11135647A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9300831A JPH11135647A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135647A true JPH11135647A (ja) | 1999-05-21 |
Family
ID=17889642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9300831A Pending JPH11135647A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135647A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
| JP2001332633A (ja) * | 2000-05-24 | 2001-11-30 | Sony Corp | 半導体メモリ |
| US6664603B2 (en) | 2001-05-24 | 2003-12-16 | Seiko Epson Corporation | Semiconductor device, memory system and electronic apparatus |
| US6868001B2 (en) * | 2001-08-16 | 2005-03-15 | Renesas Technology Corp. | Semiconductor memory device |
| US7977978B2 (en) | 2009-04-17 | 2011-07-12 | Samsung Electronics Co., Ltd. | Inverter, method of manufacturing the same, and logic circuit including the inverter |
-
1997
- 1997-10-31 JP JP9300831A patent/JPH11135647A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
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| US6664603B2 (en) | 2001-05-24 | 2003-12-16 | Seiko Epson Corporation | Semiconductor device, memory system and electronic apparatus |
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| US7977978B2 (en) | 2009-04-17 | 2011-07-12 | Samsung Electronics Co., Ltd. | Inverter, method of manufacturing the same, and logic circuit including the inverter |
| US8383472B2 (en) | 2009-04-17 | 2013-02-26 | Samsung Electronics Co., Ltd. | Inverter, method of manufacturing the same, and logic circuit including the inverter |
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