JPH09321152A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09321152A JPH09321152A JP8138584A JP13858496A JPH09321152A JP H09321152 A JPH09321152 A JP H09321152A JP 8138584 A JP8138584 A JP 8138584A JP 13858496 A JP13858496 A JP 13858496A JP H09321152 A JPH09321152 A JP H09321152A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Abstract
(57)【要約】
【課題】 ＳＲＡＭセルのレイアウトの対称性を向上
し、メモリセルの安定性を増加させ低電圧動作を可能と
し、半導体装置を低消費電力化する。 【解決手段】 ドライバトランジスタＴｄ１、Ｔｄ２を
ワード線ＷＬ１、ＷＬ２に対し斜めに配置し、ドライバ
トランジスタＴｄ１、Ｔｄ２のチャネル方向がトランス
ファトランジスタＴａ１、Ｔａ２のチャネル方向に対し
て斜めに配置し、且つドライバトランジスタＴｄ１、Ｔ
ｄ２およびトランスファトランジスタＴａ１、Ｔａ２の
ゲートはソース、ドレインに対して垂直に配置する。
し、メモリセルの安定性を増加させ低電圧動作を可能と
し、半導体装置を低消費電力化する。 【解決手段】 ドライバトランジスタＴｄ１、Ｔｄ２を
ワード線ＷＬ１、ＷＬ２に対し斜めに配置し、ドライバ
トランジスタＴｄ１、Ｔｄ２のチャネル方向がトランス
ファトランジスタＴａ１、Ｔａ２のチャネル方向に対し
て斜めに配置し、且つドライバトランジスタＴｄ１、Ｔ
ｄ２およびトランスファトランジスタＴａ１、Ｔａ２の
ゲートはソース、ドレインに対して垂直に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＭＯＳＦＥＴと薄膜トランジスタあるいは高抵
抗負荷によるフリップフロップを用いてメモリセルを形
成するスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）としての装置に関する。
し、特にＭＯＳＦＥＴと薄膜トランジスタあるいは高抵
抗負荷によるフリップフロップを用いてメモリセルを形
成するスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）としての装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、例えば図
１３に示すように、メモリセルのレイアウトを点対称に
配置し、安定性を図ることを目的として用いられてい
る。
１３に示すように、メモリセルのレイアウトを点対称に
配置し、安定性を図ることを目的として用いられてい
る。
【０００３】なお、図１３は、スプリットワード線型Ｓ
ＲＡＭセルのレイアウトを示す図である。図１３に示す
ように、ワード線ＷＬ１、ＷＬ２はビット線コンタクト
ＢＣ１、ＢＣ２に接続される図示しないビット線ＢＬ
１、ＢＬ２に垂直な方向に２本配置する。トランスファ
トランジスタＴａ１、Ｔａ２は記憶ノード拡散層Ｄ１、
Ｄ２との交差する領域に形成する。また、ドライバトラ
ンジスタＴｄ１、Ｔｄ２は２本のワード線ＷＬ１とＷＬ
２との間にビット線ＢＬ１、ＢＬ２と同一方向に配置す
る。すなわち、本メモリセルは、トランスファトランジ
スタＴａ１、Ｔａ２のチャネル方向とドライバトランジ
スタＴｄ１、Ｔｄ２のチャネル方向とが垂直に配置す
る。
ＲＡＭセルのレイアウトを示す図である。図１３に示す
ように、ワード線ＷＬ１、ＷＬ２はビット線コンタクト
ＢＣ１、ＢＣ２に接続される図示しないビット線ＢＬ
１、ＢＬ２に垂直な方向に２本配置する。トランスファ
トランジスタＴａ１、Ｔａ２は記憶ノード拡散層Ｄ１、
Ｄ２との交差する領域に形成する。また、ドライバトラ
ンジスタＴｄ１、Ｔｄ２は２本のワード線ＷＬ１とＷＬ
２との間にビット線ＢＬ１、ＢＬ２と同一方向に配置す
る。すなわち、本メモリセルは、トランスファトランジ
スタＴａ１、Ｔａ２のチャネル方向とドライバトランジ
スタＴｄ１、Ｔｄ２のチャネル方向とが垂直に配置す
る。
【０００４】別の従来例としては、例えば特開平６−１
６９０７１号公報に記載されているように、トランスフ
ァトランジスタのチャネル長を長くすることを目的とし
たメモリセルがある。図１４は、本ＳＲＡＭセルのレイ
アウトを示す図である。
６９０７１号公報に記載されているように、トランスフ
ァトランジスタのチャネル長を長くすることを目的とし
たメモリセルがある。図１４は、本ＳＲＡＭセルのレイ
アウトを示す図である。
【０００５】図１４に示すように、ワード線ＷＬ１、Ｗ
Ｌ２はビット線ＢＬ１、ＢＬ２（不図示）に垂直な方向
に２本配置する。記憶ノード拡散層Ｄ１、Ｄ２はビット
線ＢＬ１、ＢＬ２に対し斜めに配置し、ワード線ＷＬ
１、ＷＬ２と交差する領域でワード線ＷＬ１、ＷＬ２が
斜めに曲がって配置する。従って、トランスファトラン
ジスタＴａ１、Ｔａ２は記憶ノード拡散層Ｄ１、Ｄ２と
ワード線ＷＬ１、ＷＬ２の斜めに配置する部分とが交差
する領域に形成する。また、ドライバトランジスタＴｄ
１、Ｔｄ２は２本のワード線ＷＬ１とＷＬ２との間にビ
ット線ＢＬ１、ＢＬ２と斜めに配置する。すなわち、第
２の従来例のメモリセルは、トランスファトランジスタ
Ｔａ１、Ｔａ２のチャネル方向とドライバトランジスタ
Ｔｄ１、Ｔｄ２のチャネル方向とを互いに斜めに配置す
る。
Ｌ２はビット線ＢＬ１、ＢＬ２（不図示）に垂直な方向
に２本配置する。記憶ノード拡散層Ｄ１、Ｄ２はビット
線ＢＬ１、ＢＬ２に対し斜めに配置し、ワード線ＷＬ
１、ＷＬ２と交差する領域でワード線ＷＬ１、ＷＬ２が
斜めに曲がって配置する。従って、トランスファトラン
ジスタＴａ１、Ｔａ２は記憶ノード拡散層Ｄ１、Ｄ２と
ワード線ＷＬ１、ＷＬ２の斜めに配置する部分とが交差
する領域に形成する。また、ドライバトランジスタＴｄ
１、Ｔｄ２は２本のワード線ＷＬ１とＷＬ２との間にビ
ット線ＢＬ１、ＢＬ２と斜めに配置する。すなわち、第
２の従来例のメモリセルは、トランスファトランジスタ
Ｔａ１、Ｔａ２のチャネル方向とドライバトランジスタ
Ｔｄ１、Ｔｄ２のチャネル方向とを互いに斜めに配置す
る。
【０００６】
【発明が解決しようとする課題】ところが、図１３に示
したメモリセルでは、ビット線容量、配線抵抗が大きく
なり、このため高速化が困難となる。その理由は、メモ
リセルの短辺の長さが小さいためビット線のピッチが小
さくなり、また、長辺の長さが大きいため配線長が長く
なるからである。
したメモリセルでは、ビット線容量、配線抵抗が大きく
なり、このため高速化が困難となる。その理由は、メモ
リセルの短辺の長さが小さいためビット線のピッチが小
さくなり、また、長辺の長さが大きいため配線長が長く
なるからである。
【０００７】一方、図１４のメモリセルではこのような
問題点はある程度解消されているか、セルの安定性が悪
いという問題点がある。すなわち、トランスファトラン
ジスタＴａ１、Ｔａ２のチャネルがワード線ＷＬ１、Ｗ
Ｌ２と交差する部分のみワード線を斜めに角度を変えて
配置するため、リソグラフィーによって拡散層とゲート
電極とで生じるズレによりトランジスタ能力が異なって
しまう。また、ビットコンタクト部分の拡散層領域がワ
ード線を挟んで折り返し、ビットコンタクトは拡散層の
角度が変わるコーナー部分に配置するため、ビットコン
タクト抵抗にセル内でアンバランスを生じ、メモリセル
の対称性を悪化させるためである。
問題点はある程度解消されているか、セルの安定性が悪
いという問題点がある。すなわち、トランスファトラン
ジスタＴａ１、Ｔａ２のチャネルがワード線ＷＬ１、Ｗ
Ｌ２と交差する部分のみワード線を斜めに角度を変えて
配置するため、リソグラフィーによって拡散層とゲート
電極とで生じるズレによりトランジスタ能力が異なって
しまう。また、ビットコンタクト部分の拡散層領域がワ
ード線を挟んで折り返し、ビットコンタクトは拡散層の
角度が変わるコーナー部分に配置するため、ビットコン
タクト抵抗にセル内でアンバランスを生じ、メモリセル
の対称性を悪化させるためである。
【０００８】
【発明の目的】したがって、本発明の目的は、ＳＲＡＭ
セルのレイアウトの対称性を向上し、メモリセルの安定
性を増加させるとともに低電圧動作、低消費電力化を可
能とした半導体装置を提供することにある。
セルのレイアウトの対称性を向上し、メモリセルの安定
性を増加させるとともに低電圧動作、低消費電力化を可
能とした半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、ドライバトランジスタとトランスファトランジスタ
と負荷素子とがそれぞれ点対称に配置するＳＲＡＭセル
において、ドライバトランジスタのチャネル方向をトラ
ンスファトランジスタのチャネル方向に対して斜めに配
置し、且つドライバトランジスタおよびトランスファト
ランジスタのゲート電極をソース領域及びドレイン領域
に対して垂直に配置することを特徴とする。
は、ドライバトランジスタとトランスファトランジスタ
と負荷素子とがそれぞれ点対称に配置するＳＲＡＭセル
において、ドライバトランジスタのチャネル方向をトラ
ンスファトランジスタのチャネル方向に対して斜めに配
置し、且つドライバトランジスタおよびトランスファト
ランジスタのゲート電極をソース領域及びドレイン領域
に対して垂直に配置することを特徴とする。
【００１０】
【作用】このように、ドライバトランジスタをワード線
に対し斜めに配置し、ドライバトランジスタのチャネル
方向がトランスファトランジスタのチャネル方向に対し
て斜めに配置し、且つドライバトランジスタおよびトラ
ンスファトランジスタのゲートはソース、ドレインに対
して垂直に配置している。したがって、縦横比の小さい
セルレイアウトが実現するため、ビット線容量が低減す
る。また、リソグラフィーによって拡散層とゲート電極
とで目ズレを生じてもメモリセル内のトランジスタのア
ンバランスが起こらないので動作上メモリセルの安定性
が優れている。
に対し斜めに配置し、ドライバトランジスタのチャネル
方向がトランスファトランジスタのチャネル方向に対し
て斜めに配置し、且つドライバトランジスタおよびトラ
ンスファトランジスタのゲートはソース、ドレインに対
して垂直に配置している。したがって、縦横比の小さい
セルレイアウトが実現するため、ビット線容量が低減す
る。また、リソグラフィーによって拡散層とゲート電極
とで目ズレを生じてもメモリセル内のトランジスタのア
ンバランスが起こらないので動作上メモリセルの安定性
が優れている。
【００１１】
【発明の実施の形態】次に、本発明の上記および他の目
的、特徴および効果を明確にすべく本発明の実施例につ
き図面を参照して説明する。
的、特徴および効果を明確にすべく本発明の実施例につ
き図面を参照して説明する。
【００１２】まず、図６にＳＲＡＭセルの回路図を示
す。ＳＲＡＭセルの回路は、トランスファトランジスタ
Ｔａ１、Ｔａ２及びドライバトランジスタＴｄ１、Ｔｄ
２及び負荷素子Ｒ１、Ｒ２及びビット線ＢＬ１、ＢＬ２
及びワード線ＷＬ１、ＷＬ２及び電源線ＶCC及び接地線
ＶSSからなるフリップ・フロップ回路を構成している。
かかるメモリセルのデバイス構成が、本発明の第１の実
施例に従って図１〜図５に示される。本セルはスプリッ
トワード線型のＳＲＡＭセルであり、レイアウトとして
示されている。
す。ＳＲＡＭセルの回路は、トランスファトランジスタ
Ｔａ１、Ｔａ２及びドライバトランジスタＴｄ１、Ｔｄ
２及び負荷素子Ｒ１、Ｒ２及びビット線ＢＬ１、ＢＬ２
及びワード線ＷＬ１、ＷＬ２及び電源線ＶCC及び接地線
ＶSSからなるフリップ・フロップ回路を構成している。
かかるメモリセルのデバイス構成が、本発明の第１の実
施例に従って図１〜図５に示される。本セルはスプリッ
トワード線型のＳＲＡＭセルであり、レイアウトとして
示されている。
【００１３】図１に示すように、ワード線ＷＬ１、ＷＬ
２はビット線ＢＬ１、ＢＬ２に垂直な方向に２本配置す
る。記憶ノード拡散層Ｄ１、Ｄ２はビット線ＢＬ１、Ｂ
Ｌ２に対し斜めに配置し、ワード線ＷＬ１、ＷＬ２とは
垂直に交差するように途中からビット線ＢＬ１、ＢＬ２
と同一方向に配置する。また、ドライバトランジスタＴ
ｄ１、Ｔｄ２は２本のワード線ＷＬ１とＷＬ２との間に
ビット線ＢＬ１、ＢＬ２と斜めに配置する。すなわち、
本実施例のメモリセルは、トランスファトランジスタＴ
ａ１、Ｔａ２のチャネル方向とドライバトランジスタＴ
ｄ１、Ｔｄ２のチャネル方向とが斜めに配置し、ビット
線とはドライバトランジスタのチャネル方向が斜めに、
トランスファトランジスタのチャネル方向が平行に配置
している。また、ドライバトランジスタＴｄ１、Ｔｄ２
及びトランスファトランジスタＴａ１、Ｔａ２のゲート
はソース、ドレインに対して垂直に配置する。
２はビット線ＢＬ１、ＢＬ２に垂直な方向に２本配置す
る。記憶ノード拡散層Ｄ１、Ｄ２はビット線ＢＬ１、Ｂ
Ｌ２に対し斜めに配置し、ワード線ＷＬ１、ＷＬ２とは
垂直に交差するように途中からビット線ＢＬ１、ＢＬ２
と同一方向に配置する。また、ドライバトランジスタＴ
ｄ１、Ｔｄ２は２本のワード線ＷＬ１とＷＬ２との間に
ビット線ＢＬ１、ＢＬ２と斜めに配置する。すなわち、
本実施例のメモリセルは、トランスファトランジスタＴ
ａ１、Ｔａ２のチャネル方向とドライバトランジスタＴ
ｄ１、Ｔｄ２のチャネル方向とが斜めに配置し、ビット
線とはドライバトランジスタのチャネル方向が斜めに、
トランスファトランジスタのチャネル方向が平行に配置
している。また、ドライバトランジスタＴｄ１、Ｔｄ２
及びトランスファトランジスタＴａ１、Ｔａ２のゲート
はソース、ドレインに対して垂直に配置する。
【００１４】図２には、活性領域、ゲート電極、グラン
ドコンタクトＧＣ１、ＧＣ２、シェアドコンタクトＳＣ
１、ＳＣ２、ビットコンタクトＢＣ１、ＢＣ２のそれぞ
れのパターンを示す。活性領域はワード線ＷＬ１、ＷＬ
２の間で斜め、例えば４５度の角度で配置し、ワード線
ＷＬ１、ＷＬ２と交差する部分は垂直に配置する。ドラ
イバトランジスタＴｄ１、Ｔｄ２のゲート電極は、ワー
ド線ＷＬ１とＷＬ２との間に斜め、例えば４５度の角度
で活性領域と直交するように配置する。トランスファト
ランジスタＴａ１、Ｔａ２のゲート電極は、ワード線Ｗ
Ｌ１、ＷＬ２である。グランドコンタクトＧＣ１、ＧＣ
２は、ドライバトランジスタＴｄ１、Ｔｄ２を挟み記憶
ノード拡散層Ｄ１、Ｄ２と反対側に配置する。また、グ
ランドコンタクトは、隣り合うセルと共通に使用する。
シェアドコンタクトＳＣ１、ＳＣ２は、ドライバトラン
ジスタＴｄ１、Ｔｄ２のゲート電極がそれぞれ相対する
記憶ノード拡散層Ｄ２、Ｄ１まで延在し、ゲート電極と
記憶ノード拡散層Ｄ１、Ｄ２の両方に接続するように配
置する。ビットコンタクトＢＣ１、ＢＣ２は、ワード線
ＷＬ１、ＷＬ２を挟み記憶ノード拡散層Ｄ１、Ｄ２と反
対側に配置する。
ドコンタクトＧＣ１、ＧＣ２、シェアドコンタクトＳＣ
１、ＳＣ２、ビットコンタクトＢＣ１、ＢＣ２のそれぞ
れのパターンを示す。活性領域はワード線ＷＬ１、ＷＬ
２の間で斜め、例えば４５度の角度で配置し、ワード線
ＷＬ１、ＷＬ２と交差する部分は垂直に配置する。ドラ
イバトランジスタＴｄ１、Ｔｄ２のゲート電極は、ワー
ド線ＷＬ１とＷＬ２との間に斜め、例えば４５度の角度
で活性領域と直交するように配置する。トランスファト
ランジスタＴａ１、Ｔａ２のゲート電極は、ワード線Ｗ
Ｌ１、ＷＬ２である。グランドコンタクトＧＣ１、ＧＣ
２は、ドライバトランジスタＴｄ１、Ｔｄ２を挟み記憶
ノード拡散層Ｄ１、Ｄ２と反対側に配置する。また、グ
ランドコンタクトは、隣り合うセルと共通に使用する。
シェアドコンタクトＳＣ１、ＳＣ２は、ドライバトラン
ジスタＴｄ１、Ｔｄ２のゲート電極がそれぞれ相対する
記憶ノード拡散層Ｄ２、Ｄ１まで延在し、ゲート電極と
記憶ノード拡散層Ｄ１、Ｄ２の両方に接続するように配
置する。ビットコンタクトＢＣ１、ＢＣ２は、ワード線
ＷＬ１、ＷＬ２を挟み記憶ノード拡散層Ｄ１、Ｄ２と反
対側に配置する。
【００１５】図３には、接地線ＶSSのパターンを示す。
なお、図２の接地線ＶSSは、１層目の配線であるゲート
の上に２層目の配線として用いた場合のパターンであ
る。従って、接地線ＶSSは、後工程で形成するシェアド
コンタクトＳＣ１、ＳＣ２及びビットコンタクトＢＣ
１、ＢＣ２から一定の距離を確保して配置する。
なお、図２の接地線ＶSSは、１層目の配線であるゲート
の上に２層目の配線として用いた場合のパターンであ
る。従って、接地線ＶSSは、後工程で形成するシェアド
コンタクトＳＣ１、ＳＣ２及びビットコンタクトＢＣ
１、ＢＣ２から一定の距離を確保して配置する。
【００１６】図４には、電源線ＶCC及び負荷素子Ｒ１、
Ｒ２のパターンを示す。電源線ＶCCは、ワード線と同一
方向に、ビットコンタクトＢＣ１、ＢＣ２から一定の距
離を確保して配置する。負荷素子Ｒ１、Ｒ２は、電源線
ＶCCと垂直方向に配置する。なお、電源線ＶCCと負荷素
子Ｒ１、Ｒ２との抵抗値は、不純物のドーズ量を変える
ことにより所要の値が得られる。また、本実施例では、
高抵抗型ＳＲＡＭにおける説明を記載したが、ＴＦＴ型
ＳＲＡＭにおいても同様に形成できることはいうまでも
ない。
Ｒ２のパターンを示す。電源線ＶCCは、ワード線と同一
方向に、ビットコンタクトＢＣ１、ＢＣ２から一定の距
離を確保して配置する。負荷素子Ｒ１、Ｒ２は、電源線
ＶCCと垂直方向に配置する。なお、電源線ＶCCと負荷素
子Ｒ１、Ｒ２との抵抗値は、不純物のドーズ量を変える
ことにより所要の値が得られる。また、本実施例では、
高抵抗型ＳＲＡＭにおける説明を記載したが、ＴＦＴ型
ＳＲＡＭにおいても同様に形成できることはいうまでも
ない。
【００１７】図５には、ビット線ＢＬ１、ＢＬ２のパタ
ーンを示す。ビット線ＢＬ１、ＢＬ２は、ワード線ＷＬ
１、ＷＬ２と垂直方向に２本配置する。
ーンを示す。ビット線ＢＬ１、ＢＬ２は、ワード線ＷＬ
１、ＷＬ２と垂直方向に２本配置する。
【００１８】本実施例と図１３の従来例とで、例えば
０．３μｍルールでセルサイズを比較すると、本実施例
では横が１．８８μｍ、縦が３．０μｍ、面積が５．６
４μｍ2 程度となるのに対し、図１３の従来例では横が
１．５６μｍ、縦が３．５６μｍ、面積が５．５５μｍ
2 程度になる。したがって、セルサイズは同程度であ
る。
０．３μｍルールでセルサイズを比較すると、本実施例
では横が１．８８μｍ、縦が３．０μｍ、面積が５．６
４μｍ2 程度となるのに対し、図１３の従来例では横が
１．５６μｍ、縦が３．５６μｍ、面積が５．５５μｍ
2 程度になる。したがって、セルサイズは同程度であ
る。
【００１９】一方、本実施例では、ドライバトランジス
タＴｄ１、Ｔｄ２をワード線ＷＬ１、ＷＬ２に対し斜め
に配置し、ドライバトランジスタＴｄ１、Ｔｄ２のチャ
ネル方向がトランスファトランジスタＴａ１、Ｔａ２の
チャネル方向に対して斜めに配置し、且つドライバトラ
ンジスタＴｄ１、Ｔｄ２およびトランスファトランジス
タＴａ１、Ｔａ２のゲートはソース、ドレインに対して
垂直に配置している。したがって、縦横比の小さいセル
レイアウトが実現しビット線容量が低減する。本実施例
では図１３の従来例と比較して、ビット線容量が４５％
程度減少する。また、重ね合わせの際の目ズレが生じて
もメモリセル内のトランジスタのアンバランスが起こら
ないので動作上メモリセルの安定性が優れている。かく
して、ＳＲＡＭセルの最低動作電圧が０．３〜０．６Ｖ
程度減少する。
タＴｄ１、Ｔｄ２をワード線ＷＬ１、ＷＬ２に対し斜め
に配置し、ドライバトランジスタＴｄ１、Ｔｄ２のチャ
ネル方向がトランスファトランジスタＴａ１、Ｔａ２の
チャネル方向に対して斜めに配置し、且つドライバトラ
ンジスタＴｄ１、Ｔｄ２およびトランスファトランジス
タＴａ１、Ｔａ２のゲートはソース、ドレインに対して
垂直に配置している。したがって、縦横比の小さいセル
レイアウトが実現しビット線容量が低減する。本実施例
では図１３の従来例と比較して、ビット線容量が４５％
程度減少する。また、重ね合わせの際の目ズレが生じて
もメモリセル内のトランジスタのアンバランスが起こら
ないので動作上メモリセルの安定性が優れている。かく
して、ＳＲＡＭセルの最低動作電圧が０．３〜０．６Ｖ
程度減少する。
【００２０】図７は本発明の第２の実施例を示すパター
ンレイアウト図である。特に、活性領域、ゲート電極、
グランドコンタクトＧＣ１、ＧＣ２、シェアドコンタク
トＳＣ１、ＳＣ２、ビットコンタクトＢＣ１、ＢＣ２の
それぞれのパターンを示している。
ンレイアウト図である。特に、活性領域、ゲート電極、
グランドコンタクトＧＣ１、ＧＣ２、シェアドコンタク
トＳＣ１、ＳＣ２、ビットコンタクトＢＣ１、ＢＣ２の
それぞれのパターンを示している。
【００２１】活性領域はワード線ＷＬ１、ＷＬ２の間で
斜め、例えば４５度の角度で配置し、ワード線ＷＬ１、
ＷＬ２と交差する部分は垂直に配置する。また、突き出
し記憶ノード拡散層Ｎ１、Ｎ２は、シェアドコンタクト
ＳＣ１、ＳＣ２を挟みドライバトランジスタＴｄ１、Ｔ
ｄ２と反対側にトランスファトランジスタＴａ１、Ｔａ
２のチャネル方向とは他方向にも延在するように配置す
る。ドライバトランジスタＴｄ１、Ｔｄ２のゲート電極
は、ワード線ＷＬ１とＷＬ２との間に斜め、例えば４５
度の角度で活性領域と直交するように配置する。トラン
スファトランジスタＴａ１、Ｔａ２のゲート電極は、ワ
ード線ＷＬ１、ＷＬ２である。グランドコンタクトＧＣ
１、ＧＣ２は、ドライバトランジスタＴｄ１、Ｔｄ２を
挟み記憶ノード拡散層Ｄ１、Ｄ２と反対側に配置する。
また、グランドコンタクトは、隣り合うセルと共通に使
用する。シェアドコンタクトＳＣ１、ＳＣ２は、ドライ
バトランジスタＴｄ１、Ｔｄ２のゲート電極がそれぞれ
相対する記憶ノード拡散層Ｄ２、Ｄ１まで延在し、ゲー
ト電極と記憶ノード拡散層Ｄ１、Ｄ２の両方に接続する
ように配置する。ビットコンタクトＢＣ１、ＢＣ２は、
ワード線ＷＬ１、ＷＬ２を挟み記憶ノード拡散層Ｄ１、
Ｄ２と反対側に配置する。
斜め、例えば４５度の角度で配置し、ワード線ＷＬ１、
ＷＬ２と交差する部分は垂直に配置する。また、突き出
し記憶ノード拡散層Ｎ１、Ｎ２は、シェアドコンタクト
ＳＣ１、ＳＣ２を挟みドライバトランジスタＴｄ１、Ｔ
ｄ２と反対側にトランスファトランジスタＴａ１、Ｔａ
２のチャネル方向とは他方向にも延在するように配置す
る。ドライバトランジスタＴｄ１、Ｔｄ２のゲート電極
は、ワード線ＷＬ１とＷＬ２との間に斜め、例えば４５
度の角度で活性領域と直交するように配置する。トラン
スファトランジスタＴａ１、Ｔａ２のゲート電極は、ワ
ード線ＷＬ１、ＷＬ２である。グランドコンタクトＧＣ
１、ＧＣ２は、ドライバトランジスタＴｄ１、Ｔｄ２を
挟み記憶ノード拡散層Ｄ１、Ｄ２と反対側に配置する。
また、グランドコンタクトは、隣り合うセルと共通に使
用する。シェアドコンタクトＳＣ１、ＳＣ２は、ドライ
バトランジスタＴｄ１、Ｔｄ２のゲート電極がそれぞれ
相対する記憶ノード拡散層Ｄ２、Ｄ１まで延在し、ゲー
ト電極と記憶ノード拡散層Ｄ１、Ｄ２の両方に接続する
ように配置する。ビットコンタクトＢＣ１、ＢＣ２は、
ワード線ＷＬ１、ＷＬ２を挟み記憶ノード拡散層Ｄ１、
Ｄ２と反対側に配置する。
【００２２】接地線ＶSS、電源線ＶCC及び負荷素子Ｒ
１、Ｒ２、ビット線ＢＬ１、ＢＬ２は、図３〜図５と同
様に配置する。
１、Ｒ２、ビット線ＢＬ１、ＢＬ２は、図３〜図５と同
様に配置する。
【００２３】この実施例では、突き出し記憶ノード拡散
層Ｎ１、Ｎ２がシェアドコンタクトＳＣ１、ＳＣ２を挟
みドライバトランジスタＴｄ１、Ｔｄ２と反対側にトラ
ンスファトランジスタＴａ１、Ｔａ２のチャネル方向と
は他方向にも延在するように配置するため、記憶ノード
拡散層Ｄ１、Ｄ２の面積が増加しメモリセルのノード容
量が増加する。したがって、α線によって引き起こるソ
フトエラーに対する耐性を向上することができる。ま
た、シェアドコンタクトＳＣ１、ＳＣ２において、記憶
ノード拡散層Ｄ１、Ｄ２とドライバトランジスタＴｄ
１、Ｔｄ２のゲート電極が重なり合う部分で記憶ノード
拡散層Ｄ１、Ｄ２が十分に長く延びて配置しているた
め、シェアドコンタクトＳＣ１、ＳＣ２を良好に形成す
ることができる。
層Ｎ１、Ｎ２がシェアドコンタクトＳＣ１、ＳＣ２を挟
みドライバトランジスタＴｄ１、Ｔｄ２と反対側にトラ
ンスファトランジスタＴａ１、Ｔａ２のチャネル方向と
は他方向にも延在するように配置するため、記憶ノード
拡散層Ｄ１、Ｄ２の面積が増加しメモリセルのノード容
量が増加する。したがって、α線によって引き起こるソ
フトエラーに対する耐性を向上することができる。ま
た、シェアドコンタクトＳＣ１、ＳＣ２において、記憶
ノード拡散層Ｄ１、Ｄ２とドライバトランジスタＴｄ
１、Ｔｄ２のゲート電極が重なり合う部分で記憶ノード
拡散層Ｄ１、Ｄ２が十分に長く延びて配置しているた
め、シェアドコンタクトＳＣ１、ＳＣ２を良好に形成す
ることができる。
【００２４】図８は本発明の第３の実施例を説明するた
めの図であり、活性領域、ゲート電極、グランドコンタ
クトＧＣ１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ
２、ビットコンタクトＢＣ１、ＢＣ２のそれぞれのパタ
ーンを示す。
めの図であり、活性領域、ゲート電極、グランドコンタ
クトＧＣ１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ
２、ビットコンタクトＢＣ１、ＢＣ２のそれぞれのパタ
ーンを示す。
【００２５】活性領域はワード線ＷＬ１、ＷＬ２の間で
斜め、例えば４５度の角度で配置し、ワード線ＷＬ１、
ＷＬ２と交差する部分は垂直に配置する。また、突き出
し記憶ノード拡散層Ｎ１、Ｎ２は、シェアドコンタクト
ＳＣ１、ＳＣ２を挟みドライバトランジスタＴｄ１、Ｔ
ｄ２と反対側にトランスファトランジスタＴａ１、Ｔａ
２のチャネル方向とは他方向にも延在するように配置す
る。ドライバトランジスタＴｄ１、Ｔｄ２のゲート電極
は、ワード線ＷＬ１とＷＬ２との間に斜め、例えば４５
度の角度で活性領域と直交するように配置する。トラン
スファトランジスタＴａ１、Ｔａ２のゲート電極は、ワ
ード線ＷＬ１、ＷＬ２である。グランドコンタクトＧＣ
１、ＧＣ２は、ドライバトランジスタＴｄ１、Ｔｄ２を
挟み記憶ノード拡散層Ｄ１、Ｄ２と反対側に配置する。
また、グランドコンタクトは、隣り合うセルと共通に使
用する。シェアドコンタクトＳＣ１、ＳＣ２は、ドライ
バトランジスタＴｄ１、Ｔｄ２のゲート電極がそれぞれ
相対する記憶ノード拡散層Ｄ２、Ｄ１まで延在し、ゲー
ト電極と記憶ノード拡散層Ｄ１、Ｄ２の両方に接続する
ように配置する。この時、ドライバトランジスタＴｄ
１、Ｔｄ２のゲートは、記憶ノード拡散層Ｄ２、Ｄ１と
重なる部分でビット線と同一方向に角度を変えて配置す
る。ビットコンタクトＢＣ１、ＢＣ２は、ワード線ＷＬ
１、ＷＬ２を挟み記憶ノード拡散層Ｄ１、Ｄ２と反対側
に配置する。
斜め、例えば４５度の角度で配置し、ワード線ＷＬ１、
ＷＬ２と交差する部分は垂直に配置する。また、突き出
し記憶ノード拡散層Ｎ１、Ｎ２は、シェアドコンタクト
ＳＣ１、ＳＣ２を挟みドライバトランジスタＴｄ１、Ｔ
ｄ２と反対側にトランスファトランジスタＴａ１、Ｔａ
２のチャネル方向とは他方向にも延在するように配置す
る。ドライバトランジスタＴｄ１、Ｔｄ２のゲート電極
は、ワード線ＷＬ１とＷＬ２との間に斜め、例えば４５
度の角度で活性領域と直交するように配置する。トラン
スファトランジスタＴａ１、Ｔａ２のゲート電極は、ワ
ード線ＷＬ１、ＷＬ２である。グランドコンタクトＧＣ
１、ＧＣ２は、ドライバトランジスタＴｄ１、Ｔｄ２を
挟み記憶ノード拡散層Ｄ１、Ｄ２と反対側に配置する。
また、グランドコンタクトは、隣り合うセルと共通に使
用する。シェアドコンタクトＳＣ１、ＳＣ２は、ドライ
バトランジスタＴｄ１、Ｔｄ２のゲート電極がそれぞれ
相対する記憶ノード拡散層Ｄ２、Ｄ１まで延在し、ゲー
ト電極と記憶ノード拡散層Ｄ１、Ｄ２の両方に接続する
ように配置する。この時、ドライバトランジスタＴｄ
１、Ｔｄ２のゲートは、記憶ノード拡散層Ｄ２、Ｄ１と
重なる部分でビット線と同一方向に角度を変えて配置す
る。ビットコンタクトＢＣ１、ＢＣ２は、ワード線ＷＬ
１、ＷＬ２を挟み記憶ノード拡散層Ｄ１、Ｄ２と反対側
に配置する。
【００２６】接地線ＶSS、電源線ＶCC及び負荷素子Ｒ
１、Ｒ２、ビット線ＢＬ１、ＢＬ２は、図３〜図５と同
様に配置する。
１、Ｒ２、ビット線ＢＬ１、ＢＬ２は、図３〜図５と同
様に配置する。
【００２７】この実施例では、ドライバトランジスタＴ
ｄ１、Ｔｄ２のゲートは、記憶ノード拡散層Ｄ２、Ｄ１
と重なる部分でビット線と同一方向に角度を変えて配置
するため、記憶ノード拡散層Ｄ１、Ｄ２とドライバトラ
ンジスタＴｄ１、Ｔｄ２のゲートとが重なり合う面積が
増加する。したがって、信頼性の高いシェアドコンタク
トＳＣ１、ＳＣ２を形成することができる。
ｄ１、Ｔｄ２のゲートは、記憶ノード拡散層Ｄ２、Ｄ１
と重なる部分でビット線と同一方向に角度を変えて配置
するため、記憶ノード拡散層Ｄ１、Ｄ２とドライバトラ
ンジスタＴｄ１、Ｔｄ２のゲートとが重なり合う面積が
増加する。したがって、信頼性の高いシェアドコンタク
トＳＣ１、ＳＣ２を形成することができる。
【００２８】図９は本発明の第４の実施例を説明するた
めの図であり、電源線ＶCC及び負荷素子Ｒ１、Ｒ２のパ
ターンを示す。電源線ＶCCは、ワード線と同一方向に、
ビットコンタクトＢＣ１、ＢＣ２から一定の距離を確保
して配置する。負荷素子Ｒ１、Ｒ２は、電源線ＶCCと平
行方向に配置する。
めの図であり、電源線ＶCC及び負荷素子Ｒ１、Ｒ２のパ
ターンを示す。電源線ＶCCは、ワード線と同一方向に、
ビットコンタクトＢＣ１、ＢＣ２から一定の距離を確保
して配置する。負荷素子Ｒ１、Ｒ２は、電源線ＶCCと平
行方向に配置する。
【００２９】活性領域、ゲート電極、グランドコンタク
トＧＣ１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ
２、ビットコンタクトＢＣ１、ＢＣ２、接地線ＶSS、ビ
ット線ＢＬ１、ＢＬ２は、図２、図３、図５と同様に配
置する。
トＧＣ１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ
２、ビットコンタクトＢＣ１、ＢＣ２、接地線ＶSS、ビ
ット線ＢＬ１、ＢＬ２は、図２、図３、図５と同様に配
置する。
【００３０】この実施例では、負荷素子Ｒ１、Ｒ２を電
源線ＶCCと平行方向に配置するため、負荷素子Ｒ１、Ｒ
２の抵抗長は同程度にもかかわらずパターン面積を減少
することができ、加工性が向上する。また、２番目に電
源線ＶCC及び負荷素子Ｒ１、Ｒ２のパターンを形成し、
３層目以後に接地線ＶSSを形成する場合において、グラ
ンドコンタクトＧＣ１、ＧＣ２と負荷素子Ｒ１、Ｒ２と
の間隔を十分に確保できるという効果がある。また、負
荷素子Ｒ１、Ｒ２とビット線ＢＬ１、ＢＬ２とが交差す
る面積が減少するため、ビット線容量が小さくなり高速
化ができる。この実施例では第１の実施例と比較して、
ビット線容量が３０％程度減少する。
源線ＶCCと平行方向に配置するため、負荷素子Ｒ１、Ｒ
２の抵抗長は同程度にもかかわらずパターン面積を減少
することができ、加工性が向上する。また、２番目に電
源線ＶCC及び負荷素子Ｒ１、Ｒ２のパターンを形成し、
３層目以後に接地線ＶSSを形成する場合において、グラ
ンドコンタクトＧＣ１、ＧＣ２と負荷素子Ｒ１、Ｒ２と
の間隔を十分に確保できるという効果がある。また、負
荷素子Ｒ１、Ｒ２とビット線ＢＬ１、ＢＬ２とが交差す
る面積が減少するため、ビット線容量が小さくなり高速
化ができる。この実施例では第１の実施例と比較して、
ビット線容量が３０％程度減少する。
【００３１】図１０は本発明の第５の実施例を説明する
ための図であり、特に接地線ＶSSのパターンを示す。な
お、本実施例では、１層目がゲート配線、２層目が電源
線ＶCC及び負荷素子Ｒ１、Ｒ２、３層目が接地線ＶSSと
して用いた場合である。従って、接地線ＶSSは、後工程
で形成するビットコンタクトＢＣ１、ＢＣ２から一定の
距離を確保して配置する。
ための図であり、特に接地線ＶSSのパターンを示す。な
お、本実施例では、１層目がゲート配線、２層目が電源
線ＶCC及び負荷素子Ｒ１、Ｒ２、３層目が接地線ＶSSと
して用いた場合である。従って、接地線ＶSSは、後工程
で形成するビットコンタクトＢＣ１、ＢＣ２から一定の
距離を確保して配置する。
【００３２】活性領域、ゲート電極、グランドコンタク
トＧＣ１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ
２、ビットコンタクトＢＣ１、ＢＣ２、ビット線ＢＬ
１、ＢＬ２は図２、図５と同様に、電源線ＶCC及び負荷
素子Ｒ１、Ｒ２は図９と同様にそれぞれ配置する。
トＧＣ１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ
２、ビットコンタクトＢＣ１、ＢＣ２、ビット線ＢＬ
１、ＢＬ２は図２、図５と同様に、電源線ＶCC及び負荷
素子Ｒ１、Ｒ２は図９と同様にそれぞれ配置する。
【００３３】この実施例では、１層目がゲート配線、２
層目に電源線ＶCC及び負荷素子Ｒ１、Ｒ２、３層目に接
地線ＶSSという構成にするため、接地線ＶSSのパターン
面積が増加し、接地線ＶSSの抵抗を低減することができ
る。また、接地線ＶSSのパターンは、設計する際の制限
も少なくなるため、加工が容易になる。
層目に電源線ＶCC及び負荷素子Ｒ１、Ｒ２、３層目に接
地線ＶSSという構成にするため、接地線ＶSSのパターン
面積が増加し、接地線ＶSSの抵抗を低減することができ
る。また、接地線ＶSSのパターンは、設計する際の制限
も少なくなるため、加工が容易になる。
【００３４】図１１は本発明の第６の実施例を説明する
ための図であり、接地線ＶSSのパターンを示す。本実施
例では、第４の実施例と同様に配線の構成を２層目が電
源線ＶCC及び負荷素子Ｒ１、Ｒ２、３層目が接地線ＶSS
として用いた場合である。従って、接地線ＶSSは、後工
程で形成するビットコンタクトＢＣ１、ＢＣ２から一定
の距離を確保して配置する。また、グランドコンタクト
ＧＣ１、ＧＣ２と同一マスク工程でビットコンタクトＢ
Ｃ３、ＢＣ４を形成し、接地線ＶSSと同一マスク工程で
ビットコンタクトＢＣ１、ＢＣ２及びビット線ＢＬ１、
ＢＬ２の引き出しパッドＰ１、Ｐ２を形成する。
ための図であり、接地線ＶSSのパターンを示す。本実施
例では、第４の実施例と同様に配線の構成を２層目が電
源線ＶCC及び負荷素子Ｒ１、Ｒ２、３層目が接地線ＶSS
として用いた場合である。従って、接地線ＶSSは、後工
程で形成するビットコンタクトＢＣ１、ＢＣ２から一定
の距離を確保して配置する。また、グランドコンタクト
ＧＣ１、ＧＣ２と同一マスク工程でビットコンタクトＢ
Ｃ３、ＢＣ４を形成し、接地線ＶSSと同一マスク工程で
ビットコンタクトＢＣ１、ＢＣ２及びビット線ＢＬ１、
ＢＬ２の引き出しパッドＰ１、Ｐ２を形成する。
【００３５】活性領域、ゲート電極、グランドコンタク
トＧＣ１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ
２、ビットコンタクトＢＣ１、ＢＣ２、ビット線ＢＬ
１、ＢＬ２は図２、図５と同様に、電源線ＶCC及び負荷
素子Ｒ１、Ｒ２は図９と同様にそれぞれ配置する。
トＧＣ１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ
２、ビットコンタクトＢＣ１、ＢＣ２、ビット線ＢＬ
１、ＢＬ２は図２、図５と同様に、電源線ＶCC及び負荷
素子Ｒ１、Ｒ２は図９と同様にそれぞれ配置する。
【００３６】この実施例では、ビットコンタクトＢＣ
１、ＢＣ２及びビット線ＢＬ１、ＢＬ２の引き出しパッ
ドＰ１、Ｐ２を形成するため、ビットコンタクトＢＣ
１、ＢＣ２の形成が容易になる。
１、ＢＣ２及びビット線ＢＬ１、ＢＬ２の引き出しパッ
ドＰ１、Ｐ２を形成するため、ビットコンタクトＢＣ
１、ＢＣ２の形成が容易になる。
【００３７】図１２は本発明の第７の実施例を説明する
ための図である。本実施例が、第１から第６の実施例と
異なる点は、グランドコンタクトＧＣ１、ＧＣ２及びビ
ットコンタクトＢＣ１、ＢＣ２を同一マスク工程で、ま
た、接地線ＶSS及びビット線ＢＬ１、ＢＬ２においても
同一マスク工程でそれぞれ配置していることにある。
ための図である。本実施例が、第１から第６の実施例と
異なる点は、グランドコンタクトＧＣ１、ＧＣ２及びビ
ットコンタクトＢＣ１、ＢＣ２を同一マスク工程で、ま
た、接地線ＶSS及びビット線ＢＬ１、ＢＬ２においても
同一マスク工程でそれぞれ配置していることにある。
【００３８】図１２には、ビット線ＢＬ１、ＢＬ２のパ
ターンが示されており、ビット線ＢＬ１、ＢＬ２及び接
地線ＶSSは、ワード線ＷＬ１、ＷＬ２と垂直方向に配置
する。活性領域、ゲート電極、グランドコンタクトＧＣ
１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ２、ビッ
トコンタクトＢＣ１、ＢＣ２は図２と同様に、電源線Ｖ
CC及び負荷素子Ｒ１、Ｒ２は図９と同様にそれぞれ配置
する。
ターンが示されており、ビット線ＢＬ１、ＢＬ２及び接
地線ＶSSは、ワード線ＷＬ１、ＷＬ２と垂直方向に配置
する。活性領域、ゲート電極、グランドコンタクトＧＣ
１、ＧＣ２、シェアドコンタクトＳＣ１、ＳＣ２、ビッ
トコンタクトＢＣ１、ＢＣ２は図２と同様に、電源線Ｖ
CC及び負荷素子Ｒ１、Ｒ２は図９と同様にそれぞれ配置
する。
【００３９】この実施例では、グランドコンタクトＧＣ
１、ＧＣ２及びビットコンタクトＢＣ１、ＢＣ２を同一
マスク工程で、また、接地線ＶSS及びビット線ＢＬ１、
ＢＬ２においても同一マスク工程で配置するため、セル
サイズは同程度でマスク数を２回減らすことができる。
したがって、歩留まり、製造コストを改善することがで
きる。また、ビット線ＢＬ１、ＢＬ２及び接地線ＶSSの
配線には金属材料を用いて形成する。このため、接地線
ＶSSの抵抗がシリサイド膜またはポリサイド膜によって
形成する場合に比べて大幅に低減することができる。し
たがって、ＳＲＡＭセルの安定動作も可能となる。
１、ＧＣ２及びビットコンタクトＢＣ１、ＢＣ２を同一
マスク工程で、また、接地線ＶSS及びビット線ＢＬ１、
ＢＬ２においても同一マスク工程で配置するため、セル
サイズは同程度でマスク数を２回減らすことができる。
したがって、歩留まり、製造コストを改善することがで
きる。また、ビット線ＢＬ１、ＢＬ２及び接地線ＶSSの
配線には金属材料を用いて形成する。このため、接地線
ＶSSの抵抗がシリサイド膜またはポリサイド膜によって
形成する場合に比べて大幅に低減することができる。し
たがって、ＳＲＡＭセルの安定動作も可能となる。
【００４０】
【発明の効果】かくして、本発明によれば以下のような
数々な効果が得られる。第１の効果は、ビット線容量、
配線抵抗が小さくなり、高速化が可能となる。その理由
は、ドライバトランジスタをワード線に対し斜めに配置
して、メモリセルの短辺の長さが大きくなるためビット
線のピッチが大きくなり、また、長辺の長さが小さくな
るため配線長が小さくなるからである。
数々な効果が得られる。第１の効果は、ビット線容量、
配線抵抗が小さくなり、高速化が可能となる。その理由
は、ドライバトランジスタをワード線に対し斜めに配置
して、メモリセルの短辺の長さが大きくなるためビット
線のピッチが大きくなり、また、長辺の長さが小さくな
るため配線長が小さくなるからである。
【００４１】第２の効果は、ＳＲＡＭセルの安定性を向
上し、低電圧化が可能となる。その理由は、トランスフ
ァトランジスタがワード線の方向を変えずにゲート電極
を左右対称に配置するため、リソグラフィーによって記
憶ノード拡散層とゲート電極のズレが生じてもトランジ
スタ能力が同一になるからである。また、ビットコンタ
クト部分の拡散層領域が隣り合うセルとはワード線を挟
んで折り返して配置する。したがって、拡散層がビット
線と同一方向の直線上に形成するため、ビットコンタク
ト抵抗のアンバランスを防ぎ、メモリセルの対称性が向
上するからである。
上し、低電圧化が可能となる。その理由は、トランスフ
ァトランジスタがワード線の方向を変えずにゲート電極
を左右対称に配置するため、リソグラフィーによって記
憶ノード拡散層とゲート電極のズレが生じてもトランジ
スタ能力が同一になるからである。また、ビットコンタ
クト部分の拡散層領域が隣り合うセルとはワード線を挟
んで折り返して配置する。したがって、拡散層がビット
線と同一方向の直線上に形成するため、ビットコンタク
ト抵抗のアンバランスを防ぎ、メモリセルの対称性が向
上するからである。
【００４２】第３の効果は、α線によって引き起こるソ
フトエラー耐性が改善し、信頼性が向上する。その理由
は、記憶ノード拡散層がシェアドコンタクトを挟みドラ
イバトランジスタと反対側にトランスファトランジスタ
のチャネル方向とは他方向にも延在するように突きだし
部を配置するため、記憶ノード拡散層の面積が増加しメ
モリセルのノード容量が増加するからである。
フトエラー耐性が改善し、信頼性が向上する。その理由
は、記憶ノード拡散層がシェアドコンタクトを挟みドラ
イバトランジスタと反対側にトランスファトランジスタ
のチャネル方向とは他方向にも延在するように突きだし
部を配置するため、記憶ノード拡散層の面積が増加しメ
モリセルのノード容量が増加するからである。
【００４３】第４の効果は、シェアドコンタクトの信頼
性が向上する。その理由は、ドライバトランジスタのゲ
ートは、記憶ノード拡散層と重なる部分でビット線と同
一方向に角度を変えて配置するため、記憶ノード拡散層
とドライバトランジスタのゲートとが重なり合う面積が
増加する。したがって、信頼性の高いシェアドコンタク
トを形成することができるからである。
性が向上する。その理由は、ドライバトランジスタのゲ
ートは、記憶ノード拡散層と重なる部分でビット線と同
一方向に角度を変えて配置するため、記憶ノード拡散層
とドライバトランジスタのゲートとが重なり合う面積が
増加する。したがって、信頼性の高いシェアドコンタク
トを形成することができるからである。
【００４４】第５の効果は、加工性が容易になり、生産
性が向上する。その理由は、負荷素子を電源線と平行方
向に配置するため、負荷素子の抵抗長は同程度にもかか
わらずパターン面積を減少することができ、加工性が向
上するからである。また、２層目に電源線ＶCC及び負荷
素子のパターンを形成し、３層目以後に接地線を形成す
る場合において、グランドコンタクトと負荷素子との間
隔を十分に確保できるからである。また、負荷素子とビ
ット線とが交差する面積が減少するため、ビット線容量
が小さくなり高速化ができる。
性が向上する。その理由は、負荷素子を電源線と平行方
向に配置するため、負荷素子の抵抗長は同程度にもかか
わらずパターン面積を減少することができ、加工性が向
上するからである。また、２層目に電源線ＶCC及び負荷
素子のパターンを形成し、３層目以後に接地線を形成す
る場合において、グランドコンタクトと負荷素子との間
隔を十分に確保できるからである。また、負荷素子とビ
ット線とが交差する面積が減少するため、ビット線容量
が小さくなり高速化ができる。
【００４５】第６の効果は、接地線の配線抵抗及び生産
性を向上する。その理由は、ゲート上の配線を２層目に
電源線及び負荷素子、３層目に接地線という構成にした
ため、接地線のパターン面積が増加し、接地線の抵抗を
低減することができ、また、接地線のパターンは、設計
する際の制限も少なくなるため、加工が容易になる。
性を向上する。その理由は、ゲート上の配線を２層目に
電源線及び負荷素子、３層目に接地線という構成にした
ため、接地線のパターン面積が増加し、接地線の抵抗を
低減することができ、また、接地線のパターンは、設計
する際の制限も少なくなるため、加工が容易になる。
【００４６】第７の効果は、ビットコンタクトの加工性
を向上し、生産性が向上する。その理由は、ビットコン
タクト及びビット線の引き出しパッドを形成するため、
ビットコンタクトの形成が容易になる。
を向上し、生産性が向上する。その理由は、ビットコン
タクト及びビット線の引き出しパッドを形成するため、
ビットコンタクトの形成が容易になる。
【００４７】第８の効果は、工程を簡略化し、セルの安
定性も向上する。その理由は、グランドコンタクト及び
ビットコンタクトを同一マスク工程で、また、接地線及
びビット線においても同一マスク工程で配置するため、
セルサイズは同程度でマスク数を２回減らすことができ
る。したがって、歩留まり、製造コストを改善すること
ができるからである。また、ビット線ＢＬ１、ＢＬ２及
び接地線ＶSSの配線には金属材料を用いて形成する。こ
のため、接地線ＶSSの抵抗がシリサイド膜またはポリサ
イド膜によって形成する場合に比べて大幅に低減するこ
とができるからである。
定性も向上する。その理由は、グランドコンタクト及び
ビットコンタクトを同一マスク工程で、また、接地線及
びビット線においても同一マスク工程で配置するため、
セルサイズは同程度でマスク数を２回減らすことができ
る。したがって、歩留まり、製造コストを改善すること
ができるからである。また、ビット線ＢＬ１、ＢＬ２及
び接地線ＶSSの配線には金属材料を用いて形成する。こ
のため、接地線ＶSSの抵抗がシリサイド膜またはポリサ
イド膜によって形成する場合に比べて大幅に低減するこ
とができるからである。
【図１】本発明の第１の実施例に係るスプリットワード
線型ＳＲＡＭのセルレイアウト図である。
線型ＳＲＡＭのセルレイアウト図である。
【図２】本発明の第１の実施例に係るスプリットワード
線型ＳＲＡＭのセルレイアウト図である。
線型ＳＲＡＭのセルレイアウト図である。
【図３】本発明の第１の実施例に係るスプリットワード
線型ＳＲＡＭのセルレイアウト図である。
線型ＳＲＡＭのセルレイアウト図である。
【図４】本発明の第１の実施例に係るスプリットワード
線型ＳＲＡＭのセルレイアウト図である。
線型ＳＲＡＭのセルレイアウト図である。
【図５】本発明の第１の実施例に係るスプリットワード
線型ＳＲＡＭのセルレイアウト図である。
線型ＳＲＡＭのセルレイアウト図である。
【図６】本発明の実施例に係るＳＲＡＭセルを説明する
ための回路図である。
ための回路図である。
【図７】本発明の第２の実施例に係るスプリットワード
線型ＳＲＡＭのセルレイアウト図である。
線型ＳＲＡＭのセルレイアウト図である。
【図８】本発明の第３の実施例に係るスプリットワード
線型ＳＲＡＭのセルレイアウト図である。
線型ＳＲＡＭのセルレイアウト図である。
【図９】本発明の第４の実施例に係るスプリットワード
線型ＳＲＡＭのセルレイアウト図である。
線型ＳＲＡＭのセルレイアウト図である。
【図１０】本発明の第５の実施例に係るスプリットワー
ド線型ＳＲＡＭのセルレイアウト図である。
ド線型ＳＲＡＭのセルレイアウト図である。
【図１１】本発明の第６の実施例に係るスプリットワー
ド線型ＳＲＡＭのセルレイアウト図である。
ド線型ＳＲＡＭのセルレイアウト図である。
【図１２】本発明の第７の実施例に係るスプリットワー
ド線型ＳＲＡＭのセルレイアウト図である。
ド線型ＳＲＡＭのセルレイアウト図である。
【図１３】第１の従来例に係るスプリットワード線型Ｓ
ＲＡＭのセルレイアウト図である。
ＲＡＭのセルレイアウト図である。
【図１４】第２の従来例に係るスプリットワード線型Ｓ
ＲＡＭのセルレイアウト図である。
ＲＡＭのセルレイアウト図である。
Ｄ１、Ｄ２ 記憶ノード拡散層 ＷＬ１、ＷＬ２ ワード線 ＢＬ１、ＢＬ２ ビット線 ＶSS 接地線 ＶCC 電源線 Ｔｄ１、Ｔｄ２ ドライバトランジスタ Ｔａ１、Ｔａ２ トランスファトランジスタ Ｒ１、Ｒ２ 負荷素子 ＧＣ１、ＧＣ２ グランドコンタクト ＳＣ１、ＳＣ２ シェアドコンタクト ＢＣ１、ＢＣ２ ビットコンタクト Ｎ１、Ｎ２ 突き出し記憶ノード拡散層
Claims (4)
- 【請求項１】 ドライバトランジスタ、トランスファト
ランジスタおよび負荷素子を有するメモリセルを有する
半導体装置において、前記ドライバトランジスタのチャ
ネル方向が前記トランスファトランジスタのチャネル方
向に対して斜めに配置され、前記ドライバトランジスタ
および前記トランスファトランジスタのゲート電極はソ
ース領域及びドレイン領域に対して垂直に配置されてい
ることを特徴とする半導体装置。 - 【請求項２】 記憶ノード拡散層のパターンが前記トラ
ンスファトランジスタのチャネル方向と前記トランスフ
ァトランジスタのチャネル方向とは他方向との両方向に
延在することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ドライバトランジスタのゲートは、
相対する記憶ノード拡散層と重なる部分でビット線と同
一方向に角度を変えて配置されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記負荷素子を電源線と平行方向に配置
することを特徴とする請求項１記載の半導体装置。
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