JPH0897298A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0897298A JPH0897298A JP6233465A JP23346594A JPH0897298A JP H0897298 A JPH0897298 A JP H0897298A JP 6233465 A JP6233465 A JP 6233465A JP 23346594 A JP23346594 A JP 23346594A JP H0897298 A JPH0897298 A JP H0897298A
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Abstract
(57)【要約】
【目的】 メモリセルのワード線方向の幅を縮小する。
【構成】 電源ラインとなる第１のアルミニウム配線４
４と接地ラインとなる第４のアルミニウム配線５１とを
ワード線方向に配置する。これらの第１及び第４のアル
ミニウム配線４４、５１の間に負荷トランジスタＰ１、
Ｐ２と駆動トランジスタＮ１、Ｎ２とを配置する。負荷
トランジスタＰ１、Ｐ２は電源ラインと直交する方向に
配置され、駆動トランジスタＮ１、Ｎ２は接地ラインに
約４５°傾く方向に配置される。ビット線ＢＬ１、ＢＬ
２となる第５及び第６のアルミニウム配線５４、５５が
電源ライン及び接地ラインと直交する方向に配置され
る。選択トランジスタＳ１、Ｓ２は、接地ラインの外側
に接地ラインと直交する方向に配置される。
４と接地ラインとなる第４のアルミニウム配線５１とを
ワード線方向に配置する。これらの第１及び第４のアル
ミニウム配線４４、５１の間に負荷トランジスタＰ１、
Ｐ２と駆動トランジスタＮ１、Ｎ２とを配置する。負荷
トランジスタＰ１、Ｐ２は電源ラインと直交する方向に
配置され、駆動トランジスタＮ１、Ｎ２は接地ラインに
約４５°傾く方向に配置される。ビット線ＢＬ１、ＢＬ
２となる第５及び第６のアルミニウム配線５４、５５が
電源ライン及び接地ラインと直交する方向に配置され
る。選択トランジスタＳ１、Ｓ２は、接地ラインの外側
に接地ラインと直交する方向に配置される。
Description
【０００１】
【産業上の利用分野】本発明は、スタティック型の半導
体メモリ装置に関し、特に、メモリセルのサイズを縮小
するためのパターン配置に関する。
体メモリ装置に関し、特に、メモリセルのサイズを縮小
するためのパターン配置に関する。
【０００２】
【従来の技術】半導体メモリの１つであるスタティック
ＲＡＭ（ＳＲＡＭ）は、フリップフロップの論理状態を
「１」あるいは「０」に対応させてデータを記憶する。
フリップフロップを構成するインバータの方式によって
Ｅ／Ｄ方式、高抵抗負荷方式及びＣＭＯＳ方式に分類さ
れるが、現在では、消費電力の少ないＣＭＯＳ方式が主
流となっている。ＣＭＯＳ方式のＳＲＡＭの場合、Ｎチ
ャンネル型のＭＯＳトランジスタを形成する領域とＰチ
ャンネル型のＭＯＳトランジスタを形成する領域とを分
離する必要があり、メモリセルサイズが大きくなるとい
う問題を有している。
ＲＡＭ（ＳＲＡＭ）は、フリップフロップの論理状態を
「１」あるいは「０」に対応させてデータを記憶する。
フリップフロップを構成するインバータの方式によって
Ｅ／Ｄ方式、高抵抗負荷方式及びＣＭＯＳ方式に分類さ
れるが、現在では、消費電力の少ないＣＭＯＳ方式が主
流となっている。ＣＭＯＳ方式のＳＲＡＭの場合、Ｎチ
ャンネル型のＭＯＳトランジスタを形成する領域とＰチ
ャンネル型のＭＯＳトランジスタを形成する領域とを分
離する必要があり、メモリセルサイズが大きくなるとい
う問題を有している。
【０００３】図３は、ＣＭＯＳ方式のＳＲＡＭのメモリ
セルの回路図である。Ｐチャンネル型のＭＯＳトランジ
スタＰ１、Ｐ２とＮチャンネル型のＭＯＳトランジスタ
Ｎ１、Ｎ２とが電源接地間にそれぞれ直列に接続されて
一対のＣＭＯＳインバータＩ１、Ｉ２が形成される。こ
れらのインバータＩ１、Ｉ２は、互いの出力と入力とが
クロスカップリングされ、それぞれの出力が選択トラン
ジスタＳ１、Ｓ２に接続される。各選択トランジスタＳ
１、Ｓ２は、各インバータＩ１、Ｉ２と一対のビット線
ＢＬ１、ＢＬ２との間に接続され、各ゲートが共通のワ
ード線ＷＬに接続される。これらの６つのＭＯＳトラン
ジスタによって１つのメモリセルが構成され、１ビット
のデータを一対のインバータＩ１、Ｉ２の２種類の論理
状態と対応付けることにより記憶できるようになる。
セルの回路図である。Ｐチャンネル型のＭＯＳトランジ
スタＰ１、Ｐ２とＮチャンネル型のＭＯＳトランジスタ
Ｎ１、Ｎ２とが電源接地間にそれぞれ直列に接続されて
一対のＣＭＯＳインバータＩ１、Ｉ２が形成される。こ
れらのインバータＩ１、Ｉ２は、互いの出力と入力とが
クロスカップリングされ、それぞれの出力が選択トラン
ジスタＳ１、Ｓ２に接続される。各選択トランジスタＳ
１、Ｓ２は、各インバータＩ１、Ｉ２と一対のビット線
ＢＬ１、ＢＬ２との間に接続され、各ゲートが共通のワ
ード線ＷＬに接続される。これらの６つのＭＯＳトラン
ジスタによって１つのメモリセルが構成され、１ビット
のデータを一対のインバータＩ１、Ｉ２の２種類の論理
状態と対応付けることにより記憶できるようになる。
【０００４】図４は、半導体基板上に形成したＳＲＡＭ
のメモリセルの構造を示す平面図である。半導体基板
は、Ｎ型の導電型を成し、表面領域の一部にＰ型の不純
物が拡散されてＰ−Ｗｅｌｌ領域が形成されている。第
１及び第２のＰ型拡散層１、２は、互いに一定の距離を
隔てて半導体基板のＮ型の領域に形成される。第１のゲ
ート電極３は、第１及び第２のＰ型拡散層１、２の間に
ゲート絶縁膜を介して配置され、第１のＰ型拡散層１を
ソースとし、第２のＰ型拡散層２をドレインとするＰチ
ャンネル型の負荷トランジスタＰ１、Ｐ２を形成する。
第１及び第２のＮ型拡散層４、５は、互いに一定の距離
を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に第１及び第
２のＰ型拡散層１、２と平行に形成される。第２のゲー
ト電極６は、第１及び第２のＮ型拡散層４、５の間にゲ
ート絶縁膜を介して配置され、第１のＮ型拡散層４をド
レインとし、第２のＮ型拡散層５をソースとするＮチャ
ンネル型の駆動トランジスタＮ１、Ｎ２を形成する。第
３のＮ型拡散層７は、第１のＮ型拡散層４から一定の距
離を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に形成され
る。第３のゲート電極８は、第１及び第３のＮ型拡散層
４、７の間にゲート絶縁膜を介して配置され、第１のＮ
型拡散層４をドレインとし、第３のＮ型拡散層７をソー
スとするＮチャンネル型の選択トランジスタＳ１、Ｓ２
を形成する。尚、第１及び第２のＰ型拡散層１、２と、
第１乃至第３のＮ型拡散層４〜６が形成される領域以外
の半導体基板の表面は、素子分離のための厚い絶縁膜に
被われている。
のメモリセルの構造を示す平面図である。半導体基板
は、Ｎ型の導電型を成し、表面領域の一部にＰ型の不純
物が拡散されてＰ−Ｗｅｌｌ領域が形成されている。第
１及び第２のＰ型拡散層１、２は、互いに一定の距離を
隔てて半導体基板のＮ型の領域に形成される。第１のゲ
ート電極３は、第１及び第２のＰ型拡散層１、２の間に
ゲート絶縁膜を介して配置され、第１のＰ型拡散層１を
ソースとし、第２のＰ型拡散層２をドレインとするＰチ
ャンネル型の負荷トランジスタＰ１、Ｐ２を形成する。
第１及び第２のＮ型拡散層４、５は、互いに一定の距離
を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に第１及び第
２のＰ型拡散層１、２と平行に形成される。第２のゲー
ト電極６は、第１及び第２のＮ型拡散層４、５の間にゲ
ート絶縁膜を介して配置され、第１のＮ型拡散層４をド
レインとし、第２のＮ型拡散層５をソースとするＮチャ
ンネル型の駆動トランジスタＮ１、Ｎ２を形成する。第
３のＮ型拡散層７は、第１のＮ型拡散層４から一定の距
離を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に形成され
る。第３のゲート電極８は、第１及び第３のＮ型拡散層
４、７の間にゲート絶縁膜を介して配置され、第１のＮ
型拡散層４をドレインとし、第３のＮ型拡散層７をソー
スとするＮチャンネル型の選択トランジスタＳ１、Ｓ２
を形成する。尚、第１及び第２のＰ型拡散層１、２と、
第１乃至第３のＮ型拡散層４〜６が形成される領域以外
の半導体基板の表面は、素子分離のための厚い絶縁膜に
被われている。
【０００５】負荷トランジスタＰ１、Ｐ２、駆動トラン
ジスタＮ１、Ｎ２及び選択トランジスタＳ１、Ｓ２は、
それぞれが向かい合ってほぼ対称に配置される。第１及
び第２のゲート電極３、６は、共通に設けられ、この共
通部分がそれぞれ向かい合う側の第１及び第２のゲート
電極３、６の付近まで延長されて後述する第２の配線１
２が接続される接続部９が形成される。また、第３のゲ
ート電極８は、各選択トランジスタＳ１、Ｓ２で共通に
形成される。この共通に形成される第３のゲート電極６
がワード線ＷＬとなる。
ジスタＮ１、Ｎ２及び選択トランジスタＳ１、Ｓ２は、
それぞれが向かい合ってほぼ対称に配置される。第１及
び第２のゲート電極３、６は、共通に設けられ、この共
通部分がそれぞれ向かい合う側の第１及び第２のゲート
電極３、６の付近まで延長されて後述する第２の配線１
２が接続される接続部９が形成される。また、第３のゲ
ート電極８は、各選択トランジスタＳ１、Ｓ２で共通に
形成される。この共通に形成される第３のゲート電極６
がワード線ＷＬとなる。
【０００６】第１のアルミニウム配線１０は、電源ライ
ンを成し、第３のゲート電極８と平行に第１のＰ型拡散
層１上を横切るように配置されてコンタクトホール１１
を通して第１のＰ型拡散層１に接続される。第２のアル
ミニウム配線１２は、第２のＰ型拡散層２と第１のＮ型
拡散層４との間に跨って配置され、各拡散層２、４上に
設けられるコンタクトホール１３、１４を通して第２の
Ｐ型拡散層２及び第１のＮ型拡散層４に接続される。同
時に、コンタクトホール１５を通して第１及び第２のゲ
ート電極３、６に連続する接続部９に接続される。第３
のアルミニウム配線１６は、接地ラインを成し、第１の
アルミニウム配線１０及び第３のゲート電極８と交差し
て第２のＮ型拡散層５上に配置されてコンタクトホール
１７を通して第２のＮ型拡散層５に接続される。そし
て、第４のアルミニウム配線１８は、第３のアルミニウ
ム配線１６と平行に第３のＮ型拡散層７上に配置され、
コンタクトホール１９を通して第３のＮ型拡散層７に接
続される。この２本の第４のアルミニウム配線１８が一
対のビット線ＢＬ１、ＢＬ２となる。
ンを成し、第３のゲート電極８と平行に第１のＰ型拡散
層１上を横切るように配置されてコンタクトホール１１
を通して第１のＰ型拡散層１に接続される。第２のアル
ミニウム配線１２は、第２のＰ型拡散層２と第１のＮ型
拡散層４との間に跨って配置され、各拡散層２、４上に
設けられるコンタクトホール１３、１４を通して第２の
Ｐ型拡散層２及び第１のＮ型拡散層４に接続される。同
時に、コンタクトホール１５を通して第１及び第２のゲ
ート電極３、６に連続する接続部９に接続される。第３
のアルミニウム配線１６は、接地ラインを成し、第１の
アルミニウム配線１０及び第３のゲート電極８と交差し
て第２のＮ型拡散層５上に配置されてコンタクトホール
１７を通して第２のＮ型拡散層５に接続される。そし
て、第４のアルミニウム配線１８は、第３のアルミニウ
ム配線１６と平行に第３のＮ型拡散層７上に配置され、
コンタクトホール１９を通して第３のＮ型拡散層７に接
続される。この２本の第４のアルミニウム配線１８が一
対のビット線ＢＬ１、ＢＬ２となる。
【０００７】以上の第１乃至第３のゲート電極１、６、
８は１層の多結晶シリコンにより形成される。また、第
１乃至第４のアルミニウム配線１０、１２、１６、１８
は第１及び第３のゲート電極１、６、８上に２層に形成
される。
８は１層の多結晶シリコンにより形成される。また、第
１乃至第４のアルミニウム配線１０、１２、１６、１８
は第１及び第３のゲート電極１、６、８上に２層に形成
される。
【０００８】
【発明が解決しようとする課題】以上のようなＳＲＡＭ
のメモリセルにおいては、２つの負荷トランジスタＰ
１、Ｐ２及び２つの駆動トランジスタＮ１、Ｎ２がそれ
ぞれワード線ＷＬの延在する方向に縦に並んで配置され
る。また、１つのメモリセルに対し、接地線となる第３
のアルミニウム配線１６とビット線となる第４のアルミ
ニウム配線１８とが合計で４本配置される。（実質的に
は、隣り合うメモリセルで接地線が共通となるため３本
である。）このため、メモリセルのワード線方向の幅を
狭くすることが困難となっている。特に、１本のワード
線ＷＬに複数のメモリセルが対応付けられる半導体メモ
リ装置においては、メモリ容量を増大させる際にはメモ
リセルのワード線方向の幅を縮小することが課題とな
る。従って、メモリセルのサイズを十分に縮小すること
ができず、メモリ容量を増大する際の障害となってい
る。
のメモリセルにおいては、２つの負荷トランジスタＰ
１、Ｐ２及び２つの駆動トランジスタＮ１、Ｎ２がそれ
ぞれワード線ＷＬの延在する方向に縦に並んで配置され
る。また、１つのメモリセルに対し、接地線となる第３
のアルミニウム配線１６とビット線となる第４のアルミ
ニウム配線１８とが合計で４本配置される。（実質的に
は、隣り合うメモリセルで接地線が共通となるため３本
である。）このため、メモリセルのワード線方向の幅を
狭くすることが困難となっている。特に、１本のワード
線ＷＬに複数のメモリセルが対応付けられる半導体メモ
リ装置においては、メモリ容量を増大させる際にはメモ
リセルのワード線方向の幅を縮小することが課題とな
る。従って、メモリセルのサイズを十分に縮小すること
ができず、メモリ容量を増大する際の障害となってい
る。
【０００９】そこで本発明は、メモリセルのワード線方
向の幅を縮小し、メモリ容量を増大し易くすることを目
的とする。
向の幅を縮小し、メモリ容量を増大し易くすることを目
的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、半導体基板と、この半導体基板上に互いに独立し
て配置され、それぞれ異なる電位が与えられる第１及び
第２の電力ラインと、上記第１の電力ラインに対して並
列に配置される第１及び第２の負荷トランジスタと、上
記第２の電力ラインに対して並列に配置される第１及び
第２の駆動トランジスタと、上記半導体基板上に互いに
平行に配置される一対のビット線と、上記一対のビット
線にそれぞれ接続される第１及び第２の選択トランジス
タと、上記第１の負荷トランジスタ及び上記第１の駆動
トランジスタのゲートを上記第２の負荷トランジスタ、
上記第２の駆動トランジスタ及び上記第１の選択トラン
ジスタのドレインに接続する第１の接続手段と、上記第
２の負荷トランジスタ及び上記第２の駆動トランジスタ
のゲートを上記第１の負荷トランジスタ、上記第１の駆
動トランジスタ及び上記第２の選択トランジスタのドレ
インに接続する第２の接続手段と、を備え、上記第１及
び第２の電力ラインを上記第１及び第２の負荷トランジ
スタと上記第１及び第２の駆動トランジスタとを挟んで
平行に配置し、上記一対のビット線を上記第１及び第２
の電力ラインに交差して配置することにある。
解決するために成されたもので、第１の特徴とするとこ
ろは、半導体基板と、この半導体基板上に互いに独立し
て配置され、それぞれ異なる電位が与えられる第１及び
第２の電力ラインと、上記第１の電力ラインに対して並
列に配置される第１及び第２の負荷トランジスタと、上
記第２の電力ラインに対して並列に配置される第１及び
第２の駆動トランジスタと、上記半導体基板上に互いに
平行に配置される一対のビット線と、上記一対のビット
線にそれぞれ接続される第１及び第２の選択トランジス
タと、上記第１の負荷トランジスタ及び上記第１の駆動
トランジスタのゲートを上記第２の負荷トランジスタ、
上記第２の駆動トランジスタ及び上記第１の選択トラン
ジスタのドレインに接続する第１の接続手段と、上記第
２の負荷トランジスタ及び上記第２の駆動トランジスタ
のゲートを上記第１の負荷トランジスタ、上記第１の駆
動トランジスタ及び上記第２の選択トランジスタのドレ
インに接続する第２の接続手段と、を備え、上記第１及
び第２の電力ラインを上記第１及び第２の負荷トランジ
スタと上記第１及び第２の駆動トランジスタとを挟んで
平行に配置し、上記一対のビット線を上記第１及び第２
の電力ラインに交差して配置することにある。
【００１１】第２の特徴とするところは、上記第１及び
第２の電力ラインを上記第１及び第２の負荷トランジス
タと上記第１及び第２の駆動トランジスタとを挟んで平
行に配置し、上記第１及び第２の負荷トランジスタまた
は第１及び第２の駆動トランジスタを上記第１及び第１
の電力ラインの延在する方向に対して垂直に交わる方向
に配置することにある。
第２の電力ラインを上記第１及び第２の負荷トランジス
タと上記第１及び第２の駆動トランジスタとを挟んで平
行に配置し、上記第１及び第２の負荷トランジスタまた
は第１及び第２の駆動トランジスタを上記第１及び第１
の電力ラインの延在する方向に対して垂直に交わる方向
に配置することにある。
【００１２】第３の特徴とするところは、上記第１及び
第２の電力ラインを上記第１及び第２の負荷トランジス
タと上記第１及び第２の駆動トランジスタとを挟んで平
行に配置し、上記第１及び第２の負荷トランジスタまた
は上記第１及び第２の駆動トランジスタを上記第１及び
第２の電力ラインの延在する方向に対して鋭角に交わる
方向に配置することにある。
第２の電力ラインを上記第１及び第２の負荷トランジス
タと上記第１及び第２の駆動トランジスタとを挟んで平
行に配置し、上記第１及び第２の負荷トランジスタまた
は上記第１及び第２の駆動トランジスタを上記第１及び
第２の電力ラインの延在する方向に対して鋭角に交わる
方向に配置することにある。
【００１３】
【作用】本発明の第１の特徴によれば、第１及び第２の
電力ラインを第１及び第２の負荷トランジスタと第１及
び第２の駆動トランジスタとを挟んで配置したことで、
１つのメモリセルに対し、ワード線と交差する方向には
２本のビット線のみ配置すればよくなる。従って、メモ
リセルのワード線方向の幅を縮小することができる。
電力ラインを第１及び第２の負荷トランジスタと第１及
び第２の駆動トランジスタとを挟んで配置したことで、
１つのメモリセルに対し、ワード線と交差する方向には
２本のビット線のみ配置すればよくなる。従って、メモ
リセルのワード線方向の幅を縮小することができる。
【００１４】第２の特徴によれば、第１及び第２の負荷
トランジスタを第１の電力ラインに直交する方向に配置
したことで、第１の電力ラインの延在する方向に２つの
負荷トランジスタが縦に並んで配置されることがなくな
る。このため、第１の電力ラインと平行に配置されるワ
ード線方向のメモリセルの幅を縮小することができる。
トランジスタを第１の電力ラインに直交する方向に配置
したことで、第１の電力ラインの延在する方向に２つの
負荷トランジスタが縦に並んで配置されることがなくな
る。このため、第１の電力ラインと平行に配置されるワ
ード線方向のメモリセルの幅を縮小することができる。
【００１５】第３の特徴によれば、第１及び第２の駆動
トランジスタを第２の電力ラインに対して鋭角に交わる
方向に配置したことで、第２の電力ラインの延在する方
向に２つの駆動トランジスタが縦に並んで配置されるこ
とがなくなると共に、第２の電力ライン側に駆動トラン
ジスタがはみ出すことがなくなる。このため、第２の電
力ラインと平行に配置されるワード線方向のメモリセル
の幅を縮小することができると同時に、第１及び第２の
電力ラインの間隔が広くなるのを抑圧することができ
る。
トランジスタを第２の電力ラインに対して鋭角に交わる
方向に配置したことで、第２の電力ラインの延在する方
向に２つの駆動トランジスタが縦に並んで配置されるこ
とがなくなると共に、第２の電力ライン側に駆動トラン
ジスタがはみ出すことがなくなる。このため、第２の電
力ラインと平行に配置されるワード線方向のメモリセル
の幅を縮小することができると同時に、第１及び第２の
電力ラインの間隔が広くなるのを抑圧することができ
る。
【００１６】
【実施例】図１は、本発明の半導体装置の構造を示す平
面図である。この図においては、図３と同一のＳＲＡＭ
のメモリセルを示している。半導体基板２０は、Ｎ型の
導電型を成し、表面領域の一部にＰ型の不純物が拡散さ
れてＰ−Ｗｅｌｌ領域２１が形成されている。第１のＰ
型拡散層２２は、Ｐ−Ｗｅｌｌ領域２１の端部と平行な
方向に延在して半導体基板２０のＮ型領域内に形成され
る。第２及び第３のＰ型拡散層２３、２４は、第１のＰ
型拡散層２２から一定の距離を隔てて第１のＰ型拡散層
２２のＰ−Ｗｅｌｌ領域２１側に形成される。第１のゲ
ート電極２５は、第１及び第２のＰ型拡散層２２、２３
の間に絶縁膜を介して配置され、第１のＰ型拡散層２２
をソースとし、第２のＰ型拡散層２３をドレインとする
Ｐチャンネル型の負荷トランジスタＰ１を形成する。第
２のゲート電極２６は、第１のゲート電極２５と同様
に、第１及び第３のＰ型拡散層２２、２４の間に絶縁膜
を介して配置され、第１のＰ型拡散層２２をソースと
し、第３のＰ型拡散層２４をドレインとするＰチャンネ
ル型の負荷トランジスタＰ２を形成する。第１及び第２
のＮ型拡散層２７、２８は、互いに一定の距離を隔てて
Ｐ−Ｗｅｌｌ領域２１内に、第１及び第２のＰ型拡散層
２２、２３の配置方向に対して約４５°傾いた方向に配
置される。第３のゲート電極２９は、第１及び第２のＮ
型拡散層２７、２８の間に絶縁膜を介して配置され、第
１のＮ型拡散層２７をドレインとし、第２のＮ型拡散層
２８をソースとするＮチャンネル型の駆動トランジスタ
Ｎ１を形成する。第３及び第４のＮ型拡散層３０、３１
は、互いに一定の距離を隔ててＰ−Ｗｅｌｌ領域２１内
に、第１及び第２のＮ型拡散層２７、２８と平行に配置
される。第４のゲート電極３２は、第３及び第４のＮ型
拡散層３０、３１の間に絶縁膜を介して配置され、第３
のＮ型拡散層３０をドレインとし、第４のＮ型拡散層３
１をソースとするＮチャンネル型の駆動トランジスタＮ
２を形成する。第５のＮ型拡散層３３は、第１のＮ型拡
散層２７から一定の距離を隔ててＰ−Ｗｅｌｌ領域２１
内に形成される。第６及び第７のＮ型拡散層３４、３５
は、互いに一定の距離を隔てて、第１及び第５のＮ型拡
散層２７、３３と並列にＰ−Ｗｅｌｌ領域２１内に形成
される。第５のゲート電極３６は、第１及び第５のＮ型
拡散層２７、３３の間と第６及び第７のＮ型拡散層３
４、３５の間とに絶縁膜を介して配置され、第１及び第
６のＮ型拡散層２７、３４をドレインとし、第５の及び
第７のＮ型拡散層３３、３５をソースとするＮチャンネ
ル型の選択トランジスタＳ１、Ｓ２を形成する。
面図である。この図においては、図３と同一のＳＲＡＭ
のメモリセルを示している。半導体基板２０は、Ｎ型の
導電型を成し、表面領域の一部にＰ型の不純物が拡散さ
れてＰ−Ｗｅｌｌ領域２１が形成されている。第１のＰ
型拡散層２２は、Ｐ−Ｗｅｌｌ領域２１の端部と平行な
方向に延在して半導体基板２０のＮ型領域内に形成され
る。第２及び第３のＰ型拡散層２３、２４は、第１のＰ
型拡散層２２から一定の距離を隔てて第１のＰ型拡散層
２２のＰ−Ｗｅｌｌ領域２１側に形成される。第１のゲ
ート電極２５は、第１及び第２のＰ型拡散層２２、２３
の間に絶縁膜を介して配置され、第１のＰ型拡散層２２
をソースとし、第２のＰ型拡散層２３をドレインとする
Ｐチャンネル型の負荷トランジスタＰ１を形成する。第
２のゲート電極２６は、第１のゲート電極２５と同様
に、第１及び第３のＰ型拡散層２２、２４の間に絶縁膜
を介して配置され、第１のＰ型拡散層２２をソースと
し、第３のＰ型拡散層２４をドレインとするＰチャンネ
ル型の負荷トランジスタＰ２を形成する。第１及び第２
のＮ型拡散層２７、２８は、互いに一定の距離を隔てて
Ｐ−Ｗｅｌｌ領域２１内に、第１及び第２のＰ型拡散層
２２、２３の配置方向に対して約４５°傾いた方向に配
置される。第３のゲート電極２９は、第１及び第２のＮ
型拡散層２７、２８の間に絶縁膜を介して配置され、第
１のＮ型拡散層２７をドレインとし、第２のＮ型拡散層
２８をソースとするＮチャンネル型の駆動トランジスタ
Ｎ１を形成する。第３及び第４のＮ型拡散層３０、３１
は、互いに一定の距離を隔ててＰ−Ｗｅｌｌ領域２１内
に、第１及び第２のＮ型拡散層２７、２８と平行に配置
される。第４のゲート電極３２は、第３及び第４のＮ型
拡散層３０、３１の間に絶縁膜を介して配置され、第３
のＮ型拡散層３０をドレインとし、第４のＮ型拡散層３
１をソースとするＮチャンネル型の駆動トランジスタＮ
２を形成する。第５のＮ型拡散層３３は、第１のＮ型拡
散層２７から一定の距離を隔ててＰ−Ｗｅｌｌ領域２１
内に形成される。第６及び第７のＮ型拡散層３４、３５
は、互いに一定の距離を隔てて、第１及び第５のＮ型拡
散層２７、３３と並列にＰ−Ｗｅｌｌ領域２１内に形成
される。第５のゲート電極３６は、第１及び第５のＮ型
拡散層２７、３３の間と第６及び第７のＮ型拡散層３
４、３５の間とに絶縁膜を介して配置され、第１及び第
６のＮ型拡散層２７、３４をドレインとし、第５の及び
第７のＮ型拡散層３３、３５をソースとするＮチャンネ
ル型の選択トランジスタＳ１、Ｓ２を形成する。
【００１７】第１及び第３のゲート電極２５、２９は、
共通に設けられ、この共通部分が第３のＮ型拡散層３０
上で幅広く形成されて第１の接続部３７を成している。
この第１の接続部３７と第３のＮ型拡散層３０との間の
絶縁膜には、第１の開口部３８が形成され、この第１の
開口部３８を通して第１の接続部３７が第３のＮ型拡散
層３０に接続されて、所謂埋め込みコンタクトを形成す
る。これにより、負荷トランジスタＰ１及び駆動トラン
ジスタＮ１のゲートが駆動トランジスタＮ２のドレイン
に接続される。また、第３のゲート電極２９の一端は、
第６のＮ型拡散層３４上まで延長され、この第６のＮ型
拡散層３４上で幅広く形成されて第２の接続部３９を成
している。この第２の接続部３９と第６のＮ型拡散層３
４との間の絶縁膜には、第２の開口部４０が形成され、
この第２の開口部４０を通して第２の接続部３９が第６
のＮ型拡散層３４に接続されて、第１の接続部３７と同
様に、埋め込みコンタクトを形成する。これにより、駆
動トランジスタＮ１のゲートが選択トランジスタＳ２の
ドレインに接続される。第２及び第４のゲート電極２
６、３２は、共通に設けられ、この共通部分が第２のＰ
型拡散層２３に隣接する部分で広く形成されて後述する
第２の配線４５が接続される第３の接続部４１を成して
いる。また、第４のゲート電極３２の一端は、第１のＮ
型拡散層２７上まで延長され、この第１のＮ型拡散層２
７上で幅広く形成されて第４の接続部４２を成してい
る。この第４の接続部４２と第１のＮ型拡散層２７との
間の絶縁膜には、第３の開口部４３が形成され、この第
３の開口部４３を通して第３の接続部４２が第１のＮ型
拡散層２７に接続されて、第１の接続部３７と同様に、
埋め込みコンタクトを形成する。これにより、駆動トラ
ンジスタＮ２のゲートが、駆動トランジスタＮ１及び選
択トランジスタＳ１のドレインに接続される。ところ
で、第５のゲート電極３６は、各選択トランジスタＳ
１、Ｓ２で共通に形成されてワード線ＷＬとなる。
共通に設けられ、この共通部分が第３のＮ型拡散層３０
上で幅広く形成されて第１の接続部３７を成している。
この第１の接続部３７と第３のＮ型拡散層３０との間の
絶縁膜には、第１の開口部３８が形成され、この第１の
開口部３８を通して第１の接続部３７が第３のＮ型拡散
層３０に接続されて、所謂埋め込みコンタクトを形成す
る。これにより、負荷トランジスタＰ１及び駆動トラン
ジスタＮ１のゲートが駆動トランジスタＮ２のドレイン
に接続される。また、第３のゲート電極２９の一端は、
第６のＮ型拡散層３４上まで延長され、この第６のＮ型
拡散層３４上で幅広く形成されて第２の接続部３９を成
している。この第２の接続部３９と第６のＮ型拡散層３
４との間の絶縁膜には、第２の開口部４０が形成され、
この第２の開口部４０を通して第２の接続部３９が第６
のＮ型拡散層３４に接続されて、第１の接続部３７と同
様に、埋め込みコンタクトを形成する。これにより、駆
動トランジスタＮ１のゲートが選択トランジスタＳ２の
ドレインに接続される。第２及び第４のゲート電極２
６、３２は、共通に設けられ、この共通部分が第２のＰ
型拡散層２３に隣接する部分で広く形成されて後述する
第２の配線４５が接続される第３の接続部４１を成して
いる。また、第４のゲート電極３２の一端は、第１のＮ
型拡散層２７上まで延長され、この第１のＮ型拡散層２
７上で幅広く形成されて第４の接続部４２を成してい
る。この第４の接続部４２と第１のＮ型拡散層２７との
間の絶縁膜には、第３の開口部４３が形成され、この第
３の開口部４３を通して第３の接続部４２が第１のＮ型
拡散層２７に接続されて、第１の接続部３７と同様に、
埋め込みコンタクトを形成する。これにより、駆動トラ
ンジスタＮ２のゲートが、駆動トランジスタＮ１及び選
択トランジスタＳ１のドレインに接続される。ところ
で、第５のゲート電極３６は、各選択トランジスタＳ
１、Ｓ２で共通に形成されてワード線ＷＬとなる。
【００１８】第１のアルミニウム配線４４は、電源ライ
ンを成し、第１のＮ型拡散層２２と重なるように配置さ
れて第１のＮ型拡散層２２に接続される。第２のアルミ
ニウム配線４５は、第２のＰ型拡散層２３と第２及び第
３のゲート電極２６、３２につながる第３の接続部４１
との間に跨るように配置され、コンタクトホール４６及
び４７を通して第２のＰ型拡散層２３及び第３の接続部
４１にそれぞれ接続される。これにより、負荷トランジ
スタＰ１のドレインが負荷トランジスタＰ２及び駆動ト
ランジスタＮ２のゲートに接続される。第３のアルミニ
ウム配線４８は、第３のＰ型拡散層２４と第１及び第３
のゲート電極２５、２９につながる第１の接続部３７と
の間に跨るように配置され、コンタクトホール４９、５
０を通して第３のＰ型拡散層２４及び第１の接続部３７
にそれぞれ接続される。これにより、負荷トランジスタ
Ｐ２のドレインが負荷トランジスタＰ１及び駆動トラン
ジスタＮ１のゲートに接続される。第４のアルミニウム
配線５１は、接地ラインを成し、第５のゲート電極３６
と並列に第２及び第４のＮ型拡散層２８、３１上を横切
るように配置されてコンタクトホール５２、５３を通し
て第２及び第４のＮ型拡散層２８、３１にそれぞれ接続
される。そして、第５及び第６のアルミニウム配線５
４、５５は、第１及び第４の配線４４、５１と交差して
第５及び第７のＮ型拡散層３３、３５上に配置され、コ
ンタクトホール５６、５７を通して第５及び第７のＮ型
拡散層３３、３５にそれぞれ接続される。この第５及び
第６の配線５４、５５が一対のビット線ＢＬ１、ＢＬ２
となる。
ンを成し、第１のＮ型拡散層２２と重なるように配置さ
れて第１のＮ型拡散層２２に接続される。第２のアルミ
ニウム配線４５は、第２のＰ型拡散層２３と第２及び第
３のゲート電極２６、３２につながる第３の接続部４１
との間に跨るように配置され、コンタクトホール４６及
び４７を通して第２のＰ型拡散層２３及び第３の接続部
４１にそれぞれ接続される。これにより、負荷トランジ
スタＰ１のドレインが負荷トランジスタＰ２及び駆動ト
ランジスタＮ２のゲートに接続される。第３のアルミニ
ウム配線４８は、第３のＰ型拡散層２４と第１及び第３
のゲート電極２５、２９につながる第１の接続部３７と
の間に跨るように配置され、コンタクトホール４９、５
０を通して第３のＰ型拡散層２４及び第１の接続部３７
にそれぞれ接続される。これにより、負荷トランジスタ
Ｐ２のドレインが負荷トランジスタＰ１及び駆動トラン
ジスタＮ１のゲートに接続される。第４のアルミニウム
配線５１は、接地ラインを成し、第５のゲート電極３６
と並列に第２及び第４のＮ型拡散層２８、３１上を横切
るように配置されてコンタクトホール５２、５３を通し
て第２及び第４のＮ型拡散層２８、３１にそれぞれ接続
される。そして、第５及び第６のアルミニウム配線５
４、５５は、第１及び第４の配線４４、５１と交差して
第５及び第７のＮ型拡散層３３、３５上に配置され、コ
ンタクトホール５６、５７を通して第５及び第７のＮ型
拡散層３３、３５にそれぞれ接続される。この第５及び
第６の配線５４、５５が一対のビット線ＢＬ１、ＢＬ２
となる。
【００１９】以上の第１乃至第５のゲート電極２５、２
６、２９、３２、３６は、１層の多結晶シリコンにより
形成される。また、第１乃至第６のアルミニウム配線４
４、４５、４８、５１、５４、５５は、第１及び第５の
ゲート電極２５、２６、２９、３２、３６上に２層に形
成される。このように、電源ライン及び接地ラインとな
る第１及び第４のアルミニウム配線４４、５１をワード
線ＷＬとなる第５のゲート電極３６と平行に配置したこ
とで、ワード線ＷＬと直交する方向には、ビット線ＢＬ
１、ＢＬ２となる第５及び第６のアルミニウム配線５
４、５５のみ配置される。このため、ワード線ＷＬと交
差する方向に配置される配線が、１つのメモリセルあた
り２本となり、メモリセルのワード線方向の幅を縮小で
きる。さらに、負荷トランジスタＰ１、Ｐ２を電源ライ
ンの延在する方向に対して直交する方向に配置したこと
で、メモリセルのワード線方向に２つの負荷トランジス
タＰ１、Ｐ２が縦に並んで配置されることがなくなる。
また、駆動トランジスタＮ１、Ｎ２を接地ラインの延在
する方向に対して約４５°傾けて配置したことで、メモ
リセルのワード線方向に２つの駆動トランジスタＮ１、
Ｎ２が縦に並んで配置されることがなくなると同時に、
メモリセルがビット線方向に広がるのを抑圧している。
従って、メモリセルのビット線方向の幅を大きく広げる
ことなく、ワード線方向の幅を大幅に縮小することがで
き、メモリセルの面積を小さくすることができる。この
図１の場合では、例えば、メモリセルのビット線方向の
幅の広がりを１０％程度に抑えながらワード線方向の幅
を６０％程度縮小することができ、メモリセルの面積を
７０％以下にすることが可能である。
６、２９、３２、３６は、１層の多結晶シリコンにより
形成される。また、第１乃至第６のアルミニウム配線４
４、４５、４８、５１、５４、５５は、第１及び第５の
ゲート電極２５、２６、２９、３２、３６上に２層に形
成される。このように、電源ライン及び接地ラインとな
る第１及び第４のアルミニウム配線４４、５１をワード
線ＷＬとなる第５のゲート電極３６と平行に配置したこ
とで、ワード線ＷＬと直交する方向には、ビット線ＢＬ
１、ＢＬ２となる第５及び第６のアルミニウム配線５
４、５５のみ配置される。このため、ワード線ＷＬと交
差する方向に配置される配線が、１つのメモリセルあた
り２本となり、メモリセルのワード線方向の幅を縮小で
きる。さらに、負荷トランジスタＰ１、Ｐ２を電源ライ
ンの延在する方向に対して直交する方向に配置したこと
で、メモリセルのワード線方向に２つの負荷トランジス
タＰ１、Ｐ２が縦に並んで配置されることがなくなる。
また、駆動トランジスタＮ１、Ｎ２を接地ラインの延在
する方向に対して約４５°傾けて配置したことで、メモ
リセルのワード線方向に２つの駆動トランジスタＮ１、
Ｎ２が縦に並んで配置されることがなくなると同時に、
メモリセルがビット線方向に広がるのを抑圧している。
従って、メモリセルのビット線方向の幅を大きく広げる
ことなく、ワード線方向の幅を大幅に縮小することがで
き、メモリセルの面積を小さくすることができる。この
図１の場合では、例えば、メモリセルのビット線方向の
幅の広がりを１０％程度に抑えながらワード線方向の幅
を６０％程度縮小することができ、メモリセルの面積を
７０％以下にすることが可能である。
【００２０】図２は、図１のメモリセルをワード線方向
に２つ並んで配置した場合の構造を示す平面図である。
尚、ビット線となる第５及び第６のアルミニウム配線５
４、５５は図面を簡略化するため省略してある。複数の
メモリセルがワード線方向に並んで配置される場合に
は、第１のＰ型拡散層２２及び第１のアルミニウム配線
４４がワード線方向に共通に形成され、各メモリセルに
共通する電源ラインとなる。同様に、第４のアルミニウ
ム配線５１がワード線方向に共通に形成され、各メモリ
セルに共通する接地ラインとなる。ここで、隣り合うメ
モリセルの間では、第２のＮ型拡散層２８と第４のＮ型
拡散層３１とがそれぞれ共通に形成され、この第２及び
第４のＮ型拡散層２８、３１に形成されるコンタクトホ
ール５２、５３も共通に形成される。即ち、一方のメモ
リセルの駆動トランジスタＮ２のソースと他方のメモリ
セルの駆動トランジスタＮ１のソースとが同一のＮ型拡
散層によって形成され、このＮ型拡散層上に形成される
１つのコンタクトホールを通して接地ラインが接続され
ることになる。
に２つ並んで配置した場合の構造を示す平面図である。
尚、ビット線となる第５及び第６のアルミニウム配線５
４、５５は図面を簡略化するため省略してある。複数の
メモリセルがワード線方向に並んで配置される場合に
は、第１のＰ型拡散層２２及び第１のアルミニウム配線
４４がワード線方向に共通に形成され、各メモリセルに
共通する電源ラインとなる。同様に、第４のアルミニウ
ム配線５１がワード線方向に共通に形成され、各メモリ
セルに共通する接地ラインとなる。ここで、隣り合うメ
モリセルの間では、第２のＮ型拡散層２８と第４のＮ型
拡散層３１とがそれぞれ共通に形成され、この第２及び
第４のＮ型拡散層２８、３１に形成されるコンタクトホ
ール５２、５３も共通に形成される。即ち、一方のメモ
リセルの駆動トランジスタＮ２のソースと他方のメモリ
セルの駆動トランジスタＮ１のソースとが同一のＮ型拡
散層によって形成され、このＮ型拡散層上に形成される
１つのコンタクトホールを通して接地ラインが接続され
ることになる。
【００２１】このように、隣り合うメモリセルの駆動ト
ランジスタＮ１、Ｎ２のソースを共通のＮ型拡散層で形
成するようにして配置すれば、クランク状に折れ曲がっ
たメモリセルをビット線方向に複数個隙間なく配置する
ことができる。また、複数のメモリセルをビット線方向
に並べて配置する場合には、隣り合うメモリセルの間で
第１のＰ型拡散層２２及び第１のアルミニウム配線４４
を共通に形成し、この第１のＰ型拡散層２２及び第１の
アルミニウム配線４４を境に対称となるように配置す
る。あるいは、第５及び第７のＮ型拡散層３３、３５を
隣り合うメモリセルの間で共通に形成し、この第５及び
第７のＮ型拡散層３３、３５を境に対称となるように配
置する。これにより、ビット線方向にも複数のメモリセ
ルを隙間なく配置することができる。
ランジスタＮ１、Ｎ２のソースを共通のＮ型拡散層で形
成するようにして配置すれば、クランク状に折れ曲がっ
たメモリセルをビット線方向に複数個隙間なく配置する
ことができる。また、複数のメモリセルをビット線方向
に並べて配置する場合には、隣り合うメモリセルの間で
第１のＰ型拡散層２２及び第１のアルミニウム配線４４
を共通に形成し、この第１のＰ型拡散層２２及び第１の
アルミニウム配線４４を境に対称となるように配置す
る。あるいは、第５及び第７のＮ型拡散層３３、３５を
隣り合うメモリセルの間で共通に形成し、この第５及び
第７のＮ型拡散層３３、３５を境に対称となるように配
置する。これにより、ビット線方向にも複数のメモリセ
ルを隙間なく配置することができる。
【００２２】
【発明の効果】本発明によれば、メモリセルの面積を小
さくすることができ、同一面積の半導体基板上により多
くのメモリセルを配置することが可能になる。特に、メ
モリセルの高集積化の際に問題となるメモリセルのワー
ド線方向の幅を大幅に縮小することができるため、メモ
リ容量の増大に有効である。
さくすることができ、同一面積の半導体基板上により多
くのメモリセルを配置することが可能になる。特に、メ
モリセルの高集積化の際に問題となるメモリセルのワー
ド線方向の幅を大幅に縮小することができるため、メモ
リ容量の増大に有効である。
【図１】本発明の半導体メモリ装置のメモリセル構造を
示す平面図である。
示す平面図である。
【図２】２つのメモリセルをワード線方向に並べて配置
した場合の平面図である。
した場合の平面図である。
【図３】ＳＲＡＭのメモリセルの構成を示す回路図であ
る。
る。
【図４】従来の半導体メモリ装置の構造を示す平面図で
ある。
ある。
１、２ Ｐ型拡散層 ３、６、８ ゲート電極 ４、５、７ Ｎ型拡散層 １０、１２ アルミニウム配線 １１、１３、１４、１７、１９ コンタクトホール ２０ 半導体基板 ２１ Ｐ−Ｗｅｌｌ領域 ２２、２３、２４ Ｐ型拡散層 ２５、２６、２９、３２、３６ ゲート電極 ２７、２８、３０、３１、３３、３４、３５ Ｎ型拡散
層 ３８、４０、４３ 開口部（埋め込みコンタクト） ４４、４５、４８、５１ アルミニウム配線 ４６、４７、４９、５０、５２、５３、５６、５７ コ
ンタクトホール Ｐ１、Ｐ２ 負荷トランジスタ Ｎ１、Ｎ２ 駆動トランジスタ Ｓ１、Ｓ２ 選択トランジスタ Ｉ１、Ｉ２ インバータ ＷＬ ワード線 ＢＬ１、ＢＬ２ ビット線
層 ３８、４０、４３ 開口部（埋め込みコンタクト） ４４、４５、４８、５１ アルミニウム配線 ４６、４７、４９、５０、５２、５３、５６、５７ コ
ンタクトホール Ｐ１、Ｐ２ 負荷トランジスタ Ｎ１、Ｎ２ 駆動トランジスタ Ｓ１、Ｓ２ 選択トランジスタ Ｉ１、Ｉ２ インバータ ＷＬ ワード線 ＢＬ１、ＢＬ２ ビット線
Claims (3)
- 【請求項１】 半導体基板と、この半導体基板上に互い
に独立して配置され、それぞれ異なる電位が与えられる
第１及び第２の電力ラインと、上記第１の電力ラインに
対して並列に配置される第１及び第２の負荷トランジス
タと、上記第２の電源ラインに対して並列に配置される
第１及び第２の駆動トランジスタと、上記半導体基板上
に互いに平行に配置される一対のビット線と、上記一対
のビット線にそれぞれ接続される第１及び第２の選択ト
ランジスタと、上記第１の負荷トランジスタ及び上記第
１の駆動トランジスタのゲートを上記第２の負荷トラン
ジスタ、上記第２の駆動トランジスタ及び上記第１の選
択トランジスタのドレインに接続する第１の接続手段
と、上記第２の負荷トランジスタ及び上記第２の駆動ト
ランジスタのゲートを上記第１の負荷トランジスタ、上
記第１の駆動トランジスタ及び上記第２の選択トランジ
スタのドレインに接続する第２の接続手段と、を備え、
上記第１及び第２の電力ラインを上記第１及び第２の負
荷トランジスタと上記第１及び第２の駆動トランジスタ
とを挟んで平行に配置し、上記一対のビット線を上記第
１及び第２の電力ラインに交差して配置することを特徴
とする半導メモリ装置。 - 【請求項２】 半導体基板と、この半導体基板上に互い
に独立して配置され、それぞれ異なる電位が与えられる
第１及び第２の電力ラインと、上記第１の電力ラインに
対して並列に配置される第１及び第２の負荷トランジス
タと、上記第２の電力ラインに対して並列に配置される
第１及び第２の駆動トランジスタと、上記半導体基板上
に互いに平行に配置される一対のビット線と、上記一対
のビット線にそれぞれ接続される第１及び第２の選択ト
ランジスタと、上記第１の負荷トランジスタ及び上記第
１の駆動トランジスタのゲートを上記第２の負荷トラン
ジスタ、上記第２の駆動トランジスタ及び上記第１の選
択トランジスタのドレインに接続する第１の接続手段
と、上記第２の負荷トランジスタ及び上記第２の駆動ト
ランジスタのゲートを上記第１の負荷トランジスタ、上
記第１の駆動トランジスタ及び上記第２の選択トランジ
スタのドレインに接続する第２の接続手段と、を備え、
上記第１及び第２の電力ラインを上記第１及び第２の負
荷トランジスタと上記第１及び第２の駆動トランジスタ
とを挟んで平行に配置し、上記第１及び第２の負荷トラ
ンジスタまたは上記第１及び第２の駆動トランジスタを
上記第１及び第２の電力ラインの延在する方向に対して
垂直に交わる方向に配置することを特徴とする半導体メ
モリ装置。 - 【請求項３】 半導体基板と、この半導体基板上に互い
に独立して配置され、それぞれ異なる電位が与えられる
第１及び第２の電力ラインと、上記第１の電力ラインに
対して並列に配置される第１及び第２の負荷トランジス
タと、上記第２の電力ラインに対して並列に配置される
第１及び第２の駆動トランジスタと、上記半導体基板上
に互いに平行に配置される一対のビット線と、上記一対
のビット線にそれぞれ接続される第１及び第２の選択ト
ランジスタと、上記第１の負荷トランジスタ及び上記第
１の駆動トランジスタのゲートを上記第２の負荷トラン
ジスタ、上記第２の駆動トランジスタ及び上記第１の選
択トランジスタのドレインに接続する第１の接続手段
と、上記第２の負荷トランジスタ及び上記第２の駆動ト
ランジスタのゲートを上記第１の負荷トランジスタ、上
記第１の駆動トランジスタ及び上記第２の選択トランジ
スタのドレインに接続する第２の接続手段と、を備え、
上記第１及び第２の電力ラインを上記第１及び第２の負
荷トランジスタと上記第１及び第２の駆動トランジスタ
とを挟んで平行に配置し、上記第１及び第２の負荷トラ
ンジスタまたは上記第１及び第２の駆動トランジスタを
上記第１及び第２の電力ラインの延在する方向に対して
鋭角に交わる方向に配置することを特徴とする半導体メ
モリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06233465A JP3075930B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体メモリ装置 |
| TW084105986A TW267255B (en) | 1994-09-26 | 1995-06-13 | Semiconductor memory device and contact construction thereof |
| KR1019950031589A KR100187741B1 (ko) | 1994-09-26 | 1995-09-25 | 반도체 메모리 장치 및 이에 이용하는 콘택트 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06233465A JP3075930B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897298A true JPH0897298A (ja) | 1996-04-12 |
| JP3075930B2 JP3075930B2 (ja) | 2000-08-14 |
Family
ID=16955463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06233465A Expired - Fee Related JP3075930B2 (ja) | 1994-09-26 | 1994-09-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075930B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844837A (en) * | 1996-03-29 | 1998-12-01 | Sanyo Electric Co., Ltd. | Static memory device including supplemental gate capacitance |
| US6009010A (en) * | 1997-02-26 | 1999-12-28 | Nec Corporation | Static semiconductor memory device having data lines in parallel with power supply lines |
| US7531878B2 (en) | 2002-10-17 | 2009-05-12 | Renesas Technology Corp. | Semiconductor MIS transistor formed on SOI semiconductor substrate |
| EP1887623A3 (en) * | 2006-08-09 | 2009-09-09 | Fujitsu Microelectronics Limited | SRAM cell with oblique gates for area reduction |
| US8159852B2 (en) | 2008-04-23 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1994
- 1994-09-28 JP JP06233465A patent/JP3075930B2/ja not_active Expired - Fee Related
Cited By (6)
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