JPH0442830B2 - - Google Patents
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- JPH0442830B2 JPH0442830B2 JP57010501A JP1050182A JPH0442830B2 JP H0442830 B2 JPH0442830 B2 JP H0442830B2 JP 57010501 A JP57010501 A JP 57010501A JP 1050182 A JP1050182 A JP 1050182A JP H0442830 B2 JPH0442830 B2 JP H0442830B2
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- impurity diffusion
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は大規模半導体集積回路装置（LSI）
に係り、特にマスタ・スライス方式のCMOSゲ
ートアレイLSIの内部ゲート形成部分における並
列形CMOS論理インバータゲート素子の構成に
関するものである。
に係り、特にマスタ・スライス方式のCMOSゲ
ートアレイLSIの内部ゲート形成部分における並
列形CMOS論理インバータゲート素子の構成に
関するものである。
一般に、マスタ・スライス方式のCMOSゲー
トアレイLSIにおいては、CMOS論理インバータ
ゲート素子（以下「CMOSインバータ素子」と
呼ぶ）を構成するMOSトランジスタ（以下
「MOST」と呼ぶ）の形状寸法があらかじめ決め
られている。従つて、このあらかじめ決められた
形状寸法を有するMOSTで構成されたいわゆる
標準のCMOSインバータ素子の負荷駆動出力よ
り大きい負荷駆動出力を有するCMOSインバー
タ素子を必要とする場合には、標準のCMOSイ
ンバータ素子を複数個並列に接続して所望の負荷
駆動出力をもつようにした並列形CMOSインバ
ータ素子が用いられている。
トアレイLSIにおいては、CMOS論理インバータ
ゲート素子（以下「CMOSインバータ素子」と
呼ぶ）を構成するMOSトランジスタ（以下
「MOST」と呼ぶ）の形状寸法があらかじめ決め
られている。従つて、このあらかじめ決められた
形状寸法を有するMOSTで構成されたいわゆる
標準のCMOSインバータ素子の負荷駆動出力よ
り大きい負荷駆動出力を有するCMOSインバー
タ素子を必要とする場合には、標準のCMOSイ
ンバータ素子を複数個並列に接続して所望の負荷
駆動出力をもつようにした並列形CMOSインバ
ータ素子が用いられている。
第１図はCMOSインバータ素子を２個並列に
接続した並列形CMOSインバータ素子を示す等
価回路図である。
接続した並列形CMOSインバータ素子を示す等
価回路図である。
図において、一点鎖線で囲む１ａはｐチヤネル
MOST（以下「ｐ形MOST」と呼ぶ）２ａとｎチ
ヤネルMOST（以下「ｎ形MOST」と呼ぶ）３ａ
とが直列に接続された接続体からなるCMOSイ
ンバータ素子、一点鎖線で囲む１ｂはｐ形
MOST２ｂとｎ形MOST３ｂとが直列に接続さ
れた接続体からなるCMOSインバータ素子、４
はｐ形MOST２ａ、ｎ形MOST３ａ、ｐ形
MOST２ｂおよびｎ形MOST３ｂのそれぞれの
ゲートに共通に接続された入力端子、５はｐ形
MOST２ａとｎ形MOST３ａとの接続点、およ
びｐ形MOST２ｂとｎ形MOST３ｂとの接続点
に共通に接続された出力端子、６はｐ形MOST
２ａのソースとｐ形MOST２ｂのソースとに共
通に接続された電源側端子（以下「VDD端子」と
呼ぶ）、７はｎ形MOST３ａのソースとｎ形
MOST３ｂのソースとに共通に接続された接地
側端子（以下「GND端子」と呼ぶ」）である。
MOST（以下「ｐ形MOST」と呼ぶ）２ａとｎチ
ヤネルMOST（以下「ｎ形MOST」と呼ぶ）３ａ
とが直列に接続された接続体からなるCMOSイ
ンバータ素子、一点鎖線で囲む１ｂはｐ形
MOST２ｂとｎ形MOST３ｂとが直列に接続さ
れた接続体からなるCMOSインバータ素子、４
はｐ形MOST２ａ、ｎ形MOST３ａ、ｐ形
MOST２ｂおよびｎ形MOST３ｂのそれぞれの
ゲートに共通に接続された入力端子、５はｐ形
MOST２ａとｎ形MOST３ａとの接続点、およ
びｐ形MOST２ｂとｎ形MOST３ｂとの接続点
に共通に接続された出力端子、６はｐ形MOST
２ａのソースとｐ形MOST２ｂのソースとに共
通に接続された電源側端子（以下「VDD端子」と
呼ぶ）、７はｎ形MOST３ａのソースとｎ形
MOST３ｂのソースとに共通に接続された接地
側端子（以下「GND端子」と呼ぶ」）である。
第２図Ａはマスタ・スライス方式のCMOSゲ
ートアレーLSIの一例のマスタの内部ゲート形成
部分を示す平面図、第２図Ｂは第２図ＡのＢ−
Ｂ線での断面図である。
ートアレーLSIの一例のマスタの内部ゲート形成
部分を示す平面図、第２図Ｂは第２図ＡのＢ−
Ｂ線での断面図である。
図において、１００はｐ形シリコン（Si）基
板、１０１はｐ形Si基板１００の主面図の一部に
ｎ形不純物を拡散して形成されたｎ形ウエル領
域、１０２はｎ形ウエル領域１０１のｐ形
MOSTが形成されるｐ形MOST形成用区域、１
０３はｐ形Si基板１００のｎ形MOSTが形成さ
れるｎ形MOST形成用区域、１０４はｎ形ウエ
ル領域101のｐ形MOST形成用区域１０２以外の
表面上およびｐ形Si基板１００のｎ形MOST形
成用区域１０３以外の主面上にわたつて形成され
たフイールド絶縁膜、１０５は多結晶Si（以下
「ポリSi」と呼ぶ）からなりｐ形MOST形成用区
域１０２をはさむフイールド絶縁膜１０４の一方
の表面上からｐ形MOST形成用区域１０２の表
面上を通つて他方の表面上に達するように互いに
所定間隔をおいて平行に並んで形成されたｐ形
MOSTのポリSiゲート層、これと同様に、１０
６はｎ形MOST形成用区域１０３側にポリSiゲ
ート層１０５と対をなし互いに上記所定間隔をお
いて平行に並ぶように形成されたｎ形MOSTの
ポリSiゲート層、１０７はポリSiゲート層１０５
の直下のｎ形ウエル領域１０１の表面部に形成さ
れたゲート絶縁膜、１０８はポリSiゲート層１０
６の直下のｐ形Si基板１００の主面部に形成され
たゲート絶縁膜である。
板、１０１はｐ形Si基板１００の主面図の一部に
ｎ形不純物を拡散して形成されたｎ形ウエル領
域、１０２はｎ形ウエル領域１０１のｐ形
MOSTが形成されるｐ形MOST形成用区域、１
０３はｐ形Si基板１００のｎ形MOSTが形成さ
れるｎ形MOST形成用区域、１０４はｎ形ウエ
ル領域101のｐ形MOST形成用区域１０２以外の
表面上およびｐ形Si基板１００のｎ形MOST形
成用区域１０３以外の主面上にわたつて形成され
たフイールド絶縁膜、１０５は多結晶Si（以下
「ポリSi」と呼ぶ）からなりｐ形MOST形成用区
域１０２をはさむフイールド絶縁膜１０４の一方
の表面上からｐ形MOST形成用区域１０２の表
面上を通つて他方の表面上に達するように互いに
所定間隔をおいて平行に並んで形成されたｐ形
MOSTのポリSiゲート層、これと同様に、１０
６はｎ形MOST形成用区域１０３側にポリSiゲ
ート層１０５と対をなし互いに上記所定間隔をお
いて平行に並ぶように形成されたｎ形MOSTの
ポリSiゲート層、１０７はポリSiゲート層１０５
の直下のｎ形ウエル領域１０１の表面部に形成さ
れたゲート絶縁膜、１０８はポリSiゲート層１０
６の直下のｐ形Si基板１００の主面部に形成され
たゲート絶縁膜である。
以下、第２図に示したCMOSゲートアレーLSI
のマスタの内部ゲート形成部分に構成された並列
形CMOSインバータ素子を例にとり、その従来
例を第３図について説明する。
のマスタの内部ゲート形成部分に構成された並列
形CMOSインバータ素子を例にとり、その従来
例を第３図について説明する。
第３図Ａはこの従来例を示す平面図、第３図Ｂ
は第３図ＡのＢ−Ｂ線での断面図、第３図Ｃ
は第３図ＡのＣ−Ｃ線での断面図、第３図Ｄ
の第３図ＡのＤ−Ｄ線での断面図である。な
お、第３図Ａでは、図面が複雑になるのを避ける
ために、フイールド絶縁膜、層間絶縁膜および保
護用絶縁膜の図示を省略した。
は第３図ＡのＢ−Ｂ線での断面図、第３図Ｃ
は第３図ＡのＣ−Ｃ線での断面図、第３図Ｄ
の第３図ＡのＤ−Ｄ線での断面図である。な
お、第３図Ａでは、図面が複雑になるのを避ける
ために、フイールド絶縁膜、層間絶縁膜および保
護用絶縁膜の図示を省略した。
図において、第２図に示した符号と同一符号は
同等部分を示し、その説明は省略する。１０５
ａ，１０５ｂ，１０５ｃ，１０５ｄおよび１０５
ｅ〔第３図Ａ，ＢおよびＣに図示〕は第２図に示
したポリSiゲート層１０５と同様のポリSiゲート
層、１０６ａ，１０６ｂ，１０６ｃ，１０６ｄお
よび１０６ｅ〔第３図Ａ，ＢおよびＤに図示〕は
それぞれポリSiゲート層１０５ａ，１０５ｂ，１
０５ｃ，１０５ｄおよび１０５ｅと対をなし第２
図に示したポリSiゲート層１０６と同様のポリSi
ゲート層、１０７ａ，１０７ｂ，１０７ｃ，１０
７ｄおよび１０７ｅ〔第３図ＢおよびＣに図示〕
はそれぞれポリSiゲート層１０５ａ，１０５ｂ，
１０５ｃ，１０５ｄおよび１０５ｅの直下に形成
されたゲート絶縁膜、１０８ａ，１０８ｂ，１０
８ｃ，１０８ｄおよび１０８ｅ〔第３図Ｂおよび
Ｄに図示）はそれぞれポリSiゲート層１０６ａ，
１０６ｂ，１０６ｃ，１０６ｄおよび１０６ｅの
直下に形成されたゲート絶縁膜である。１０９
ａ，１０９ｂ，１０９ｃ、並びに１０９ｄ〔第３
図ＡおよびＣに図示〕はそれぞれポリSiゲート層
１０５ａおよび１０５ｂの相互間、ポリSiゲート
層１０５ｂおよび１０５ｃの相互間、ポリSiゲー
ト層１０５ｃおよび１０５ｄの相互間、並びにポ
リSiゲート層１０５ｄおよび１０５ｅの相互間に
対応するｐ形MOST形成用区域１０２内のｎ形
ウエル領域１０１の表面部にｐ形不純物を拡散し
て形成されたp+形不純物拡散領域である。第１
図に示したｐ形MOST２ａに対応する第１のｐ
形MOSTのソース、ドレインおよびゲートはそ
れぞれp+形不純物拡散領域１０９ａ、p+形不純
物拡散領域１０９ｂおよびポリSiゲート層１０５
ｂで構成され、第１図に示したｐ形MOST２ｂ
に対応する第２のｐ形MOSTのソース、ドレイ
ンおよびゲートはそれぞれp+形不純物拡散領域
１０９ｃ、p+形不純物拡散領域１０９ｄおよび
ポリSiゲート層１０５ｄで構成されている。以
下、p+形不純物加算領域１０９ａおよびp+形不
純物拡散領域１０９ｃをそれぞれ「p+形ソース
領域１０９ａ」および「p+形ソース領域１０９
ｃ」と呼び、p+形不純物拡散領域１０９ｂおよ
びp+形不純物拡散領域１０９ｄをそれぞれ「p+
形ドレイン領域１０９ｂ」および「p+形ドレイ
ン領域１０９ｄ」と呼ぶことにする。１１０ａ，
１１０ｂ，１１０ｃ、並びに１１０ｄ〔第３図Ａ
およびＤに図示〕はそれぞれポリSiゲート層１０
６ａおよび１０６ｂの相互間、ポリSiゲート層１
０６ｂおよび１０６ｃの相互間、ポリSiゲート層
１０６ｃおよび１０６ｄの相互間、並びにポリSi
ゲート層１０６ｄおよび１０６ｅの相互間に対応
するｎ形MOST形成用区域１０３内のｐ形Si基
板１００の主面部にｎ形不純物を拡散して形成さ
れたn+形不純物拡散領域である。第１図に示し
たｎ形MOST３ａに対応する第１のｎ形MOST
のソース、ドレインおよびゲートはそれぞれn+
形不純物拡散領域１１０ａ、n+形不純物拡散領
域１１０ｂおよびポリSiゲート層１０６ｂで構成
され、第１図に示したｎ形MOST３ｂに対応す
る第２のｎ形MOSTのソース、ドレインおよび
ゲートはそれぞれn+形不純物拡散領域１１０ｃ、
n+形不純物拡散領域１１０ｄおよびポリSiゲート
層１０６ｄで構成されている。以下、n+形不純
物拡散領域１１０ａおよびn+形不純物拡散領域
１１０ｃをそれぞれ「n+形ソース領域１１０ａ」
および「n+形ソース領域１１０ｃ」と呼び、n+
形不純物拡散領域１１０ｂおよびn+形不純物拡
散領域１１０ｄをそれぞれ「n+形ドレイン領域
１１０ｂ」および「n+形ドレイン領域１１０ｄ」
と呼ぶことにする。１１１〔第３図Ｂ，Ｃおよび
Ｄに図示〕は、ポリSiゲート層１０５ａ，１０５
ｂ，１０５ｃ，１０５ｄおよび１０５ｅ、p+形
ソース領域１０９ａおよび１０９ｃ、並びにp+
形ドレイン領域１０９ｂおよび１０９ｄの各表面
上と、ポリSiゲート層１０６ａ，１０６ｂ，１０
６ｃ，１０６ｄおよび１０６ｅ、n+形ソース領
域１１０ａおよび１１０ｃ、並びにn+形ドレイ
ン領域１１０ｂおよび１１０ｄの各表面上と、フ
イールド絶縁膜１０４の表面上とにわたつて形成
された第１の層間絶縁膜である。１１２〔第３図
Ａ，ＢおよびＣに図示〕は、アルミニウム（Al）
膜からなり、第１の層間絶縁膜１１１の表面上
に、ポリSiゲート層１０５ａ，１０５ｂ，１０５
ｃ，１０５ｄおよび１０５ｅのポリSiゲート層１
０６ａ，１０６ｂ，１０６ｃ，１０６ｄおよび１
０６ｅ側とは反対側の端部に対応する第１の層間
絶縁膜１１１の表面の部分を通るように形成さ
れ、第１図に示したVDD端子６に対応するVDD端
子（図示せず）に接続されるVDD配線膜である。
このVDD配線膜１１２は、ポリSiゲート層１０５
ａ，１０５ｃおよび１０５ｅ、並びにp+形ソー
ス領域１０９ａおよび１０９ｃに第１の層間絶縁
膜１１１に設けられたコンタクトホール１１３を
通して接続されている。１１４〔第３図Ａおよび
Ｂに図示〕は、VDD配線膜１１２と同様に、Al膜
からなり、第１の層間絶縁膜１１１の表面上に、
ポリSiゲート層１０６ａ，１０６ｂ，１０６ｃ，
１０６ｄおよび１０６ｅのポリsiゲート層１０５
ａ，１０５ｂ，１０５ｃ，１０５ｄおよび１０５
ｅ側とは反対側の端部に対応する第１の層間絶縁
膜１１１の表面の部分を通るように形成され、第
１図に示したGND端子７に対応するGND端子
（図示せず）に接続されるGND配線膜である。こ
のGND配線膜１１４は、ポリSiゲート層１０６
ａ，１０６ｃおよび１０６ｅ、並びにn+形ソー
ス領域１１０ａおよび１１０ｃに第１の層間絶縁
膜１１１に設けられたコンタクトホール１１３を
通して接続されている。１１５〔第３図Ａおよび
Ｄに図示〕は、Al膜からなり、第１の層間絶縁
膜１１１の表面上に形成され、p+形ドレイン領
域１０９ｂおよび１０９ｄ、並びにn+形ドレイ
ン領域１１０ｂおよび１１０ｄにコンタクトホー
ル１１３を通して接続されたドレイン接続配線膜
である。１１６〔第３図Ａに図示）は、Al膜か
らなり、第１の層間絶縁膜１１１の表面上に形成
され、ポリSiゲート層１０５ｂ，１０５ｄ，１０
６ｂおよび１０６ｄにコンタクトホール１１３を
通して接続されたゲート接続配線膜である。１１
７〔第３図Ｂ，ＣおよびＤに図示〕は、VDD配線
膜１１２、GND配線膜１１４、ドレイン接続配
線１１５およびゲート接続配線膜１１６の各表面
上と、第１の層間絶縁膜１１１の表面上とにわた
つて形成された第２の層間絶縁膜である。１１８
〔第３図Ａ，ＣおよびＤに図示〕は、Al膜からな
り、第２の層間絶縁膜１１７の表面上に形成さ
れ、ゲート接続配線膜１１６を第２の層間絶縁膜
１１７に設けられたスルーホール１１９を通して
第１図に示した入力端子４に対応する入力端子
（図示せず）に接続する入力配線膜である。１２
０〔第３図Ａ，ＣおよびＤに図示〕は、Al膜か
らなり、第２の層間絶縁膜１１７の表面上に形成
され、ドレイン接続配線膜１１５を第２の層間絶
縁膜１１７に設けられたスルーホール１１９を通
して第１図に示した出力端子５に対応する出力端
子（図示せず）に接続する出力配線膜である。１
２１〔第３図Ｂ，ＣおよびＤに図示〕は、入力配
線膜１１８および出力配線膜１２０の各表面上
と、第２の層間絶縁膜１１７の表面上とにわたつ
て形成された保護用絶縁膜である。
同等部分を示し、その説明は省略する。１０５
ａ，１０５ｂ，１０５ｃ，１０５ｄおよび１０５
ｅ〔第３図Ａ，ＢおよびＣに図示〕は第２図に示
したポリSiゲート層１０５と同様のポリSiゲート
層、１０６ａ，１０６ｂ，１０６ｃ，１０６ｄお
よび１０６ｅ〔第３図Ａ，ＢおよびＤに図示〕は
それぞれポリSiゲート層１０５ａ，１０５ｂ，１
０５ｃ，１０５ｄおよび１０５ｅと対をなし第２
図に示したポリSiゲート層１０６と同様のポリSi
ゲート層、１０７ａ，１０７ｂ，１０７ｃ，１０
７ｄおよび１０７ｅ〔第３図ＢおよびＣに図示〕
はそれぞれポリSiゲート層１０５ａ，１０５ｂ，
１０５ｃ，１０５ｄおよび１０５ｅの直下に形成
されたゲート絶縁膜、１０８ａ，１０８ｂ，１０
８ｃ，１０８ｄおよび１０８ｅ〔第３図Ｂおよび
Ｄに図示）はそれぞれポリSiゲート層１０６ａ，
１０６ｂ，１０６ｃ，１０６ｄおよび１０６ｅの
直下に形成されたゲート絶縁膜である。１０９
ａ，１０９ｂ，１０９ｃ、並びに１０９ｄ〔第３
図ＡおよびＣに図示〕はそれぞれポリSiゲート層
１０５ａおよび１０５ｂの相互間、ポリSiゲート
層１０５ｂおよび１０５ｃの相互間、ポリSiゲー
ト層１０５ｃおよび１０５ｄの相互間、並びにポ
リSiゲート層１０５ｄおよび１０５ｅの相互間に
対応するｐ形MOST形成用区域１０２内のｎ形
ウエル領域１０１の表面部にｐ形不純物を拡散し
て形成されたp+形不純物拡散領域である。第１
図に示したｐ形MOST２ａに対応する第１のｐ
形MOSTのソース、ドレインおよびゲートはそ
れぞれp+形不純物拡散領域１０９ａ、p+形不純
物拡散領域１０９ｂおよびポリSiゲート層１０５
ｂで構成され、第１図に示したｐ形MOST２ｂ
に対応する第２のｐ形MOSTのソース、ドレイ
ンおよびゲートはそれぞれp+形不純物拡散領域
１０９ｃ、p+形不純物拡散領域１０９ｄおよび
ポリSiゲート層１０５ｄで構成されている。以
下、p+形不純物加算領域１０９ａおよびp+形不
純物拡散領域１０９ｃをそれぞれ「p+形ソース
領域１０９ａ」および「p+形ソース領域１０９
ｃ」と呼び、p+形不純物拡散領域１０９ｂおよ
びp+形不純物拡散領域１０９ｄをそれぞれ「p+
形ドレイン領域１０９ｂ」および「p+形ドレイ
ン領域１０９ｄ」と呼ぶことにする。１１０ａ，
１１０ｂ，１１０ｃ、並びに１１０ｄ〔第３図Ａ
およびＤに図示〕はそれぞれポリSiゲート層１０
６ａおよび１０６ｂの相互間、ポリSiゲート層１
０６ｂおよび１０６ｃの相互間、ポリSiゲート層
１０６ｃおよび１０６ｄの相互間、並びにポリSi
ゲート層１０６ｄおよび１０６ｅの相互間に対応
するｎ形MOST形成用区域１０３内のｐ形Si基
板１００の主面部にｎ形不純物を拡散して形成さ
れたn+形不純物拡散領域である。第１図に示し
たｎ形MOST３ａに対応する第１のｎ形MOST
のソース、ドレインおよびゲートはそれぞれn+
形不純物拡散領域１１０ａ、n+形不純物拡散領
域１１０ｂおよびポリSiゲート層１０６ｂで構成
され、第１図に示したｎ形MOST３ｂに対応す
る第２のｎ形MOSTのソース、ドレインおよび
ゲートはそれぞれn+形不純物拡散領域１１０ｃ、
n+形不純物拡散領域１１０ｄおよびポリSiゲート
層１０６ｄで構成されている。以下、n+形不純
物拡散領域１１０ａおよびn+形不純物拡散領域
１１０ｃをそれぞれ「n+形ソース領域１１０ａ」
および「n+形ソース領域１１０ｃ」と呼び、n+
形不純物拡散領域１１０ｂおよびn+形不純物拡
散領域１１０ｄをそれぞれ「n+形ドレイン領域
１１０ｂ」および「n+形ドレイン領域１１０ｄ」
と呼ぶことにする。１１１〔第３図Ｂ，Ｃおよび
Ｄに図示〕は、ポリSiゲート層１０５ａ，１０５
ｂ，１０５ｃ，１０５ｄおよび１０５ｅ、p+形
ソース領域１０９ａおよび１０９ｃ、並びにp+
形ドレイン領域１０９ｂおよび１０９ｄの各表面
上と、ポリSiゲート層１０６ａ，１０６ｂ，１０
６ｃ，１０６ｄおよび１０６ｅ、n+形ソース領
域１１０ａおよび１１０ｃ、並びにn+形ドレイ
ン領域１１０ｂおよび１１０ｄの各表面上と、フ
イールド絶縁膜１０４の表面上とにわたつて形成
された第１の層間絶縁膜である。１１２〔第３図
Ａ，ＢおよびＣに図示〕は、アルミニウム（Al）
膜からなり、第１の層間絶縁膜１１１の表面上
に、ポリSiゲート層１０５ａ，１０５ｂ，１０５
ｃ，１０５ｄおよび１０５ｅのポリSiゲート層１
０６ａ，１０６ｂ，１０６ｃ，１０６ｄおよび１
０６ｅ側とは反対側の端部に対応する第１の層間
絶縁膜１１１の表面の部分を通るように形成さ
れ、第１図に示したVDD端子６に対応するVDD端
子（図示せず）に接続されるVDD配線膜である。
このVDD配線膜１１２は、ポリSiゲート層１０５
ａ，１０５ｃおよび１０５ｅ、並びにp+形ソー
ス領域１０９ａおよび１０９ｃに第１の層間絶縁
膜１１１に設けられたコンタクトホール１１３を
通して接続されている。１１４〔第３図Ａおよび
Ｂに図示〕は、VDD配線膜１１２と同様に、Al膜
からなり、第１の層間絶縁膜１１１の表面上に、
ポリSiゲート層１０６ａ，１０６ｂ，１０６ｃ，
１０６ｄおよび１０６ｅのポリsiゲート層１０５
ａ，１０５ｂ，１０５ｃ，１０５ｄおよび１０５
ｅ側とは反対側の端部に対応する第１の層間絶縁
膜１１１の表面の部分を通るように形成され、第
１図に示したGND端子７に対応するGND端子
（図示せず）に接続されるGND配線膜である。こ
のGND配線膜１１４は、ポリSiゲート層１０６
ａ，１０６ｃおよび１０６ｅ、並びにn+形ソー
ス領域１１０ａおよび１１０ｃに第１の層間絶縁
膜１１１に設けられたコンタクトホール１１３を
通して接続されている。１１５〔第３図Ａおよび
Ｄに図示〕は、Al膜からなり、第１の層間絶縁
膜１１１の表面上に形成され、p+形ドレイン領
域１０９ｂおよび１０９ｄ、並びにn+形ドレイ
ン領域１１０ｂおよび１１０ｄにコンタクトホー
ル１１３を通して接続されたドレイン接続配線膜
である。１１６〔第３図Ａに図示）は、Al膜か
らなり、第１の層間絶縁膜１１１の表面上に形成
され、ポリSiゲート層１０５ｂ，１０５ｄ，１０
６ｂおよび１０６ｄにコンタクトホール１１３を
通して接続されたゲート接続配線膜である。１１
７〔第３図Ｂ，ＣおよびＤに図示〕は、VDD配線
膜１１２、GND配線膜１１４、ドレイン接続配
線１１５およびゲート接続配線膜１１６の各表面
上と、第１の層間絶縁膜１１１の表面上とにわた
つて形成された第２の層間絶縁膜である。１１８
〔第３図Ａ，ＣおよびＤに図示〕は、Al膜からな
り、第２の層間絶縁膜１１７の表面上に形成さ
れ、ゲート接続配線膜１１６を第２の層間絶縁膜
１１７に設けられたスルーホール１１９を通して
第１図に示した入力端子４に対応する入力端子
（図示せず）に接続する入力配線膜である。１２
０〔第３図Ａ，ＣおよびＤに図示〕は、Al膜か
らなり、第２の層間絶縁膜１１７の表面上に形成
され、ドレイン接続配線膜１１５を第２の層間絶
縁膜１１７に設けられたスルーホール１１９を通
して第１図に示した出力端子５に対応する出力端
子（図示せず）に接続する出力配線膜である。１
２１〔第３図Ｂ，ＣおよびＤに図示〕は、入力配
線膜１１８および出力配線膜１２０の各表面上
と、第２の層間絶縁膜１１７の表面上とにわたつ
て形成された保護用絶縁膜である。
この従来例では、VDD１１２に接続されたポリ
Siゲート層１０５ａ，１０５ｃおよび１０５ｅの
直下のｎ形ウエル領域１０１の部分がカツトオフ
状態になるので、第１図に示したｐ形MOST２
ａに対応する上述の第１のｐ形MOSTと、第１
図に示したｐ形MOST２ｂに対応する上述の第
２のｐ形MOSTとが互いに電気的に分離される
とともにその他のｐ形MOSTとも分離される。
これと同様に、GND配線膜１１４に接続された
ポリSiゲート層１０６ａ，１０６ｃおよび１０６
ｅによつて、第１図に示したｎ形MOST３ａに
対応する上述の第１のｎ形MOSTと、第１図に
示したｎ形MOST３ｂに対応する上述の第２の
ｎ形MOSTとが互いに電気的に分離されるとと
もにその他のｎ形MOSTとも分離される。しか
も、ドレイン接続配線膜１１５によつて、上述の
第１のｐ形MOSTと上述の第１のｎ形MOSTと
が直列に接続されて第１図に示したCMOSイン
バータ素子１ａに対応する第１のCMOSインバ
ータ素子が構成されるとともに、上述の第２のｐ
形MOSTと上述の第２のｎ形MOSTとが直列に
接続されて第１図に示したCMOSインバータ素
子１ｂに対応する第２のCMOSインバータ素子
が構成される。更に、これらの第１および第２の
CMOSインバータ素子が、VDD配線膜１１２、
GND配線膜１１４、ドレイン接続配線膜１１５
およびゲート接続配線膜１１６によつて、並列に
接続されて第１図に示した並列形CMOSインバ
ータ素子に対応するこの従来例の並列形CMOS
インバータ素子が構成される。
Siゲート層１０５ａ，１０５ｃおよび１０５ｅの
直下のｎ形ウエル領域１０１の部分がカツトオフ
状態になるので、第１図に示したｐ形MOST２
ａに対応する上述の第１のｐ形MOSTと、第１
図に示したｐ形MOST２ｂに対応する上述の第
２のｐ形MOSTとが互いに電気的に分離される
とともにその他のｐ形MOSTとも分離される。
これと同様に、GND配線膜１１４に接続された
ポリSiゲート層１０６ａ，１０６ｃおよび１０６
ｅによつて、第１図に示したｎ形MOST３ａに
対応する上述の第１のｎ形MOSTと、第１図に
示したｎ形MOST３ｂに対応する上述の第２の
ｎ形MOSTとが互いに電気的に分離されるとと
もにその他のｎ形MOSTとも分離される。しか
も、ドレイン接続配線膜１１５によつて、上述の
第１のｐ形MOSTと上述の第１のｎ形MOSTと
が直列に接続されて第１図に示したCMOSイン
バータ素子１ａに対応する第１のCMOSインバ
ータ素子が構成されるとともに、上述の第２のｐ
形MOSTと上述の第２のｎ形MOSTとが直列に
接続されて第１図に示したCMOSインバータ素
子１ｂに対応する第２のCMOSインバータ素子
が構成される。更に、これらの第１および第２の
CMOSインバータ素子が、VDD配線膜１１２、
GND配線膜１１４、ドレイン接続配線膜１１５
およびゲート接続配線膜１１６によつて、並列に
接続されて第１図に示した並列形CMOSインバ
ータ素子に対応するこの従来例の並列形CMOS
インバータ素子が構成される。
ところで、この従来例の並列形CMOSインバ
ータ素子では、上記第１および第２のCMOSイ
ンバータ素子の各単体の負荷駆動出力の２倍の負
荷駆動出力が得られるが、その構成面積が上記第
１および第２のCMOSインバータ素子の各単体
の構成面積の２倍になり、しかもその出力容量が
上記第１および第２のCMOSインバータ素子の
各単体の出力容量の２倍になつて伝搬遅延時間が
増大するという欠点があつた。
ータ素子では、上記第１および第２のCMOSイ
ンバータ素子の各単体の負荷駆動出力の２倍の負
荷駆動出力が得られるが、その構成面積が上記第
１および第２のCMOSインバータ素子の各単体
の構成面積の２倍になり、しかもその出力容量が
上記第１および第２のCMOSインバータ素子の
各単体の出力容量の２倍になつて伝搬遅延時間が
増大するという欠点があつた。
この発明は、上述の欠点に鑑みてなされたもの
で、互いに隣合つて並列に接続されるCMOSイ
ンバータ素子の相互間に分離することなく、それ
ぞれの同一電位になるドレイン領域およびソース
領域を共有させるように改良することによつて、
CMOSインバータ素子の並列個数倍の負荷駆動
出力を有するとともに、配線膜の接続箇所におけ
る断線を妨げ、しかも、素子構成面積および出力
容量をCMOSインバータ素子の並列個数倍より
小さくできるようにした並列形CMOSインバー
タ素子を有するマスタ・スライス方式のCMOS
ゲートハレーLSIを提供することを目的とする。
で、互いに隣合つて並列に接続されるCMOSイ
ンバータ素子の相互間に分離することなく、それ
ぞれの同一電位になるドレイン領域およびソース
領域を共有させるように改良することによつて、
CMOSインバータ素子の並列個数倍の負荷駆動
出力を有するとともに、配線膜の接続箇所におけ
る断線を妨げ、しかも、素子構成面積および出力
容量をCMOSインバータ素子の並列個数倍より
小さくできるようにした並列形CMOSインバー
タ素子を有するマスタ・スライス方式のCMOS
ゲートハレーLSIを提供することを目的とする。
第４図は第２図に示したCMOSゲートアレー
LSIのマスタの内部ゲート形成部分に構成された
この発明の一実施例の並列形CMOSインバータ
素子を示す平面図である。なお、第４図では、図
面が複雑になるのを避けるために、フイールド絶
縁膜、層間絶縁膜および保護用絶縁膜の図示を省
略した。
LSIのマスタの内部ゲート形成部分に構成された
この発明の一実施例の並列形CMOSインバータ
素子を示す平面図である。なお、第４図では、図
面が複雑になるのを避けるために、フイールド絶
縁膜、層間絶縁膜および保護用絶縁膜の図示を省
略した。
図において、第３図に示した従来例と同一符号
は同等部分を示し、その説明は省略する。１０９
ａ〜１０９ｄは上記した従来例と同様に形成され
たp+形不純物拡散領域で、それぞれが配列され
た一方向と直交する他方向に沿つて配列される第
１及び第２の位置に位置するコンタクト用領域を
少なくとも有しているものである。
は同等部分を示し、その説明は省略する。１０９
ａ〜１０９ｄは上記した従来例と同様に形成され
たp+形不純物拡散領域で、それぞれが配列され
た一方向と直交する他方向に沿つて配列される第
１及び第２の位置に位置するコンタクト用領域を
少なくとも有しているものである。
１１０ａ〜１１０ｄは上記した従来例と同様に
形成されたn+形不純物拡散領域で、それぞれが
上記他方向に沿つて配列される第１及び第２の位
置に位置するコンタクト用領域を少なくとも有し
ているものである。１１２は上記した従来例と同
様に形成されたAl膜からなるVDDは配線膜で、図
示から明らかな如くポリSiゲート層１０５ａ〜１
０５ｅ、１０６ａ〜１０６ｅの上に形成された第
１の層間絶縁膜（図示せず）に設けられた上記第
１の位置に位置するコンタクト用領域上にあるコ
ンタクトホール１１３を通してp+形ドレイン領
域１０９ａおよび１０９ｃと電気的に接続されて
いる。１１４は上記した従来例と同様に形成され
たAl膜からなるGND配線膜で、第１の層間絶縁
膜に設けられた上記第１の位置に位置するコンタ
クト用領域上にあるコンタクトホール１１３を通
してn+形ドレイン領域１１０ａおよび１１０ｃ
電気的に接続されている。１１５ａはAl膜から
なり、図示から明らかな如く第１の層間絶縁膜の
表面上に形成され、p+形ドレイン領域１０９ｂ
における少なくとも上記第１及び第２の位置に位
置するコンタクト用領域上に配設されるととも
に、第１の層間絶縁膜に設けられた上記第２の位
置に位置するコンタクト用領域上にあるコンタク
トホール１１３を通してp+形ドレイン領域１０
９ｂと電気的に接続されたドレイン接続配線膜、
１１５ｂはAl膜からなり、図示から明らかな如
く第１の層間絶縁膜の表面上に形成され、n+形
ドレイン領域１１０ｂにおける少なくとも上記第
１及び第２の位置に位置するコンタクト用領域上
に配設されるとともに、上記第１の層間絶縁膜に
設けられた上記第２の位置に位置するコンタクト
用領域上にあるコンタクトホール１１３を通して
n+形ドレイン領域１１０ｂと電気的に接続され
たドレイン接続配線膜である。これらのドレイン
接続配線膜１１５ａおよび１１５ｂは、その上に
形成された第２の層間絶縁膜（図示せず）上に設
けられた出力膜と第２の層間絶縁膜におけるp+
形ドレイン領域１０９ｂ及びn+形ドレイン領域
１１０ｂの第１の位置に位置するコンタクト用領
域上に設けられたスルーホール１１９を通して電
気的に接続され、この出力膜とによつて出力配線
膜１２０を構成しているものである。１１６は
Al膜からなり、図示から明らかな如く第１の層
間絶縁膜の表面上に形成され、第１の層間絶縁膜
に設けられたコンタクトホール１１３を通してポ
リSiゲート層１０５ｂおよび１０５ｃ並びにポリ
Siゲート層１０６ｂおよび１０６ｃと電気的に接
続されたゲート接続配線膜で、その上に形成され
た第２の層間絶縁膜上に設けられた入力膜と第２
の層間絶縁膜に設けられたスルーホール１１９を
通して電気的に接続され、この入力膜とによつて
入力配線膜１１８を構成しているものである。
形成されたn+形不純物拡散領域で、それぞれが
上記他方向に沿つて配列される第１及び第２の位
置に位置するコンタクト用領域を少なくとも有し
ているものである。１１２は上記した従来例と同
様に形成されたAl膜からなるVDDは配線膜で、図
示から明らかな如くポリSiゲート層１０５ａ〜１
０５ｅ、１０６ａ〜１０６ｅの上に形成された第
１の層間絶縁膜（図示せず）に設けられた上記第
１の位置に位置するコンタクト用領域上にあるコ
ンタクトホール１１３を通してp+形ドレイン領
域１０９ａおよび１０９ｃと電気的に接続されて
いる。１１４は上記した従来例と同様に形成され
たAl膜からなるGND配線膜で、第１の層間絶縁
膜に設けられた上記第１の位置に位置するコンタ
クト用領域上にあるコンタクトホール１１３を通
してn+形ドレイン領域１１０ａおよび１１０ｃ
電気的に接続されている。１１５ａはAl膜から
なり、図示から明らかな如く第１の層間絶縁膜の
表面上に形成され、p+形ドレイン領域１０９ｂ
における少なくとも上記第１及び第２の位置に位
置するコンタクト用領域上に配設されるととも
に、第１の層間絶縁膜に設けられた上記第２の位
置に位置するコンタクト用領域上にあるコンタク
トホール１１３を通してp+形ドレイン領域１０
９ｂと電気的に接続されたドレイン接続配線膜、
１１５ｂはAl膜からなり、図示から明らかな如
く第１の層間絶縁膜の表面上に形成され、n+形
ドレイン領域１１０ｂにおける少なくとも上記第
１及び第２の位置に位置するコンタクト用領域上
に配設されるとともに、上記第１の層間絶縁膜に
設けられた上記第２の位置に位置するコンタクト
用領域上にあるコンタクトホール１１３を通して
n+形ドレイン領域１１０ｂと電気的に接続され
たドレイン接続配線膜である。これらのドレイン
接続配線膜１１５ａおよび１１５ｂは、その上に
形成された第２の層間絶縁膜（図示せず）上に設
けられた出力膜と第２の層間絶縁膜におけるp+
形ドレイン領域１０９ｂ及びn+形ドレイン領域
１１０ｂの第１の位置に位置するコンタクト用領
域上に設けられたスルーホール１１９を通して電
気的に接続され、この出力膜とによつて出力配線
膜１２０を構成しているものである。１１６は
Al膜からなり、図示から明らかな如く第１の層
間絶縁膜の表面上に形成され、第１の層間絶縁膜
に設けられたコンタクトホール１１３を通してポ
リSiゲート層１０５ｂおよび１０５ｃ並びにポリ
Siゲート層１０６ｂおよび１０６ｃと電気的に接
続されたゲート接続配線膜で、その上に形成され
た第２の層間絶縁膜上に設けられた入力膜と第２
の層間絶縁膜に設けられたスルーホール１１９を
通して電気的に接続され、この入力膜とによつて
入力配線膜１１８を構成しているものである。
なお、ポリSiゲート層１０５ａおよび１０５ｄ
は第１の層間絶縁膜に設けられたコンタクトホー
ル１１３を通してVDD配線膜１１２に接続され、
これと同様に、ポリSiゲート層１０６ａおよび１
０６ｄは第１の層間絶縁膜に設けられたコンタク
トホール１１３を通してGND配線膜１１４に接
続されに接続されている。
は第１の層間絶縁膜に設けられたコンタクトホー
ル１１３を通してVDD配線膜１１２に接続され、
これと同様に、ポリSiゲート層１０６ａおよび１
０６ｄは第１の層間絶縁膜に設けられたコンタク
トホール１１３を通してGND配線膜１１４に接
続されに接続されている。
この実施例においては、第１図に示いたｐ形
MOST２ａに対応する第１のｐ形MOSTのソー
ス、ドレインおよびゲートはそれぞれp+形ソー
ス領域１０９ａ、p+形ドレイン領域１０９ｂお
よびポリSiゲート層１０５ｂで構成され、第１図
に示したｐ形MOST２ｂに対応する第２のｐ形
MOSTのソース、ドレインおよびゲートはそれ
ぞれp+形ソース領域１０９ｃ、p+形ドレイン領
域１０９ｂおよびポリSiゲート層１０５ｃで構成
されている。これらの第１の第２およびｐ形
MOSTはp+形ドレイン領域１０９ｂを共有し、
これらのｐ形MOST以外のｐ形MOSTとはポリ
Siゲート層１０５ａおよび１０５ｄによつて電気
的に分離されている。また、第１図に示したｎ形
MOST３ａに対応する第１のｎ形MOSTのソー
ス、ドレインおよびゲートはそれぞれn+形ソー
ス領域１１０ａ、n+形ドレイン領域１１０ｂお
よびポリSiゲート層１０６ｂで構成され、第１図
に示したｎ形MSOT３ｂに対応する第２のｎ形
MOSTのソース、ドレインおよびゲートはそれ
ぞれn+形ソース領域１１０ｃ、n+形ドレイン領
域１１０ｂおよびポリSiゲート層１０６ｃで構成
されている。これらの第１および第２のｎ形
MOSTはn+形ドレイン領域１１０ｂを共有し、
これらのｎ形MOST以外のｎ形MOSTとはポリ
Siゲート層１０６ａおよび１０６ｄによつて電気
的に分離されている。なお、ドレイン接続配線膜
１１５ａおよび１１５ｂとと出力膜とによつて構
成される出力配線膜１２０によつて、上記第１の
ｐ形MOSTと上記第１のｎ形MOSTとが直列に
接続されて第１図に示したCMOSインバータ素
子１ａに対応する第１のCMOSインバータ素子
が構成されるとともに、上記第２のｐ形MOST
と上記第２のｎ形MOSTとが直列に接続されて
第１図に示したCMOSインバータ素子１ｂに対
応する第２のCMOSインバータ素子が構成され
る。更に、これらの第１および第２のCMOSイ
ンバータ素子が、VDD配線膜１１２、GND配線膜
１１４、ドレイン領域１０９ｂ，１１０ｂおよび
ゲート接続配線膜１１６によつて、並列に接続さ
れて、第１図に示した並列形CMOSインバータ
素子に対応するこの実施例の並列形CMOSイバ
ータ素子が構成される。
MOST２ａに対応する第１のｐ形MOSTのソー
ス、ドレインおよびゲートはそれぞれp+形ソー
ス領域１０９ａ、p+形ドレイン領域１０９ｂお
よびポリSiゲート層１０５ｂで構成され、第１図
に示したｐ形MOST２ｂに対応する第２のｐ形
MOSTのソース、ドレインおよびゲートはそれ
ぞれp+形ソース領域１０９ｃ、p+形ドレイン領
域１０９ｂおよびポリSiゲート層１０５ｃで構成
されている。これらの第１の第２およびｐ形
MOSTはp+形ドレイン領域１０９ｂを共有し、
これらのｐ形MOST以外のｐ形MOSTとはポリ
Siゲート層１０５ａおよび１０５ｄによつて電気
的に分離されている。また、第１図に示したｎ形
MOST３ａに対応する第１のｎ形MOSTのソー
ス、ドレインおよびゲートはそれぞれn+形ソー
ス領域１１０ａ、n+形ドレイン領域１１０ｂお
よびポリSiゲート層１０６ｂで構成され、第１図
に示したｎ形MSOT３ｂに対応する第２のｎ形
MOSTのソース、ドレインおよびゲートはそれ
ぞれn+形ソース領域１１０ｃ、n+形ドレイン領
域１１０ｂおよびポリSiゲート層１０６ｃで構成
されている。これらの第１および第２のｎ形
MOSTはn+形ドレイン領域１１０ｂを共有し、
これらのｎ形MOST以外のｎ形MOSTとはポリ
Siゲート層１０６ａおよび１０６ｄによつて電気
的に分離されている。なお、ドレイン接続配線膜
１１５ａおよび１１５ｂとと出力膜とによつて構
成される出力配線膜１２０によつて、上記第１の
ｐ形MOSTと上記第１のｎ形MOSTとが直列に
接続されて第１図に示したCMOSインバータ素
子１ａに対応する第１のCMOSインバータ素子
が構成されるとともに、上記第２のｐ形MOST
と上記第２のｎ形MOSTとが直列に接続されて
第１図に示したCMOSインバータ素子１ｂに対
応する第２のCMOSインバータ素子が構成され
る。更に、これらの第１および第２のCMOSイ
ンバータ素子が、VDD配線膜１１２、GND配線膜
１１４、ドレイン領域１０９ｂ，１１０ｂおよび
ゲート接続配線膜１１６によつて、並列に接続さ
れて、第１図に示した並列形CMOSインバータ
素子に対応するこの実施例の並列形CMOSイバ
ータ素子が構成される。
なお、Ｐ形MOSトラジスタが形成されるMOS
トランジスタ形成用区域１０９ａ，１０９ｂ，１
０９ｃは、チヤネル幅方向（第４図で上下方向）
に複数（この実施例では２つ）のコンタクト領域
が得られる幅を有している。この幅の中で１つの
コンタクト領域（図で上方の領域）ではスルーホ
ール１１３を介してp+形ソース領域１０９ａ，
１０９ｃとVDD配線膜１１２とが接続されると
ともに、スルーホール１１９を介して出力配線膜
１２０を構成するドレイン接続配線膜１１５ａと
出力膜とが接続され、他の１つのコンタクト領域
（図で下方）では、スルーホール１１３を介して
p+形ドレイン領域１０９ｂとドレイン接続配線
膜１１５ａとが接続されている。また、同様にｎ
形MOSトラジスタが形成されるMOSトランジス
タ形成用区域１１０ａ，１１０ｂ，１１０ｃも、
チヤンネル幅方向に複数（２つ）のコンタクト領
域が得られる幅を有している。
トランジスタ形成用区域１０９ａ，１０９ｂ，１
０９ｃは、チヤネル幅方向（第４図で上下方向）
に複数（この実施例では２つ）のコンタクト領域
が得られる幅を有している。この幅の中で１つの
コンタクト領域（図で上方の領域）ではスルーホ
ール１１３を介してp+形ソース領域１０９ａ，
１０９ｃとVDD配線膜１１２とが接続されると
ともに、スルーホール１１９を介して出力配線膜
１２０を構成するドレイン接続配線膜１１５ａと
出力膜とが接続され、他の１つのコンタクト領域
（図で下方）では、スルーホール１１３を介して
p+形ドレイン領域１０９ｂとドレイン接続配線
膜１１５ａとが接続されている。また、同様にｎ
形MOSトラジスタが形成されるMOSトランジス
タ形成用区域１１０ａ，１１０ｂ，１１０ｃも、
チヤンネル幅方向に複数（２つ）のコンタクト領
域が得られる幅を有している。
このように構成されたこの実施例の並列形
CMOSインバータ素子では、上記第１および第
２のCMOSインバータ素子の各単体の負荷駆動
出力の２倍の負荷駆動出力を得ることができる。
しかも、上記第１および第２のｐ形MOSTがp+
形ドレイン領域１０９ｂを共有し上記第１および
第２のｎ形MOSTがn+形ドレイン領域１１０ｂ
を共有しているので、この実施例の構成面積が、
第３図に示した従来例の構成面積の3/4に減少し、
更に、この実施例の出力容量が上記従来例の出力
容量の1/2に減少して伝搬遅延時間を減少させる
ことができる。さらに、p+形不純物拡散領域１
０９ａ〜１０９ｄ及びn+形不純物拡散領域１１
０ａ〜１１０ｄはその配列方向である一方向と直
交する他方向に沿つて配列される第１及び第２の
位置に位置するコンタクト用領域を有し、p+形
不純物拡散領域１０９ｂ及びn+形不純物拡散領
域１１０ｂそれぞれにおける第１及び第２の位置
に位置するコンタクト用領域上に第１の層間絶縁
膜を介してそれぞれ出力配線膜１２０を構成する
ためのドレイン接続配線膜１１５ａ，１１５ｂを
設けているので、これら両ドレイン接続配線１１
５ａ，１１５ｂを接続するための出力配線膜１２
０を構成するための第２の層間絶縁膜上に形成さ
れた出力膜によつて上記一方向及び他方向の面積
の増大を防げ、しかも、さらに負荷駆動能力を有
する場合に３個以上のMOSトラジスタを並列接
続される場合にあつても、出力配線膜１２０によ
つて上記一方向及び他方向の面積の増大を防げる
ものである。しかも、出力配線膜１２０を、互い
に異なるレベルに設けらたドレイン接続配線膜１
１５ａ，１１５ｂと出力膜とによつて構成し、し
かも、ドレイン接続配線膜１１５ａ，１１５ｂと
出力膜との電気的接続位置を、ドレイン接続配線
膜１１５ａ，１１５ｂがそれぞれ接続されるp+
形不純物拡散領域１０９ａ及びn+形不純物拡散
領域１１０ａのコンタクト用領域とは、異なるコ
ンタクト用領域上にて行なつているので、ドレイ
ン接続配線膜１１５ａ，１１５ｂとp+形不純物
拡散領域１０９ａ及びn+形不純物拡散領域１１
０ａとの接続位置での断線、並びにドレイン接続
配線膜１１５ａ，１１５ｂと出力膜との接続位置
での断線が全くないものである。
CMOSインバータ素子では、上記第１および第
２のCMOSインバータ素子の各単体の負荷駆動
出力の２倍の負荷駆動出力を得ることができる。
しかも、上記第１および第２のｐ形MOSTがp+
形ドレイン領域１０９ｂを共有し上記第１および
第２のｎ形MOSTがn+形ドレイン領域１１０ｂ
を共有しているので、この実施例の構成面積が、
第３図に示した従来例の構成面積の3/4に減少し、
更に、この実施例の出力容量が上記従来例の出力
容量の1/2に減少して伝搬遅延時間を減少させる
ことができる。さらに、p+形不純物拡散領域１
０９ａ〜１０９ｄ及びn+形不純物拡散領域１１
０ａ〜１１０ｄはその配列方向である一方向と直
交する他方向に沿つて配列される第１及び第２の
位置に位置するコンタクト用領域を有し、p+形
不純物拡散領域１０９ｂ及びn+形不純物拡散領
域１１０ｂそれぞれにおける第１及び第２の位置
に位置するコンタクト用領域上に第１の層間絶縁
膜を介してそれぞれ出力配線膜１２０を構成する
ためのドレイン接続配線膜１１５ａ，１１５ｂを
設けているので、これら両ドレイン接続配線１１
５ａ，１１５ｂを接続するための出力配線膜１２
０を構成するための第２の層間絶縁膜上に形成さ
れた出力膜によつて上記一方向及び他方向の面積
の増大を防げ、しかも、さらに負荷駆動能力を有
する場合に３個以上のMOSトラジスタを並列接
続される場合にあつても、出力配線膜１２０によ
つて上記一方向及び他方向の面積の増大を防げる
ものである。しかも、出力配線膜１２０を、互い
に異なるレベルに設けらたドレイン接続配線膜１
１５ａ，１１５ｂと出力膜とによつて構成し、し
かも、ドレイン接続配線膜１１５ａ，１１５ｂと
出力膜との電気的接続位置を、ドレイン接続配線
膜１１５ａ，１１５ｂがそれぞれ接続されるp+
形不純物拡散領域１０９ａ及びn+形不純物拡散
領域１１０ａのコンタクト用領域とは、異なるコ
ンタクト用領域上にて行なつているので、ドレイ
ン接続配線膜１１５ａ，１１５ｂとp+形不純物
拡散領域１０９ａ及びn+形不純物拡散領域１１
０ａとの接続位置での断線、並びにドレイン接続
配線膜１１５ａ，１１５ｂと出力膜との接続位置
での断線が全くないものである。
なお、電気的接続位置での断線を防止するため
に、出力配線膜１２０を一層にすることも考えら
れるが、この場合、出力配線膜１２０と例えば第
１及び第２の電位電源側配線膜１１２，１１４と
が同じレベルの膜として形成されるので、これら
配線膜を交差して配置できなくなるため、負荷駆
動出力回路の占有面積が非常に大きなものとなつ
てしまうものである。
に、出力配線膜１２０を一層にすることも考えら
れるが、この場合、出力配線膜１２０と例えば第
１及び第２の電位電源側配線膜１１２，１１４と
が同じレベルの膜として形成されるので、これら
配線膜を交差して配置できなくなるため、負荷駆
動出力回路の占有面積が非常に大きなものとなつ
てしまうものである。
そこで、負荷駆動出力回路の占有面積を小さく
するという観点から、出力配線膜１２０と例えば
第１及び第２の電位電源側配線膜１１２，１１４
とが交差して配置できるように、出力配線膜１２
０を上のレベルの膜として形成すると、出力配線
膜１２０とp+形不純物拡散領域１０９ａ及びn+
形不純物拡散領域１１０ａとの電気的接続位置の
段差が大きくなり、出力配線膜１２０の電気的接
続位置での断線が生じてしまうものである。
するという観点から、出力配線膜１２０と例えば
第１及び第２の電位電源側配線膜１１２，１１４
とが交差して配置できるように、出力配線膜１２
０を上のレベルの膜として形成すると、出力配線
膜１２０とp+形不純物拡散領域１０９ａ及びn+
形不純物拡散領域１１０ａとの電気的接続位置の
段差が大きくなり、出力配線膜１２０の電気的接
続位置での断線が生じてしまうものである。
要するに、上記した実施例にあつては、出力配
線膜１２０を構成する配線膜の電気的接続位置で
の断線を防止した上で、負荷駆動出力回路の占有
面積を小さくできているものである。
線膜１２０を構成する配線膜の電気的接続位置で
の断線を防止した上で、負荷駆動出力回路の占有
面積を小さくできているものである。
この実施例では、CMOSインバータ素子を２
個並列に接続した場合について述べたが、必ずし
もこれは２個に限定する必要がなく、３個以上で
あつてもよい。また、この実施例では、ポリSiゲ
ート層１０５ａおよび１０５ｄを共にVDD配線膜
１１２に接続しポリSiゲート層１０６ａおよび１
０６ｄを共にGND配線膜１１４に接続した場合
について述べたが、この発明はポリSiゲート層１
０５ａ〔またはポリSiゲート層１０５ｄ〕および
ポリSiゲート層１０６ａ〔またはポリSiゲート層
１０６ｄ〕をそれぞれVDD配線膜１１２および
GND配線膜１１４に接続することなく、p+形ソ
ース領域１０９ａ〔またはp+形ソース領域１０９
ｃ〕およびn+形ソース領域１１０ａ〔またはn+形
ソース領域１１０ｃ〕を共有する別のCMOS論
理機能素子を設けた場合にも適用できる。
個並列に接続した場合について述べたが、必ずし
もこれは２個に限定する必要がなく、３個以上で
あつてもよい。また、この実施例では、ポリSiゲ
ート層１０５ａおよび１０５ｄを共にVDD配線膜
１１２に接続しポリSiゲート層１０６ａおよび１
０６ｄを共にGND配線膜１１４に接続した場合
について述べたが、この発明はポリSiゲート層１
０５ａ〔またはポリSiゲート層１０５ｄ〕および
ポリSiゲート層１０６ａ〔またはポリSiゲート層
１０６ｄ〕をそれぞれVDD配線膜１１２および
GND配線膜１１４に接続することなく、p+形ソ
ース領域１０９ａ〔またはp+形ソース領域１０９
ｃ〕およびn+形ソース領域１１０ａ〔またはn+形
ソース領域１１０ｃ〕を共有する別のCMOS論
理機能素子を設けた場合にも適用できる。
なお、これまで、ｐ形Si基板を用いて構成され
たマスタ・スライス方式のCMOSゲートアレー
LSIを例にとり述べたが、この発明はこれに限ら
ず、ｎ形Si基板を用いて構成されたマスタ・スラ
イス方式のCMOSゲートアレーLSIにも適用する
ことができる。
たマスタ・スライス方式のCMOSゲートアレー
LSIを例にとり述べたが、この発明はこれに限ら
ず、ｎ形Si基板を用いて構成されたマスタ・スラ
イス方式のCMOSゲートアレーLSIにも適用する
ことができる。
以上、説明したように、この発明のLSIでは、
CMOS論理インバータゲート素子を複数個並列
に接続した並列形CMOS論理インバータ素子を
構成するに当り、互いに隣合う上記CMOS論理
インバータゲート素子の相互間を電気的に分離す
ることなく、それぞれの同一電位になるドレイン
領域およびソース領域を共有させたもので、上記
並列形CMOS論理インバータゲート素子の負荷
駆動出力を上記CMOS論理インバータゲート素
子単体の負荷駆動出力の並列個数倍にしながら、
その素子構成面積および出力容量をそれぞれ上記
CMOS論理インバータゲート素子単体の構成面
積および出力容量の並列個数倍より小さくするこ
とが可能となり、伝搬遅延時間を減少させること
ができる。
CMOS論理インバータゲート素子を複数個並列
に接続した並列形CMOS論理インバータ素子を
構成するに当り、互いに隣合う上記CMOS論理
インバータゲート素子の相互間を電気的に分離す
ることなく、それぞれの同一電位になるドレイン
領域およびソース領域を共有させたもので、上記
並列形CMOS論理インバータゲート素子の負荷
駆動出力を上記CMOS論理インバータゲート素
子単体の負荷駆動出力の並列個数倍にしながら、
その素子構成面積および出力容量をそれぞれ上記
CMOS論理インバータゲート素子単体の構成面
積および出力容量の並列個数倍より小さくするこ
とが可能となり、伝搬遅延時間を減少させること
ができる。
また、MOSトラジスタが形成される区域がチ
ヤネル幅方向に複数のコンタクト領域が得られる
幅を有し、しかも、出力配線膜を、不純物拡散領
域における少なくとも第１及び第２の位置に位置
するコンタクト用領域上に配設される接続配線膜
と、この接続配線膜の上層に形成された層間絶縁
膜上に形成される出力膜とを有するとともに、接
続配線膜と出力膜とが、接続配線膜が接続される
不純物拡散領域におけるコンタクト領域とは、異
なる位置のコンタクト領域上において電気的接続
されているので、出力配線膜を構成する接続配線
膜と出力膜における電気的接続位置での段線を妨
げた上で、出力配線膜によるパターン面積の増大
を防げ、しかも、パターン面積を増加することな
く３個以上のMOSトランジスタの並列接続が容
易に可能となる。すなわち、例えば第４図で、
p+形ドレイン領域１０９ｂの下方のコンタクト
領域では、この領域を使用して横方向に伸びる配
線膜によつてp+形ドレイン領域１０９ｂと他の
p+形ドレイン領域１０９ｄ等とを接続し、３つ
以上の並列構成のCMOSインバータ素子を得る
ことができる。
ヤネル幅方向に複数のコンタクト領域が得られる
幅を有し、しかも、出力配線膜を、不純物拡散領
域における少なくとも第１及び第２の位置に位置
するコンタクト用領域上に配設される接続配線膜
と、この接続配線膜の上層に形成された層間絶縁
膜上に形成される出力膜とを有するとともに、接
続配線膜と出力膜とが、接続配線膜が接続される
不純物拡散領域におけるコンタクト領域とは、異
なる位置のコンタクト領域上において電気的接続
されているので、出力配線膜を構成する接続配線
膜と出力膜における電気的接続位置での段線を妨
げた上で、出力配線膜によるパターン面積の増大
を防げ、しかも、パターン面積を増加することな
く３個以上のMOSトランジスタの並列接続が容
易に可能となる。すなわち、例えば第４図で、
p+形ドレイン領域１０９ｂの下方のコンタクト
領域では、この領域を使用して横方向に伸びる配
線膜によつてp+形ドレイン領域１０９ｂと他の
p+形ドレイン領域１０９ｄ等とを接続し、３つ
以上の並列構成のCMOSインバータ素子を得る
ことができる。
第１図はCMOSインバータ素子を２個並列に
接続した並列形CMOSインバータ素子を示す等
価回路図、第２図Ａはマスタ・スライス方式の
CMOSゲートアレーLSIの一例のマスタの内部ゲ
ート形成部分を示す平面図、第２図Ｂは第２図Ａ
のＢ−Ｂ線での断面図、第３図Ａは上記マス
タ・スライス式のCMOSゲートアレーLSIのマス
タの内部ゲート形成部分に構成された従来の並列
形CMOSインバータ素子を示す平面図、第３図
Ｂは第３図ＡのＢ−Ｂ線での断面図、第３図
Ｃは第３図ＡのＣ−Ｃ線での断面図、第３図
Ｄは第３図ＡのＤ−Ｄ線での断面図、第４図
は上記マスタ・スライス方式のCMOSゲートア
レーLSIのマスタの内部ゲート形成部分に構成さ
れたこの発明の一実施例の並列形CMOSインバ
ータ素子を示す平面図である。 図において、１００はｐ形Si基板（第１伝導形
の半導体基板）、１０１はｎ形ウエル領域（第２
伝導形のウエル領域）、１０２はｐ形MOST形成
用区域（第１のMOSトラジスタ形成用区域）、１
０３はｎ形MOST形成用区域（第２のMOSトラ
ンジスタ形成用区域）、１０５ａ，１０５ｂ，１
０５ｃ，１０５ｄおよび１０５ｅはポリSiゲート
層（第１のゲート層）、１０６ａ，１０６ｂ，１
０６ｃ，１０６ｄおよび１０６ｅはポリSiゲート
層（第２のゲート層）、１０７ａ，１０７ｂ，１
０７ｃ，１０７ｄおよび１０７ｅはゲート絶縁膜
（第１のゲート絶縁膜）、１０８ａ，１０８ｂ，１
０８ｃ，１０８ｄおよび１０８ｅはゲート絶縁膜
（第２のゲート絶縁膜）、１０９ａ，１０９ｂ，１
０９ｃおよび１０９ｄはp+形不純物拡散領域
（第１の不純物拡散領域）、１１０ａ，１１０ｂ，
１１０ｃおよび１１０ｄはn+形不純物拡散領域
（第２の不純物拡散領域）、１１２はVDD配線膜
（正電位電源側配線膜）、１１４はGND配線膜
（負電位電源側配線膜）、１１８は入力配線膜、１
２０は出力配線膜である。なお、図中同一符号は
それぞれ同一もしくは相当部分を示す。
接続した並列形CMOSインバータ素子を示す等
価回路図、第２図Ａはマスタ・スライス方式の
CMOSゲートアレーLSIの一例のマスタの内部ゲ
ート形成部分を示す平面図、第２図Ｂは第２図Ａ
のＢ−Ｂ線での断面図、第３図Ａは上記マス
タ・スライス式のCMOSゲートアレーLSIのマス
タの内部ゲート形成部分に構成された従来の並列
形CMOSインバータ素子を示す平面図、第３図
Ｂは第３図ＡのＢ−Ｂ線での断面図、第３図
Ｃは第３図ＡのＣ−Ｃ線での断面図、第３図
Ｄは第３図ＡのＤ−Ｄ線での断面図、第４図
は上記マスタ・スライス方式のCMOSゲートア
レーLSIのマスタの内部ゲート形成部分に構成さ
れたこの発明の一実施例の並列形CMOSインバ
ータ素子を示す平面図である。 図において、１００はｐ形Si基板（第１伝導形
の半導体基板）、１０１はｎ形ウエル領域（第２
伝導形のウエル領域）、１０２はｐ形MOST形成
用区域（第１のMOSトラジスタ形成用区域）、１
０３はｎ形MOST形成用区域（第２のMOSトラ
ンジスタ形成用区域）、１０５ａ，１０５ｂ，１
０５ｃ，１０５ｄおよび１０５ｅはポリSiゲート
層（第１のゲート層）、１０６ａ，１０６ｂ，１
０６ｃ，１０６ｄおよび１０６ｅはポリSiゲート
層（第２のゲート層）、１０７ａ，１０７ｂ，１
０７ｃ，１０７ｄおよび１０７ｅはゲート絶縁膜
（第１のゲート絶縁膜）、１０８ａ，１０８ｂ，１
０８ｃ，１０８ｄおよび１０８ｅはゲート絶縁膜
（第２のゲート絶縁膜）、１０９ａ，１０９ｂ，１
０９ｃおよび１０９ｄはp+形不純物拡散領域
（第１の不純物拡散領域）、１１０ａ，１１０ｂ，
１１０ｃおよび１１０ｄはn+形不純物拡散領域
（第２の不純物拡散領域）、１１２はVDD配線膜
（正電位電源側配線膜）、１１４はGND配線膜
（負電位電源側配線膜）、１１８は入力配線膜、１
２０は出力配線膜である。なお、図中同一符号は
それぞれ同一もしくは相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１伝導形の半導体基板、 この半導体基板の主面に形成された第２伝導形
のウエル領域、 このウエル領域の主面上に、一方向に沿つて隣
接同志間に所定間隔をもつて並列に配置され、そ
れぞれがゲート絶縁膜を介して形成されたｍ個
（ｍは２以上の正の整数）の第１のゲート電極層、 これらｍ個の第１のゲート電極層の隣接同志間
及び上記一方向の両外側における上記ウエル領域
の主面に形成され、それぞれが上記一方向と直交
する他方向に沿つて配列される少なくとも第１及
び第２の位置に位置するコンタクト用領域を有し
た（ｍ＋１）個の第１伝導形の第１不純物拡散領
域、 上記半導体基板の主面上に、一方向に沿つて隣
接同志間に所定間隔をもつて並列に配置され、そ
れぞれが上記第１のゲート電極層と対をなして対
向配置されるとともにゲート絶縁膜を介して形成
されたｍ個の第２のゲート電極層、 これらｍ個の第２のゲート電極層の隣接同志間
及び上記一方向の両外側における上記半導体基板
の主面に形成され、それぞれが上記他方向に沿つ
て配列される少なくとも第１及び第２の位置に位
置するコンタクト用領域を有した（ｍ＋１）個の
第２伝導形の第２不純物拡散領域を備え、 上記第１及び第２のゲート電極層の上層に形成
された層間絶縁膜上に形成され、上記ｍ個の第１
のゲート電極層のうちの連続して配置されたｈ個
（ｈ≦ｍ、ｈは２以上の正の整数）の第１のゲー
ト電極層とこれらｈ個の第１のゲート電極層に対
向配置されたｈ個の第２のゲート電極層とを電気
的に接続する入力配線膜と、 上記第１及び第２のゲート電極層の上層に形成
された層間絶縁膜上に形成され、上記ｈ個の第１
のゲート電極層の隣接同志間及び上記一方向の両
外側に配置された（ｈ＋１）個の第１不純物拡散
領域の奇数番目の第１不純物拡散領域における上
記第１の位置に位置するコンタクト用領域と電気
的に接続された第１電位電源側配線膜と、 上記第１及び第２のゲート電極層の上層に形成
された層間絶縁膜上に形成され、上記ｈ個の第２
のゲート電極層の隣接同志間及び上記一方向の両
外側に配置された（ｈ＋１）個の第２不純物拡散
領域の奇数番目の第２不純物拡散領域における上
記第１の位置に位置するコンタクト用領域と電気
的に接続された第２電位電源側配線膜と、 上記第１及び第２のゲート電極層の上層に形成
された層間絶縁膜上に形成され、上記（ｈ＋１）
個の第１不純物拡散領域の偶数番目の第１不純物
拡散領域における少なくとも上記第１及び第２の
位置に位置するコンタクト用領域上に配設される
とともに上記第１及び第２の位置に位置するコン
タクト用領域の一方の領域と電気的に接続される
第１の接続配線膜と、上記第１及び第２のゲート
電極層の上層に形成された層間絶縁膜上に形成さ
れ、上記（ｈ＋１）個の第２不純物拡散領域の偶
数番目の第２不純物拡散領域における少なくとも
上記第１及び第２の位置に位置するコンタクト用
領域上に配設されるとともに上記第１及び第２の
位置に位置するコンタクト用領域の一方の領域と
電気的に接続される第２の接続配線膜と、これら
第１及び第２の接続配線膜の上層に形成された層
間絶縁膜上に形成され、上記第１の接続配線膜が
接続された上記第１不純物拡散領域のコンタクト
用領域と異なる位置の第１不純物拡散領域のコン
タクト用領域上において上記第１の接続配線膜と
電気的に接続されるとともに上記第２の接続配線
膜が接続された上記第２不純物拡散領域のコンタ
クト用領域と異なる位置の第２不純物拡散領域の
コンタクト用領域上において上記第２の接続配線
膜と電気的に接続される出力膜とを有した出力配
線膜と、 上記ｈ個の第１のゲート電極層と、上記（ｈ＋
１）個の第１不純物拡散領域と、上記ｈ個の第２
のゲート電極層と、上記（ｈ＋１）個の第２不純
物拡散領域とによつて構成される。CMOSイン
バータ素子をｈ個並列接続した負荷駆動出力回路
を設けたことを特徴とする大規模半導体集積回路
装置。 ２ 負荷駆動出力回路を構成する一端に位置する
第１不純物拡散領域及びこの第１不純物拡散領域
と対向する第２不純物拡散領域は、この負荷駆動
出力回路とは別の回路を構成するためのCMOS
インバータ素子の第１不純物拡散領域及び第２不
純物拡散領域と供用されていることを特徴とする
特許請求の範囲第１項記載の大規模半導体集積回
路装置。 ３ 出力配線膜の第１及び第２の接続配線膜と第
１電位電源側配線膜と第２電位電源側配線膜とは
同じレベルの層に形成されていることを特徴とす
る特許請求の範囲第１項または第２項記載の大規
模半導体集積回路装置。 ４ 入力配線膜は、第１及び第２のゲート電極層
の上層に形成された層間絶縁膜上に形成され、上
記ｈ個の第１のゲート電極層とｈ個の第２のゲー
ト電極層とを電気的に接続する接続配線膜とこの
接続配線膜の上層に形成された入力膜とを有した
ことを特徴とする特許請求の範囲第１項ないし第
３項のいずれかに記載の大規模半導体集積回路装
置。 ５ 入力配線膜の接続配線膜と出力配線膜の第１
及び第２の接続配線膜とは同じレベルの層に形成
され、入力配線膜の入力膜と出力配線膜の出力膜
とは同じレベルの層に形成されていることを特徴
とする特許請求の範囲第４項記載の大規模半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010501A JPS58127348A (ja) | 1982-01-25 | 1982-01-25 | 大規模半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010501A JPS58127348A (ja) | 1982-01-25 | 1982-01-25 | 大規模半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127348A JPS58127348A (ja) | 1983-07-29 |
| JPH0442830B2 true JPH0442830B2 (ja) | 1992-07-14 |
Family
ID=11751941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57010501A Granted JPS58127348A (ja) | 1982-01-25 | 1982-01-25 | 大規模半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127348A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196966A (ja) * | 1984-03-21 | 1985-10-05 | Toshiba Corp | 相補型半導体装置 |
| JPS60231356A (ja) * | 1984-04-28 | 1985-11-16 | Mitsubishi Electric Corp | 相補形金属酸化膜半導体集積回路装置 |
| JPH0695570B2 (ja) * | 1985-02-07 | 1994-11-24 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPS61248445A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 集積回路 |
| JP2960428B2 (ja) * | 1988-12-28 | 1999-10-06 | 旭化成マイクロシステム株式会社 | スイッチアレイ用半導体装置の製造方法 |
| JP2997479B2 (ja) * | 1989-06-12 | 2000-01-11 | 三菱電機株式会社 | ゲートアレイ |
| JP4543061B2 (ja) * | 2007-05-15 | 2010-09-15 | 株式会社東芝 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
-
1982
- 1982-01-25 JP JP57010501A patent/JPS58127348A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58127348A (ja) | 1983-07-29 |
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