JPH031837B2 - - Google Patents
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- JPH031837B2 JPH031837B2 JP56099802A JP9980281A JPH031837B2 JP H031837 B2 JPH031837 B2 JP H031837B2 JP 56099802 A JP56099802 A JP 56099802A JP 9980281 A JP9980281 A JP 9980281A JP H031837 B2 JPH031837 B2 JP H031837B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- G—PHYSICS
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- G11C—STATIC STORES
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Description
【発明の詳細な説明】
本発明は金属−酸化物−半導体（MOS）ラン
ダムアクセスメモリ（RAM）のMOS構造の分野
に関するものであり、更に詳しくいえば、スタチ
ツクMOS RAM用のメモリセル構造に関するも
のである。
ダムアクセスメモリ（RAM）のMOS構造の分野
に関するものであり、更に詳しくいえば、スタチ
ツクMOS RAM用のメモリセル構造に関するも
のである。
スタチツクMOS RAMは２進データを貯える
ためのメモリセルとして双安定フリツプフロツプ
回路を通常用いている。４個のトランジスタと２
個の抵抗負荷でされる特に有用な１つのフリツプ
フロツプ回路が小型で、電力消費量が少いために
各種のメモリセル構造にしばしば用いられてい
る。
ためのメモリセルとして双安定フリツプフロツプ
回路を通常用いている。４個のトランジスタと２
個の抵抗負荷でされる特に有用な１つのフリツプ
フロツプ回路が小型で、電力消費量が少いために
各種のメモリセル構造にしばしば用いられてい
る。
従来は、トランジスタと各メモリセル内の相互
接続部を形成するために、アルミニウム層に組合
わされた１つの多結晶シリコン（ポリシリコン）
層でメモリセルが作られていた。とくに、電源
（Vcc）相互接続と、接地線（Vss）相互接続と、
データ線相互接続のためにアルミニウム線が利用
される。金属線は適切に機能するが、全ての重要
な相互接続レベルが同一平面内にあるから、処理
されるシリコンウエハーの貴重なスペースを占め
る。そのためにウエハーの歩留りが低下すること
になる。歩留りの問題の一部は、セルをアクセス
するためにセルを貫通して延びるビツト線へ抵抗
負荷を接続してVcc接続のための金属線を無く
し、セルの寸法を一層小さくすることにより、解
決されている。最近、セルの中に第２のポリシリ
コン層を導入することにより、セルの寸法が更に
小さくされた。第２のポリシリコン層はVcc相互
接続部と負荷抵抗を形成するために用いられ、ア
ルミニウム層はデータ線相互接続部として用いら
れる。Vcc相互接続のためにＮ＋拡散シリコン層
が用いられる。
接続部を形成するために、アルミニウム層に組合
わされた１つの多結晶シリコン（ポリシリコン）
層でメモリセルが作られていた。とくに、電源
（Vcc）相互接続と、接地線（Vss）相互接続と、
データ線相互接続のためにアルミニウム線が利用
される。金属線は適切に機能するが、全ての重要
な相互接続レベルが同一平面内にあるから、処理
されるシリコンウエハーの貴重なスペースを占め
る。そのためにウエハーの歩留りが低下すること
になる。歩留りの問題の一部は、セルをアクセス
するためにセルを貫通して延びるビツト線へ抵抗
負荷を接続してVcc接続のための金属線を無く
し、セルの寸法を一層小さくすることにより、解
決されている。最近、セルの中に第２のポリシリ
コン層を導入することにより、セルの寸法が更に
小さくされた。第２のポリシリコン層はVcc相互
接続部と負荷抵抗を形成するために用いられ、ア
ルミニウム層はデータ線相互接続部として用いら
れる。Vcc相互接続のためにＮ＋拡散シリコン層
が用いられる。
多層構造によりメモリセルの寸法が小さくなつ
たが、二重ポリミリコン構造により他の歩留り問
題は生じてきた。１つの問題は、埋込まれている
接触領域に交差する第２のポリシリコン層から起
る。埋込まれている接触領域との交差により、処
理されるウエハーの不良密度が高くなる。
たが、二重ポリミリコン構造により他の歩留り問
題は生じてきた。１つの問題は、埋込まれている
接触領域に交差する第２のポリシリコン層から起
る。埋込まれている接触領域との交差により、処
理されるウエハーの不良密度が高くなる。
二重ポリシリコン構造では、付加されたポリシ
リコン層をそれに隣接する層から分離させるため
に二酸化シリコン層を設けることが必要になるか
ら、二重ポリシリコン構造では更に歩留りの問題
が生ずる。また、そのために工程が増加する。そ
して工程が増加するとシリコンウエハーの歩留り
が悪影響を受ける。
リコン層をそれに隣接する層から分離させるため
に二酸化シリコン層を設けることが必要になるか
ら、二重ポリシリコン構造では更に歩留りの問題
が生ずる。また、そのために工程が増加する。そ
して工程が増加するとシリコンウエハーの歩留り
が悪影響を受ける。
本発明によれば、電源線および接地線とともに
フリツプフロツプを構成するように配置される交
差結合された第１と第２の駆動電界効果トランジ
スタおよび第１と第２の負荷抵抗と、前記フリツ
プフロツプをデータでアクセスするために語線お
よび第１と第２のデータ線とともに配置される第
１と第２の転送トランジスタとを備える半導体基
板上のメモリセルであつて、メモリセル構造の部
品は絶縁領域により互いに分離される領域内に形
成され、前記部品は、埋込まれている接地線と駆
動トランジスタおよび転送トランジスタのそれぞ
れのソースとドレインを形成するために基板内に
形成される第１の導電領域と、第１の部分と分離
された第２の部分を形成するために絶縁領域内で
前記第１の導電領域の上に形成される第２の導電
領域と、絶縁領域の表面で前記第１の導電領域の
上に形成されて第１と第２のデータ線を形成する
金属領域とを備え、埋込まれた接地線は第１と第
２の駆動トランジスタのソース領域へ接続され、
前記第１の部分は語線と転送トランジスタのゲー
ト領域を形成し、前記第２の部分は駆動トランジ
スタのゲート領域と、第１および第２の負荷抵抗
と、電源線とを形成し、電源線は埋込まれた接地
線のすぐ上をその埋込まれた接地線の平行に向け
られ、前記第２の部分は前記絶縁領域の中を第１
の導電領域まで入つて第１の接続部と第２の接続
部を形成し、その第１の接続部は第２の転送トラ
ンジスタのソースと第２の駆動トランジスタのゲ
ートおよび第１の駆動トランジスタのドレインの
間にあり、前記第２の接続部は第１の転送トラン
ジスタのソースと、第１の駆動トランジスタのゲ
ートと、第２の駆動トランジスタのドレインとの
間にあり、前記金属領域は前記絶縁領域の中を前
記第１の導電領域まで入つて第３の接続部と第４
の接続部を形成し、第３の接続部は第１のデータ
線と第１の転送トランジスタのドレイン領域の間
であり、前記第４の接続部は第２のデータ線と第
２の転送トランジスタのドレイン領域の間である
メモリセル構造が得られる。
フリツプフロツプを構成するように配置される交
差結合された第１と第２の駆動電界効果トランジ
スタおよび第１と第２の負荷抵抗と、前記フリツ
プフロツプをデータでアクセスするために語線お
よび第１と第２のデータ線とともに配置される第
１と第２の転送トランジスタとを備える半導体基
板上のメモリセルであつて、メモリセル構造の部
品は絶縁領域により互いに分離される領域内に形
成され、前記部品は、埋込まれている接地線と駆
動トランジスタおよび転送トランジスタのそれぞ
れのソースとドレインを形成するために基板内に
形成される第１の導電領域と、第１の部分と分離
された第２の部分を形成するために絶縁領域内で
前記第１の導電領域の上に形成される第２の導電
領域と、絶縁領域の表面で前記第１の導電領域の
上に形成されて第１と第２のデータ線を形成する
金属領域とを備え、埋込まれた接地線は第１と第
２の駆動トランジスタのソース領域へ接続され、
前記第１の部分は語線と転送トランジスタのゲー
ト領域を形成し、前記第２の部分は駆動トランジ
スタのゲート領域と、第１および第２の負荷抵抗
と、電源線とを形成し、電源線は埋込まれた接地
線のすぐ上をその埋込まれた接地線の平行に向け
られ、前記第２の部分は前記絶縁領域の中を第１
の導電領域まで入つて第１の接続部と第２の接続
部を形成し、その第１の接続部は第２の転送トラ
ンジスタのソースと第２の駆動トランジスタのゲ
ートおよび第１の駆動トランジスタのドレインの
間にあり、前記第２の接続部は第１の転送トラン
ジスタのソースと、第１の駆動トランジスタのゲ
ートと、第２の駆動トランジスタのドレインとの
間にあり、前記金属領域は前記絶縁領域の中を前
記第１の導電領域まで入つて第３の接続部と第４
の接続部を形成し、第３の接続部は第１のデータ
線と第１の転送トランジスタのドレイン領域の間
であり、前記第４の接続部は第２のデータ線と第
２の転送トランジスタのドレイン領域の間である
メモリセル構造が得られる。
本発明のメモリセル構造は従来の単一ポリシリ
コン構造よりも小型にできる。
コン構造よりも小型にできる。
更に、本発明は工程の数と相互レベルの数を減
少させることができ、それにより、典型的な二重
ポリシリコン構造と比較して、処理されるウエハ
ーの歩留りを高くできる。
少させることができ、それにより、典型的な二重
ポリシリコン構造と比較して、処理されるウエハ
ーの歩留りを高くできる。
本発明は、各メモリセルの回路を形成するため
に３種類の導電領域すなわち導電層を用いる、ス
タチツクMOS RAM用の単一ポリシリコン構造
を得ることにより先行技術の諸欠点を解消するも
のである。それらの導電領域は、回路の相互接続
部を除き、絶縁領域により互いに分離される。Ｎ
＋形シリコンの第１の導電領域は、基板の選択さ
れた部分内に形成されてメモリセルの埋込まれた
接地線と、トランジスタのソース領域およびドレ
イン領域を形成する。メモリセルの語線と、トラ
ンジスタのゲート領域と、負荷抵抗と、電源線を
作るために、ポリシリコンの第２の導電領域が第
１の領域の上に形成される。平行な一対のデータ
線を作るために第１と第２の導電領域の上に金属
領域が形成される。埋込まれた接地線が、ポリシ
リコン領域の電源線部分のすぐ下をその電源線に
平行に延びるために、メモリセルの寸法は小さく
される。また、単一ポリシリコン層すなわち単一
ポリシリコン領域を用いることにより、工程数と
相互接続レベルの数が減少させられる。その結
果、シリコンウエハーの歩留りが高くなる。
に３種類の導電領域すなわち導電層を用いる、ス
タチツクMOS RAM用の単一ポリシリコン構造
を得ることにより先行技術の諸欠点を解消するも
のである。それらの導電領域は、回路の相互接続
部を除き、絶縁領域により互いに分離される。Ｎ
＋形シリコンの第１の導電領域は、基板の選択さ
れた部分内に形成されてメモリセルの埋込まれた
接地線と、トランジスタのソース領域およびドレ
イン領域を形成する。メモリセルの語線と、トラ
ンジスタのゲート領域と、負荷抵抗と、電源線を
作るために、ポリシリコンの第２の導電領域が第
１の領域の上に形成される。平行な一対のデータ
線を作るために第１と第２の導電領域の上に金属
領域が形成される。埋込まれた接地線が、ポリシ
リコン領域の電源線部分のすぐ下をその電源線に
平行に延びるために、メモリセルの寸法は小さく
される。また、単一ポリシリコン層すなわち単一
ポリシリコン領域を用いることにより、工程数と
相互接続レベルの数が減少させられる。その結
果、シリコンウエハーの歩留りが高くなる。
以下、図面を参照して本発明を詳細に説明す
る。
る。
まず第１図を参照して、スタチツクメモリアレ
イからの一対のスタチツクメモリセル１０，１２
が本発明の好適な実施例を示す。図示のために、
第１図ではセル１０，１２は破線１３で分離され
ている。また、２つのセルの導電領域と接点だけ
が示されている。第１図には接触酸化物カツトが
破線ボツクスで示されている。このスタチツクメ
モリアレイの各メモリセルは隣りのメモリセルと
共通の部品を共用している。部品を共用する方法
については後で詳しく説明する。
イからの一対のスタチツクメモリセル１０，１２
が本発明の好適な実施例を示す。図示のために、
第１図ではセル１０，１２は破線１３で分離され
ている。また、２つのセルの導電領域と接点だけ
が示されている。第１図には接触酸化物カツトが
破線ボツクスで示されている。このスタチツクメ
モリアレイの各メモリセルは隣りのメモリセルと
共通の部品を共用している。部品を共用する方法
については後で詳しく説明する。
第２図はセル１０の電気回路図である。このセ
ルは、交差結合された一対の駆動トランジスタ１
６，１８と、一対の負荷抵抗２０，２２と、電源
線すなわちVcc線２４と、接地線すなわちVss線
２６とで構成された標準的なフリツプフロツプ１
４を含む。一対の転送トランジスタ２８，３０が
フリツプ１４に結合される。それらの転送トラン
ジスタは、フリツプフロツプ１４内のデータをア
クセスするために、一対のデータ線３２，３４と
語線３６とともに構成される。セル１０の構成部
品は半導体基板３８の上に作られ、第３ａ〜３ｄ
図に示されているように、電気接続部以外の部分
は、絶縁領域４０により互いに分離される。絶縁
領域４０はなるべく二酸化けい素を用いる。
ルは、交差結合された一対の駆動トランジスタ１
６，１８と、一対の負荷抵抗２０，２２と、電源
線すなわちVcc線２４と、接地線すなわちVss線
２６とで構成された標準的なフリツプフロツプ１
４を含む。一対の転送トランジスタ２８，３０が
フリツプ１４に結合される。それらの転送トラン
ジスタは、フリツプフロツプ１４内のデータをア
クセスするために、一対のデータ線３２，３４と
語線３６とともに構成される。セル１０の構成部
品は半導体基板３８の上に作られ、第３ａ〜３ｄ
図に示されているように、電気接続部以外の部分
は、絶縁領域４０により互いに分離される。絶縁
領域４０はなるべく二酸化けい素を用いる。
次に第３ａ〜３ｄ図も参照して、Ｐ−形３８内
のＮ＋42が、トランジスタ１６，１８，２８，３
０のそれぞれのドレイン領域４４，４８，５２，
５６と、ソース領域４６，５０，５４，５８と、
埋込まれた接地線２６とを形成するための導電領
域を作る。第３ａ，３ｂ，３ｄ図に示されている
ように、埋込まれた接地線２６にはりんがドーブ
されているのに、ドレイン領域およびソース領域
４４〜５８にはひ素がドーブされているから、接
地線２６はそれらの領域より厚いＮ＋層である。
駆動トランジスタ１６，１８のソース領域４６，
５０は埋込まれている接地線２６の上に重ねら
れ、または接地線２６へ接続される。セル１０の
他の部分は絶縁領域４０により接地線２６から分
離される。
のＮ＋42が、トランジスタ１６，１８，２８，３
０のそれぞれのドレイン領域４４，４８，５２，
５６と、ソース領域４６，５０，５４，５８と、
埋込まれた接地線２６とを形成するための導電領
域を作る。第３ａ，３ｂ，３ｄ図に示されている
ように、埋込まれた接地線２６にはりんがドーブ
されているのに、ドレイン領域およびソース領域
４４〜５８にはひ素がドーブされているから、接
地線２６はそれらの領域より厚いＮ＋層である。
駆動トランジスタ１６，１８のソース領域４６，
５０は埋込まれている接地線２６の上に重ねら
れ、または接地線２６へ接続される。セル１０の
他の部分は絶縁領域４０により接地線２６から分
離される。
多結晶シリコン領域６０が絶縁領域４０の中で
Ｎ＋領域４２の上に形成されて第２の導電領域を
形成する。ポリシリコン領域６０は部分６２と６
４に分離される。転送トランジスタ２８，３０の
それぞれのゲート領域６６，６８と語線３６が部
分６２を共有する。分離された部分６４は駆動ト
ランジスタ１６，１８のそれぞれのゲート領域７
０，７２と、負荷抵抗２０，２２およびVcc線２
４を形成する。このようにすると、Vcc線２４が
埋込まれているVss線２６のすぐ上にVss線２６
に平行に向けられるから、セル１０の貴重なスペ
ースが節約される。ゲート領域７０，７２は負荷
抵抗２０，２２の一方の端子へそれぞれ接続され
る。負荷抵抗２０，２２の他方の端子はVcc線２
４に垂直に隣接する。負荷抵抗２０，２２は部分
６４内の高濃度にドープされたポリシリコンから
作られいるから、２０，２２は高い抵抗率特性を
維持する。
Ｎ＋領域４２の上に形成されて第２の導電領域を
形成する。ポリシリコン領域６０は部分６２と６
４に分離される。転送トランジスタ２８，３０の
それぞれのゲート領域６６，６８と語線３６が部
分６２を共有する。分離された部分６４は駆動ト
ランジスタ１６，１８のそれぞれのゲート領域７
０，７２と、負荷抵抗２０，２２およびVcc線２
４を形成する。このようにすると、Vcc線２４が
埋込まれているVss線２６のすぐ上にVss線２６
に平行に向けられるから、セル１０の貴重なスペ
ースが節約される。ゲート領域７０，７２は負荷
抵抗２０，２２の一方の端子へそれぞれ接続され
る。負荷抵抗２０，２２の他方の端子はVcc線２
４に垂直に隣接する。負荷抵抗２０，２２は部分
６４内の高濃度にドープされたポリシリコンから
作られいるから、２０，２２は高い抵抗率特性を
維持する。
転送トランジスタ２８のソース領域５４は接点
領域７４において駆動トランジスタ１６のゲート
へ接続される。同様に、駆動トランジスタ１６の
ゲート領域７０は接触領域７６において駆動トラ
ンジスタ１８のドレン領域４８へ結合される。そ
の結果、転送トランジスタ２８のソース領域５４
と、駆動トランジスタ１６のゲート領域７０と、
駆動トランジスタ１８のドレイン領域４８との間
に接続部７８（第２図）が形成される。対応する
接続部８０（第２図）が転送トランジスタ３０の
ソース領域５８と、駆動トランジスタ１８のゲー
ト領域７２と、駆動トランジスタ１６のドレイン
領域との間の接触領域８２に形成される。
領域７４において駆動トランジスタ１６のゲート
へ接続される。同様に、駆動トランジスタ１６の
ゲート領域７０は接触領域７６において駆動トラ
ンジスタ１８のドレン領域４８へ結合される。そ
の結果、転送トランジスタ２８のソース領域５４
と、駆動トランジスタ１６のゲート領域７０と、
駆動トランジスタ１８のドレイン領域４８との間
に接続部７８（第２図）が形成される。対応する
接続部８０（第２図）が転送トランジスタ３０の
ソース領域５８と、駆動トランジスタ１８のゲー
ト領域７２と、駆動トランジスタ１６のドレイン
領域との間の接触領域８２に形成される。
シリコンまたは銅のようなドーパントを含んで
いるアルミニウム領域８４が絶縁領域４０の上面
内で、Ｎ＋拡散領域４２とポリシリコン領域との
上部の位置に形成されて、データ線３２，３４を
形成する。各データ線は転送トランジスタの対応
するドレイン領域への接続部を形成する。データ
線３２が絶縁領域４０を貫通して転送トランジス
タ２８のドレイン領域５２まで延長している場所
にある接触領域８８に１つの接続部８６が形成さ
れる。データ線３４が絶縁領域を貫いて転送トラ
ンジスタ３０のドレイン領域５６まで延びている
場所における接触領域９２に別の接続部９０が形
成される。接触領域８８と９２、または接続部８
６，９０は隣りのメモリセル１２により共用され
る。
いるアルミニウム領域８４が絶縁領域４０の上面
内で、Ｎ＋拡散領域４２とポリシリコン領域との
上部の位置に形成されて、データ線３２，３４を
形成する。各データ線は転送トランジスタの対応
するドレイン領域への接続部を形成する。データ
線３２が絶縁領域４０を貫通して転送トランジス
タ２８のドレイン領域５２まで延長している場所
にある接触領域８８に１つの接続部８６が形成さ
れる。データ線３４が絶縁領域を貫いて転送トラ
ンジスタ３０のドレイン領域５６まで延びている
場所における接触領域９２に別の接続部９０が形
成される。接触領域８８と９２、または接続部８
６，９０は隣りのメモリセル１２により共用され
る。
次に、単一ポリシリコンメモリセル１０の以上
説明した好適な実施例を作る方法について説明す
る。基板３８としてＰ形単結晶半導体シリコン板
が用いられる。この基板すなわちウエハー３８の
上に作られる単一セル構造は、ウエハー面積のう
ちのほんの僅かな部分を表すにすぎない。最初
に、このウエハーを窒化シリコン層（図示せず）
で覆う。それから、その窒化シリコン層の一部を
エツチングにより除去する。次に、ウエハーの表
面のうち窒化シリコンで覆われていない部分上に
絶縁層を通常の技術で成長させる。その後で、残
つている窒化シリコン層をエツチングで除去す
る。これからメモリセルの形成を開始する。ま
ず、基板の酸化されていない部分にＮ形不純物を
ドーピングすることにより、埋込まれる接地線を
Ｐ−ウエハー中に注入する。次に、作るべきエン
ハンス形トランジスタ１６，１８，２８，３０の
ゲート領域の下側で、ドレイン領域とソース領域
との間となる基板３８の場所に、エンハンスメン
ト注入を行う。基板中のそれらの特定の領域に形
成される薄い層は、エンハンス形トランジスタの
オン−オフ特性を良くするためにＰ＋形不純物が
ドープされる。トランジスタ３０，３２のための
エンハンスメント層９４，９６が第３ａ，３ｃ図
にそれぞれ示されている。トランジスタ１６，１
８のためのエンハンスメント層は図示していな
い。
説明した好適な実施例を作る方法について説明す
る。基板３８としてＰ形単結晶半導体シリコン板
が用いられる。この基板すなわちウエハー３８の
上に作られる単一セル構造は、ウエハー面積のう
ちのほんの僅かな部分を表すにすぎない。最初
に、このウエハーを窒化シリコン層（図示せず）
で覆う。それから、その窒化シリコン層の一部を
エツチングにより除去する。次に、ウエハーの表
面のうち窒化シリコンで覆われていない部分上に
絶縁層を通常の技術で成長させる。その後で、残
つている窒化シリコン層をエツチングで除去す
る。これからメモリセルの形成を開始する。ま
ず、基板の酸化されていない部分にＮ形不純物を
ドーピングすることにより、埋込まれる接地線を
Ｐ−ウエハー中に注入する。次に、作るべきエン
ハンス形トランジスタ１６，１８，２８，３０の
ゲート領域の下側で、ドレイン領域とソース領域
との間となる基板３８の場所に、エンハンスメン
ト注入を行う。基板中のそれらの特定の領域に形
成される薄い層は、エンハンス形トランジスタの
オン−オフ特性を良くするためにＰ＋形不純物が
ドープされる。トランジスタ３０，３２のための
エンハンスメント層９４，９６が第３ａ，３ｃ図
にそれぞれ示されている。トランジスタ１６，１
８のためのエンハンスメント層は図示していな
い。
次の工程においては、ウエハー全面に絶縁層が
付着される。それから、後でそれぞれ形成される
ソース領域５４と、ドレイン領域４８と、ソース
領域５８と、ドレイン領域４４とのための接触領
域７４，７６，８２を露出させるために、絶縁層
のうちそれらの接触領域を形成する部分をエツチ
ングで除去する。
付着される。それから、後でそれぞれ形成される
ソース領域５４と、ドレイン領域４８と、ソース
領域５８と、ドレイン領域４４とのための接触領
域７４，７６，８２を露出させるために、絶縁層
のうちそれらの接触領域を形成する部分をエツチ
ングで除去する。
次に、ウエハーの表面に多結晶シリコン層を付
着する。その結果、接触領域７４，７６，８２が
被覆される。それから、多結晶シリコン層の一部
にＮ−形不純物をドープする。その後で、ゲート
領域と、相互接続部と、負荷抵抗領域とを形成す
るために、多結晶シリコン層のうちそれらの領域
などが形成される部分をエツチングで除去するた
めにマスクが用いられる。
着する。その結果、接触領域７４，７６，８２が
被覆される。それから、多結晶シリコン層の一部
にＮ−形不純物をドープする。その後で、ゲート
領域と、相互接続部と、負荷抵抗領域とを形成す
るために、多結晶シリコン層のうちそれらの領域
などが形成される部分をエツチングで除去するた
めにマスクが用いられる。
次に、駆動トランジスタ１６，１８と転送トラ
ンジスタ２８，３０のドレイン領域とソース領域
を基板の第２の部分にイオン注入により形成す
る。駆動トランジスタ１６，１８のソース領域４
６，５０を、それらのソース領域が埋込まれてい
るVcc線２６の上に重なり合うようにして、イオ
ン注入により形成する。それと同時に、残りのポ
リシリコン層のうち、抵抗マスクでＮ形不純物の
ドーピングを阻止する負荷抵抗領域を除く部分へ
Ｎ形不純物をドーピングする。
ンジスタ２８，３０のドレイン領域とソース領域
を基板の第２の部分にイオン注入により形成す
る。駆動トランジスタ１６，１８のソース領域４
６，５０を、それらのソース領域が埋込まれてい
るVcc線２６の上に重なり合うようにして、イオ
ン注入により形成する。それと同時に、残りのポ
リシリコン層のうち、抵抗マスクでＮ形不純物の
ドーピングを阻止する負荷抵抗領域を除く部分へ
Ｎ形不純物をドーピングする。
それらが別の絶縁層を付着する。ここで、付着
された二酸化けい素層の全てが組合わされて、接
触領域７４，７６，８２を除いてポリシリコン層
部分を囲む一様な絶縁層を形成することに注意す
べきである。次の工程においては、絶縁層の部分
を転送トランジスタ２８，３０のドレイン領域５
２，５６の上の接触領域８８，９２までエツチン
グで除去する。それから、転送トランジスタ２
８，３０のドレイン領域５２，５６へ接続される
ように、ウエハーの全面にアルミニウム層を付着
する。最後の工程では、接触領域８８，９２へ接
続されるデータ線を形成するために、アルミニウ
ム層の部分をエツチングで除去する。これでこの
メモリセルの製作が完了する。しかし、保護膜と
してウエハー全面に不働態酸化物膜（図示せず）
を付着させることもできる。
された二酸化けい素層の全てが組合わされて、接
触領域７４，７６，８２を除いてポリシリコン層
部分を囲む一様な絶縁層を形成することに注意す
べきである。次の工程においては、絶縁層の部分
を転送トランジスタ２８，３０のドレイン領域５
２，５６の上の接触領域８８，９２までエツチン
グで除去する。それから、転送トランジスタ２
８，３０のドレイン領域５２，５６へ接続される
ように、ウエハーの全面にアルミニウム層を付着
する。最後の工程では、接触領域８８，９２へ接
続されるデータ線を形成するために、アルミニウ
ム層の部分をエツチングで除去する。これでこの
メモリセルの製作が完了する。しかし、保護膜と
してウエハー全面に不働態酸化物膜（図示せず）
を付着させることもできる。
第１図は半導体チツプ上のスタチツクメモリア
レイのうちの一対の共用メモリセルの、３つの連
続する領域のみを示す拡大平面図、第２図は第１
図に示されているセルの１つの回路図、第３ａ〜
３ｄ図は第１図の線ａ−ａ，ｂ−ｂ，ｃ−ｃ，ｄ
−ｄに沿つてそれぞれ切断した、絶縁領域と基板
を含む第１図のセルの断面図である。 ２４……電源線、２６……接地線、３２，３４
……データ線、３６……語線、４０……絶縁領
域、４２，６０……導電領域、７８，８０，８
６，９０……接続部、８４……金属領域、８８，
９２……接触領域。
レイのうちの一対の共用メモリセルの、３つの連
続する領域のみを示す拡大平面図、第２図は第１
図に示されているセルの１つの回路図、第３ａ〜
３ｄ図は第１図の線ａ−ａ，ｂ−ｂ，ｃ−ｃ，ｄ
−ｄに沿つてそれぞれ切断した、絶縁領域と基板
を含む第１図のセルの断面図である。 ２４……電源線、２６……接地線、３２，３４
……データ線、３６……語線、４０……絶縁領
域、４２，６０……導電領域、７８，８０，８
６，９０……接続部、８４……金属領域、８８，
９２……接触領域。
Claims (1)
- 【特許請求の範囲】 １ 電源線２４および接地線２６とともにフリツ
プフロツプ１４を構成するように配置される交差
結合された第１と第２の駆動電界効果トランジス
タ１６，１８および第１と第２の負荷抵抗２０，
２２と、前記フリツプフロツプのデータをアクセ
スするために語線３６および第１と第２のデータ
線３２，３４とともに配置される第１と第２の転
送トランジスタ２８，３０とを備える半導体基板
３８上のメモリセル構造であつて、 メモリセル構造の部品は絶縁領域４０により互
いに分離される領域内に形成され、前記部品は、
埋込まれている接地線２６と駆動トランジスタお
よび転送トランジスタのそれぞれのソース４６，
５０，５４，５８とドレイン４４，４８，５２，
５６を形成するために基板３８内に形成される第
１の導電領域４２と、前記メモリセルの各要素を
形成するための互いに重なり合わない第１の部分
６２と分離された第２の部分６４とを形成するた
めに絶縁領域４０内で前記第１の導電領域４２の
上に単一層として形成される第２の導電領域６０
と、絶縁領域４０の表面で前記第１の導電領域４
２と前記第２の導電領域６０の上に形成されて第
１と第２のデータ線３２，３４を形成する金属領
域８４とを備え、埋め込まれた接地線２６は第１
と第２の駆動トランジスタ１６，１８のソース領
域４６，５０へ接続され、前記第１の部分６２は
語線３６と転送トランジスタのゲート領域６６，
６８を形成し、前記第２の部分６４は駆動トラン
ジスタのゲート領域７０，７２と、第１および第
２の負荷抵抗２０，２２と、電源線２４とを形成
し、電源線２４は埋め込まれた接地線２６のすぐ
上をその埋め込まれた接地線２６に平行に向けら
れ、前記第２の部分６４は前記絶縁領域４０の中
を第１の導電領域４２まで入つて第２の転送トラ
ンジスタ３０のソース５８と第２の駆動トランジ
スタ１８のゲート７２および第１の駆動トランジ
スタ１６のドレイン４４を接続しており、さらに
第１の転送トランジスタ２８のソース５４と、第
１の駆動トランジスタ１６のゲート７０と、第２
の駆動トランジスタ１８のドレイン４８とを接続
しており、前記金属領域８４は前記絶縁領域４０
の中を前記第１の導電領域４２まで入つて第１の
データ線３２と第１の転送トランジスタ２８のド
レイン領域を接続しており、さらに第２のデータ
線３４と第２の転送トランジスタ３０のドレイン
領域とを接続していることを特徴とするメモリセ
ル構造。 ２ 特許請求の範囲第１項に記載のメモリセル構
造であつて、前記第１の導電領域４２はＮ＋不純
物をドープされたシリコンで作られ、前記第２の
導電領域６０はＮ−不純物をドープされた多結晶
シリコンで作られ、前記金属領域８４はアルミニ
ウムで作られることを特徴とするメモリセル構
造。 ３ 特許請求の範囲の第２項に記載のメモリセル
構造であつて、前記第２の部分内の前記第１と第
２の負荷抵抗２０，２２は、第２の部分の残りの
部分より低濃度にドープされた多結晶シリコンで
作られることを特徴とするメモリセル構造。 ４ 特許請求の範囲の第１〜３項のいずれかに記
載のメモリセル構造であつて、前記第１と第２の
負荷抵抗２０，２２は電源線２４と埋込まれた接
地線２６とに対して垂直に向けられることを特徴
とするメモリセル構造。 ５ 特許請求の範囲第１〜４項のいずれかに記載
のメモリセル構造であつて、第１と第２のデータ
線３２，３４は電源線２４と埋め込まれた接地線
２６とに垂直に向けられることを特徴とするメモ
リセル構造体。 ６ 特許請求の範囲の第１〜５項のいずれかに記
載のメモリセル構造であつて、前記第３と第４の
接続部８６，９０は隣接メモリセル１２と共用さ
れることを特徴とするメモリセル構造。 ７ 一対の転送トランジスタ２８，３０と一対の
駆動トランジスタ１６，１８で構成される双安定
フリツプフロツプ・メモリセル回路を半導体ウエ
ハー３８上に作る方法であつて、ウエハー３８の
表面に絶縁層を成長させて選択されたパターンを
形成する工程と、ウエハーの第１の絶縁されてい
ない部分に埋め込まれる接地線２６をドーピング
する工程と、ウエハー全面に絶縁層４０を付着す
る工程と、ドレイン領域とソース領域の上に第１
の接触面を露出させるために絶縁層をエツチング
により除去する工程と、ウエハー３８の表面に多
結晶シリコン層６０の単一層を付着してトランジ
スタのゲート領域６６，６８，７０，７２と語線
３６を描き、かつ電源線２４が埋め込まれた接地
線２６のすぐ上にその接地線２６に平行に向けら
れるように電源線２４と抵抗２０，２２を描く工
程と、トランジスタ１６，１８，２８，３０のド
レイン領域とソース領域をウエハーの第２の部分
６４の中にドーピングする工程と、ウエハーに絶
縁層４０を付着する工程と、ドレイン領域５２，
５６上に第２の接触面８８，９２を露出させるた
めに絶縁層の部分をエツチングで除去する工程
と、ウエハー上に金属層８４を付着して、前記第
２の接触面８８，９２へ接続される一対のデータ
線を描く工程とを備え、前記一対の抵抗は転送ト
ランジスタ２８，３０のソース領域５４，５８と
駆動トランジスタ１６，１８のドレイン領域４
４，４８および駆動トランジスタのゲート領域を
相互に接続することを特徴とする双安定フリツプ
フロツプ・メモリセル回路を半導体ウエハー上に
作る方法。 ８ 特許請求の範囲の第７項に記載の方法であつ
て、ウエハーの表面に絶縁層を成長させて選択さ
れたパターンを形成する第１工程は、前記第１の
非絶縁部分４２と前記第２の部分６４を除くウエ
ハーの全ての面を含むことを特徴とする方法。 ９ 特許請求の範囲の第７項に記載の方法であつ
て、ウエハーの選択された表面に絶縁層を成長さ
せる第１の工程は、ウエハーの全面に窒化シリコ
ン層を付着する工程と、窒化シリコン部分をエツ
チングで除去する工程と、窒化シリコン層のエツ
チングで除去された部分の上に絶縁層を成長させ
る工程と、窒化シリコン層の残りの部分をエツチ
ングで除去する工程とを含むことを特徴とする方
法。 １０ 特許請求の範囲の第７〜９項のいずれかに
記載の方法であつて、前記第１の部分４２は駆動
トランジスタのソース領域において前記第２の部
分の上に重なり合うことを特徴とする方法。 １１ 特許請求の範囲の第７〜１０項のいずれか
に記載の方法であつて、ドレイン領域とソース領
域にドープする前に、ウエハー３８の対応するド
レイン領域と対応するソース領域の間にエンハン
ス領域９４，９６を打ち込むことを特徴とする方
法。 １２ 特許請求の範囲の第７〜１１項のいずれか
に記載の方法であつて、第１のエツチング工程で
露出された第１の接触面７４，７６，８２は駆動
トランジスタのドレイン領域と転送トランジスタ
のソース領域の上にあることを特徴とする方法。 １３ 特許請求の範囲の第７〜１２項のいずれか
に記載の方法であつて、セルの部品を形成するた
めに多結晶シリコン層を付着する工程は、ウエハ
ー全面に多結晶シリコン層を付着する工程と、多
結晶シリコン層へＮ形不純物を選択的にドーピン
グする工程と、多結晶シリコン層の部品をエツチ
ングで除去する工程と、前記ソース領域とドレイ
ン領域へのドーピング工程と同時に残りの多結晶
シリコン層のうち負荷抵抗領域を除く部分にＮ形
不純物をドーピングする工程とを備えることを特
徴とする方法。 １４ 特許請求の範囲の第７〜１３項のいずれか
に記載の方法であつて、前記第12のエツチング工
程で露出された第２の接触面８８，９２は転送ト
ランジスタのドレイン領域上にあることを特徴と
する方法。 １５ 交差接続された第１および第２の電界効果
トランジスタおよび、電源線と 接地線とともにフリツプフロツプを形成するよ
うに接続された第１および第２の負荷抵抗と、前
記フリツプフロツプのデータをアクセスするため
にワード線と第１および第２のデータ線とともに
配置される第１および第２の転送トランジスタと
を有し、メモリセルの要素は絶縁層によつて相互
に分離されてなる半導体基板上に設けられるメモ
リセル構造において、 接地線を形成する基板における導電領域、この
基板導電領域上の単一導電層、この単一導電層上
の金属領域につき改良したものであつて、 前記電源線、前記ワード線および前記抵抗は前
記基板に最も近い前記単一導電層内に配され、前
記単一導電層は前記基板の導電領域と交差して、
前記メモリセルは実質的に前記基板の導電領域
内、ポリシリコンの単一層内、金属層内に形成さ
れて小さなセルを構成することを特徴とするメモ
リセル構造。 １６ 交差接続された第１および第２の電界効果
トランジスタおよび、電源線と接地線とともにフ
リツプフロツプを形成するように接続された第１
および第２の負荷抵抗と、前記フリツプフロツプ
のデータをアクセスするためにワード線と第１お
よび第２のデータ線とともに配置される第１およ
び第２の転送トランジスタとを有し、メモリセル
の要素は絶縁層によつて相互に分離されてなる半
導体基板上に設けられるメモリセル構造におい
て、 前記基板の導電性と反対の導電性を有する前記
接地線を形成する前記基板内の導電領域と、 この導電領域上に配されて前記ワード線、前記
第１および第２の負荷抵抗ならびに前記電源線を
画成してなり、前記負荷抵抗を非導電領域または
導電領域によつて前記基板から分離する単一ポリ
シリコン層と、 前記第１および第２のデータ線を形成する前記
ポリシリコン層上の絶縁層の上に配された金属領
域とをそなえたことを特徴とするメモリセル構
造。 １７ 交差接続された第１および第２の電界効果
トランジスタおよび、電源線と接地線とともにフ
リツプフロツプを形成するように接続された第１
および第２の負荷抵抗と、前記フリツプフロツプ
のデータをアクセスするためにワード線と第１お
よび第２のデータ線とともに配置される第１およ
び第２の転送トランジスタを有し、メモリセルの
要素は絶縁層によつて相互に分離されてなる半導
体基板上に設けられるメモリセル構造において、 前記接地線を形成する前記基板内の導電領域
と、この導電領域上に配されて前記第１および第
２の負荷抵抗を画成してなり、前記負荷抵抗を非
導電領域または導電領域によつて前記基板から分
離する単一ポリシリコン層と、 前記第１および第２のデータ線を形成する前記
ポリシリコン層上の絶縁層の上に配された金属領
域とをそなえたことを特徴とするメモリセル構
造。 １８ 交差接続された第１および第２の電界効果
トランジスタおよび、電源線と接地線とともにフ
リツプフロツプを形成するように接続された第１
および第２の負荷抵抗と、前記フリツプフロツプ
のデータをアクセスするためにワード線と第１お
よび第２のデータ線とともに配置される第１およ
び第２の転送トランジスタを有し、メモリセルの
要素は絶縁層によつて相互に分離されてなる半導
体基板上に設けられるメモリセル構造において、 前記基板とは異なる導電性を有し前記基板内に
埋め込まれた接地線を画成する導電領域と、 前記絶縁層内であつて前記基板導電領域上に配
され、前記負荷抵抗および前記電源線を画成しか
つ前記基板の導電領域と交差する単一ポリシリコ
ン層と、 この単一ポリシリコン層上の前記絶縁層の表面
上に配された金属層とをそなえ、 前記メモリセルの要素は前記基板の導電領域、
前記単一ポリシリコン層および前記金属層内に形
成されたことを特徴とするメモリセル構造。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/164,285 US4471374A (en) | 1980-06-30 | 1980-06-30 | Single polycrystalline silicon memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5773968A JPS5773968A (en) | 1982-05-08 |
| JPH031837B2 true JPH031837B2 (ja) | 1991-01-11 |
Family
ID=22593804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099802A Granted JPS5773968A (en) | 1980-06-30 | 1981-06-29 | Memory cell structure and method of producing same |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4471374A (ja) |
| EP (1) | EP0043244B1 (ja) |
| JP (1) | JPS5773968A (ja) |
| CA (1) | CA1149950A (ja) |
| DE (2) | DE3175339D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0087979B1 (en) * | 1982-03-03 | 1989-09-06 | Fujitsu Limited | A semiconductor memory device |
| US4554644A (en) * | 1982-06-21 | 1985-11-19 | Fairchild Camera & Instrument Corporation | Static RAM cell |
| JPS59155165A (ja) * | 1983-02-23 | 1984-09-04 | Toshiba Corp | 半導体記憶装置 |
| JPS604253A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | 半導体集積回路メモリ |
| DE3330013A1 (de) * | 1983-08-19 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Statische speicherzelle |
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