JPH031837B2 - - Google Patents

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JPH031837B2
JPH031837B2 JP56099802A JP9980281A JPH031837B2 JP H031837 B2 JPH031837 B2 JP H031837B2 JP 56099802 A JP56099802 A JP 56099802A JP 9980281 A JP9980281 A JP 9980281A JP H031837 B2 JPH031837 B2 JP H031837B2
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cell structure
wafer
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Kaabaa Haadeii Kimu
Sudo Raauru
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Original Assignee
SOON II EMU AI NOOSU AMERIKA Inc
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Publication date
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Publication of JPH031837B2 publication Critical patent/JPH031837B2/ja
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • GPHYSICS
    • G11INFORMATION STORAGE
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    • G11C11/41Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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    • H10B10/15Static random access memory [SRAM] devices comprising a resistor load element
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Description

【発明の詳細な説明】 本発明は金属−酸化物−半導体(MOS)ラン
ダムアクセスメモリ(RAM)のMOS構造の分野
に関するものであり、更に詳しくいえば、スタチ
ツクMOS RAM用のメモリセル構造に関するも
のである。
スタチツクMOS RAMは2進データを貯える
ためのメモリセルとして双安定フリツプフロツプ
回路を通常用いている。4個のトランジスタと2
個の抵抗負荷でされる特に有用な1つのフリツプ
フロツプ回路が小型で、電力消費量が少いために
各種のメモリセル構造にしばしば用いられてい
る。
従来は、トランジスタと各メモリセル内の相互
接続部を形成するために、アルミニウム層に組合
わされた1つの多結晶シリコン(ポリシリコン)
層でメモリセルが作られていた。とくに、電源
(Vcc)相互接続と、接地線(Vss)相互接続と、
データ線相互接続のためにアルミニウム線が利用
される。金属線は適切に機能するが、全ての重要
な相互接続レベルが同一平面内にあるから、処理
されるシリコンウエハーの貴重なスペースを占め
る。そのためにウエハーの歩留りが低下すること
になる。歩留りの問題の一部は、セルをアクセス
するためにセルを貫通して延びるビツト線へ抵抗
負荷を接続してVcc接続のための金属線を無く
し、セルの寸法を一層小さくすることにより、解
決されている。最近、セルの中に第2のポリシリ
コン層を導入することにより、セルの寸法が更に
小さくされた。第2のポリシリコン層はVcc相互
接続部と負荷抵抗を形成するために用いられ、ア
ルミニウム層はデータ線相互接続部として用いら
れる。Vcc相互接続のためにN+拡散シリコン層
が用いられる。
多層構造によりメモリセルの寸法が小さくなつ
たが、二重ポリミリコン構造により他の歩留り問
題は生じてきた。1つの問題は、埋込まれている
接触領域に交差する第2のポリシリコン層から起
る。埋込まれている接触領域との交差により、処
理されるウエハーの不良密度が高くなる。
二重ポリシリコン構造では、付加されたポリシ
リコン層をそれに隣接する層から分離させるため
に二酸化シリコン層を設けることが必要になるか
ら、二重ポリシリコン構造では更に歩留りの問題
が生ずる。また、そのために工程が増加する。そ
して工程が増加するとシリコンウエハーの歩留り
が悪影響を受ける。
本発明によれば、電源線および接地線とともに
フリツプフロツプを構成するように配置される交
差結合された第1と第2の駆動電界効果トランジ
スタおよび第1と第2の負荷抵抗と、前記フリツ
プフロツプをデータでアクセスするために語線お
よび第1と第2のデータ線とともに配置される第
1と第2の転送トランジスタとを備える半導体基
板上のメモリセルであつて、メモリセル構造の部
品は絶縁領域により互いに分離される領域内に形
成され、前記部品は、埋込まれている接地線と駆
動トランジスタおよび転送トランジスタのそれぞ
れのソースとドレインを形成するために基板内に
形成される第1の導電領域と、第1の部分と分離
された第2の部分を形成するために絶縁領域内で
前記第1の導電領域の上に形成される第2の導電
領域と、絶縁領域の表面で前記第1の導電領域の
上に形成されて第1と第2のデータ線を形成する
金属領域とを備え、埋込まれた接地線は第1と第
2の駆動トランジスタのソース領域へ接続され、
前記第1の部分は語線と転送トランジスタのゲー
ト領域を形成し、前記第2の部分は駆動トランジ
スタのゲート領域と、第1および第2の負荷抵抗
と、電源線とを形成し、電源線は埋込まれた接地
線のすぐ上をその埋込まれた接地線の平行に向け
られ、前記第2の部分は前記絶縁領域の中を第1
の導電領域まで入つて第1の接続部と第2の接続
部を形成し、その第1の接続部は第2の転送トラ
ンジスタのソースと第2の駆動トランジスタのゲ
ートおよび第1の駆動トランジスタのドレインの
間にあり、前記第2の接続部は第1の転送トラン
ジスタのソースと、第1の駆動トランジスタのゲ
ートと、第2の駆動トランジスタのドレインとの
間にあり、前記金属領域は前記絶縁領域の中を前
記第1の導電領域まで入つて第3の接続部と第4
の接続部を形成し、第3の接続部は第1のデータ
線と第1の転送トランジスタのドレイン領域の間
であり、前記第4の接続部は第2のデータ線と第
2の転送トランジスタのドレイン領域の間である
メモリセル構造が得られる。
本発明のメモリセル構造は従来の単一ポリシリ
コン構造よりも小型にできる。
更に、本発明は工程の数と相互レベルの数を減
少させることができ、それにより、典型的な二重
ポリシリコン構造と比較して、処理されるウエハ
ーの歩留りを高くできる。
本発明は、各メモリセルの回路を形成するため
に3種類の導電領域すなわち導電層を用いる、ス
タチツクMOS RAM用の単一ポリシリコン構造
を得ることにより先行技術の諸欠点を解消するも
のである。それらの導電領域は、回路の相互接続
部を除き、絶縁領域により互いに分離される。N
+形シリコンの第1の導電領域は、基板の選択さ
れた部分内に形成されてメモリセルの埋込まれた
接地線と、トランジスタのソース領域およびドレ
イン領域を形成する。メモリセルの語線と、トラ
ンジスタのゲート領域と、負荷抵抗と、電源線を
作るために、ポリシリコンの第2の導電領域が第
1の領域の上に形成される。平行な一対のデータ
線を作るために第1と第2の導電領域の上に金属
領域が形成される。埋込まれた接地線が、ポリシ
リコン領域の電源線部分のすぐ下をその電源線に
平行に延びるために、メモリセルの寸法は小さく
される。また、単一ポリシリコン層すなわち単一
ポリシリコン領域を用いることにより、工程数と
相互接続レベルの数が減少させられる。その結
果、シリコンウエハーの歩留りが高くなる。
以下、図面を参照して本発明を詳細に説明す
る。
まず第1図を参照して、スタチツクメモリアレ
イからの一対のスタチツクメモリセル10,12
が本発明の好適な実施例を示す。図示のために、
第1図ではセル10,12は破線13で分離され
ている。また、2つのセルの導電領域と接点だけ
が示されている。第1図には接触酸化物カツトが
破線ボツクスで示されている。このスタチツクメ
モリアレイの各メモリセルは隣りのメモリセルと
共通の部品を共用している。部品を共用する方法
については後で詳しく説明する。
第2図はセル10の電気回路図である。このセ
ルは、交差結合された一対の駆動トランジスタ1
6,18と、一対の負荷抵抗20,22と、電源
線すなわちVcc線24と、接地線すなわちVss線
26とで構成された標準的なフリツプフロツプ1
4を含む。一対の転送トランジスタ28,30が
フリツプ14に結合される。それらの転送トラン
ジスタは、フリツプフロツプ14内のデータをア
クセスするために、一対のデータ線32,34と
語線36とともに構成される。セル10の構成部
品は半導体基板38の上に作られ、第3a〜3d
図に示されているように、電気接続部以外の部分
は、絶縁領域40により互いに分離される。絶縁
領域40はなるべく二酸化けい素を用いる。
次に第3a〜3d図も参照して、P−形38内
のN+42が、トランジスタ16,18,28,3
0のそれぞれのドレイン領域44,48,52,
56と、ソース領域46,50,54,58と、
埋込まれた接地線26とを形成するための導電領
域を作る。第3a,3b,3d図に示されている
ように、埋込まれた接地線26にはりんがドーブ
されているのに、ドレイン領域およびソース領域
44〜58にはひ素がドーブされているから、接
地線26はそれらの領域より厚いN+層である。
駆動トランジスタ16,18のソース領域46,
50は埋込まれている接地線26の上に重ねら
れ、または接地線26へ接続される。セル10の
他の部分は絶縁領域40により接地線26から分
離される。
多結晶シリコン領域60が絶縁領域40の中で
N+領域42の上に形成されて第2の導電領域を
形成する。ポリシリコン領域60は部分62と6
4に分離される。転送トランジスタ28,30の
それぞれのゲート領域66,68と語線36が部
分62を共有する。分離された部分64は駆動ト
ランジスタ16,18のそれぞれのゲート領域7
0,72と、負荷抵抗20,22およびVcc線2
4を形成する。このようにすると、Vcc線24が
埋込まれているVss線26のすぐ上にVss線26
に平行に向けられるから、セル10の貴重なスペ
ースが節約される。ゲート領域70,72は負荷
抵抗20,22の一方の端子へそれぞれ接続され
る。負荷抵抗20,22の他方の端子はVcc線2
4に垂直に隣接する。負荷抵抗20,22は部分
64内の高濃度にドープされたポリシリコンから
作られいるから、20,22は高い抵抗率特性を
維持する。
転送トランジスタ28のソース領域54は接点
領域74において駆動トランジスタ16のゲート
へ接続される。同様に、駆動トランジスタ16の
ゲート領域70は接触領域76において駆動トラ
ンジスタ18のドレン領域48へ結合される。そ
の結果、転送トランジスタ28のソース領域54
と、駆動トランジスタ16のゲート領域70と、
駆動トランジスタ18のドレイン領域48との間
に接続部78(第2図)が形成される。対応する
接続部80(第2図)が転送トランジスタ30の
ソース領域58と、駆動トランジスタ18のゲー
ト領域72と、駆動トランジスタ16のドレイン
領域との間の接触領域82に形成される。
シリコンまたは銅のようなドーパントを含んで
いるアルミニウム領域84が絶縁領域40の上面
内で、N+拡散領域42とポリシリコン領域との
上部の位置に形成されて、データ線32,34を
形成する。各データ線は転送トランジスタの対応
するドレイン領域への接続部を形成する。データ
線32が絶縁領域40を貫通して転送トランジス
タ28のドレイン領域52まで延長している場所
にある接触領域88に1つの接続部86が形成さ
れる。データ線34が絶縁領域を貫いて転送トラ
ンジスタ30のドレイン領域56まで延びている
場所における接触領域92に別の接続部90が形
成される。接触領域88と92、または接続部8
6,90は隣りのメモリセル12により共用され
る。
次に、単一ポリシリコンメモリセル10の以上
説明した好適な実施例を作る方法について説明す
る。基板38としてP形単結晶半導体シリコン板
が用いられる。この基板すなわちウエハー38の
上に作られる単一セル構造は、ウエハー面積のう
ちのほんの僅かな部分を表すにすぎない。最初
に、このウエハーを窒化シリコン層(図示せず)
で覆う。それから、その窒化シリコン層の一部を
エツチングにより除去する。次に、ウエハーの表
面のうち窒化シリコンで覆われていない部分上に
絶縁層を通常の技術で成長させる。その後で、残
つている窒化シリコン層をエツチングで除去す
る。これからメモリセルの形成を開始する。ま
ず、基板の酸化されていない部分にN形不純物を
ドーピングすることにより、埋込まれる接地線を
P−ウエハー中に注入する。次に、作るべきエン
ハンス形トランジスタ16,18,28,30の
ゲート領域の下側で、ドレイン領域とソース領域
との間となる基板38の場所に、エンハンスメン
ト注入を行う。基板中のそれらの特定の領域に形
成される薄い層は、エンハンス形トランジスタの
オン−オフ特性を良くするためにP+形不純物が
ドープされる。トランジスタ30,32のための
エンハンスメント層94,96が第3a,3c図
にそれぞれ示されている。トランジスタ16,1
8のためのエンハンスメント層は図示していな
い。
次の工程においては、ウエハー全面に絶縁層が
付着される。それから、後でそれぞれ形成される
ソース領域54と、ドレイン領域48と、ソース
領域58と、ドレイン領域44とのための接触領
域74,76,82を露出させるために、絶縁層
のうちそれらの接触領域を形成する部分をエツチ
ングで除去する。
次に、ウエハーの表面に多結晶シリコン層を付
着する。その結果、接触領域74,76,82が
被覆される。それから、多結晶シリコン層の一部
にN−形不純物をドープする。その後で、ゲート
領域と、相互接続部と、負荷抵抗領域とを形成す
るために、多結晶シリコン層のうちそれらの領域
などが形成される部分をエツチングで除去するた
めにマスクが用いられる。
次に、駆動トランジスタ16,18と転送トラ
ンジスタ28,30のドレイン領域とソース領域
を基板の第2の部分にイオン注入により形成す
る。駆動トランジスタ16,18のソース領域4
6,50を、それらのソース領域が埋込まれてい
るVcc線26の上に重なり合うようにして、イオ
ン注入により形成する。それと同時に、残りのポ
リシリコン層のうち、抵抗マスクでN形不純物の
ドーピングを阻止する負荷抵抗領域を除く部分へ
N形不純物をドーピングする。
それらが別の絶縁層を付着する。ここで、付着
された二酸化けい素層の全てが組合わされて、接
触領域74,76,82を除いてポリシリコン層
部分を囲む一様な絶縁層を形成することに注意す
べきである。次の工程においては、絶縁層の部分
を転送トランジスタ28,30のドレイン領域5
2,56の上の接触領域88,92までエツチン
グで除去する。それから、転送トランジスタ2
8,30のドレイン領域52,56へ接続される
ように、ウエハーの全面にアルミニウム層を付着
する。最後の工程では、接触領域88,92へ接
続されるデータ線を形成するために、アルミニウ
ム層の部分をエツチングで除去する。これでこの
メモリセルの製作が完了する。しかし、保護膜と
してウエハー全面に不働態酸化物膜(図示せず)
を付着させることもできる。
【図面の簡単な説明】
第1図は半導体チツプ上のスタチツクメモリア
レイのうちの一対の共用メモリセルの、3つの連
続する領域のみを示す拡大平面図、第2図は第1
図に示されているセルの1つの回路図、第3a〜
3d図は第1図の線a−a,b−b,c−c,d
−dに沿つてそれぞれ切断した、絶縁領域と基板
を含む第1図のセルの断面図である。 24……電源線、26……接地線、32,34
……データ線、36……語線、40……絶縁領
域、42,60……導電領域、78,80,8
6,90……接続部、84……金属領域、88,
92……接触領域。

Claims (1)

  1. 【特許請求の範囲】 1 電源線24および接地線26とともにフリツ
    プフロツプ14を構成するように配置される交差
    結合された第1と第2の駆動電界効果トランジス
    タ16,18および第1と第2の負荷抵抗20,
    22と、前記フリツプフロツプのデータをアクセ
    スするために語線36および第1と第2のデータ
    線32,34とともに配置される第1と第2の転
    送トランジスタ28,30とを備える半導体基板
    38上のメモリセル構造であつて、 メモリセル構造の部品は絶縁領域40により互
    いに分離される領域内に形成され、前記部品は、
    埋込まれている接地線26と駆動トランジスタお
    よび転送トランジスタのそれぞれのソース46,
    50,54,58とドレイン44,48,52,
    56を形成するために基板38内に形成される第
    1の導電領域42と、前記メモリセルの各要素を
    形成するための互いに重なり合わない第1の部分
    62と分離された第2の部分64とを形成するた
    めに絶縁領域40内で前記第1の導電領域42の
    上に単一層として形成される第2の導電領域60
    と、絶縁領域40の表面で前記第1の導電領域4
    2と前記第2の導電領域60の上に形成されて第
    1と第2のデータ線32,34を形成する金属領
    域84とを備え、埋め込まれた接地線26は第1
    と第2の駆動トランジスタ16,18のソース領
    域46,50へ接続され、前記第1の部分62は
    語線36と転送トランジスタのゲート領域66,
    68を形成し、前記第2の部分64は駆動トラン
    ジスタのゲート領域70,72と、第1および第
    2の負荷抵抗20,22と、電源線24とを形成
    し、電源線24は埋め込まれた接地線26のすぐ
    上をその埋め込まれた接地線26に平行に向けら
    れ、前記第2の部分64は前記絶縁領域40の中
    を第1の導電領域42まで入つて第2の転送トラ
    ンジスタ30のソース58と第2の駆動トランジ
    スタ18のゲート72および第1の駆動トランジ
    スタ16のドレイン44を接続しており、さらに
    第1の転送トランジスタ28のソース54と、第
    1の駆動トランジスタ16のゲート70と、第2
    の駆動トランジスタ18のドレイン48とを接続
    しており、前記金属領域84は前記絶縁領域40
    の中を前記第1の導電領域42まで入つて第1の
    データ線32と第1の転送トランジスタ28のド
    レイン領域を接続しており、さらに第2のデータ
    線34と第2の転送トランジスタ30のドレイン
    領域とを接続していることを特徴とするメモリセ
    ル構造。 2 特許請求の範囲第1項に記載のメモリセル構
    造であつて、前記第1の導電領域42はN+不純
    物をドープされたシリコンで作られ、前記第2の
    導電領域60はN−不純物をドープされた多結晶
    シリコンで作られ、前記金属領域84はアルミニ
    ウムで作られることを特徴とするメモリセル構
    造。 3 特許請求の範囲の第2項に記載のメモリセル
    構造であつて、前記第2の部分内の前記第1と第
    2の負荷抵抗20,22は、第2の部分の残りの
    部分より低濃度にドープされた多結晶シリコンで
    作られることを特徴とするメモリセル構造。 4 特許請求の範囲の第1〜3項のいずれかに記
    載のメモリセル構造であつて、前記第1と第2の
    負荷抵抗20,22は電源線24と埋込まれた接
    地線26とに対して垂直に向けられることを特徴
    とするメモリセル構造。 5 特許請求の範囲第1〜4項のいずれかに記載
    のメモリセル構造であつて、第1と第2のデータ
    線32,34は電源線24と埋め込まれた接地線
    26とに垂直に向けられることを特徴とするメモ
    リセル構造体。 6 特許請求の範囲の第1〜5項のいずれかに記
    載のメモリセル構造であつて、前記第3と第4の
    接続部86,90は隣接メモリセル12と共用さ
    れることを特徴とするメモリセル構造。 7 一対の転送トランジスタ28,30と一対の
    駆動トランジスタ16,18で構成される双安定
    フリツプフロツプ・メモリセル回路を半導体ウエ
    ハー38上に作る方法であつて、ウエハー38の
    表面に絶縁層を成長させて選択されたパターンを
    形成する工程と、ウエハーの第1の絶縁されてい
    ない部分に埋め込まれる接地線26をドーピング
    する工程と、ウエハー全面に絶縁層40を付着す
    る工程と、ドレイン領域とソース領域の上に第1
    の接触面を露出させるために絶縁層をエツチング
    により除去する工程と、ウエハー38の表面に多
    結晶シリコン層60の単一層を付着してトランジ
    スタのゲート領域66,68,70,72と語線
    36を描き、かつ電源線24が埋め込まれた接地
    線26のすぐ上にその接地線26に平行に向けら
    れるように電源線24と抵抗20,22を描く工
    程と、トランジスタ16,18,28,30のド
    レイン領域とソース領域をウエハーの第2の部分
    64の中にドーピングする工程と、ウエハーに絶
    縁層40を付着する工程と、ドレイン領域52,
    56上に第2の接触面88,92を露出させるた
    めに絶縁層の部分をエツチングで除去する工程
    と、ウエハー上に金属層84を付着して、前記第
    2の接触面88,92へ接続される一対のデータ
    線を描く工程とを備え、前記一対の抵抗は転送ト
    ランジスタ28,30のソース領域54,58と
    駆動トランジスタ16,18のドレイン領域4
    4,48および駆動トランジスタのゲート領域を
    相互に接続することを特徴とする双安定フリツプ
    フロツプ・メモリセル回路を半導体ウエハー上に
    作る方法。 8 特許請求の範囲の第7項に記載の方法であつ
    て、ウエハーの表面に絶縁層を成長させて選択さ
    れたパターンを形成する第1工程は、前記第1の
    非絶縁部分42と前記第2の部分64を除くウエ
    ハーの全ての面を含むことを特徴とする方法。 9 特許請求の範囲の第7項に記載の方法であつ
    て、ウエハーの選択された表面に絶縁層を成長さ
    せる第1の工程は、ウエハーの全面に窒化シリコ
    ン層を付着する工程と、窒化シリコン部分をエツ
    チングで除去する工程と、窒化シリコン層のエツ
    チングで除去された部分の上に絶縁層を成長させ
    る工程と、窒化シリコン層の残りの部分をエツチ
    ングで除去する工程とを含むことを特徴とする方
    法。 10 特許請求の範囲の第7〜9項のいずれかに
    記載の方法であつて、前記第1の部分42は駆動
    トランジスタのソース領域において前記第2の部
    分の上に重なり合うことを特徴とする方法。 11 特許請求の範囲の第7〜10項のいずれか
    に記載の方法であつて、ドレイン領域とソース領
    域にドープする前に、ウエハー38の対応するド
    レイン領域と対応するソース領域の間にエンハン
    ス領域94,96を打ち込むことを特徴とする方
    法。 12 特許請求の範囲の第7〜11項のいずれか
    に記載の方法であつて、第1のエツチング工程で
    露出された第1の接触面74,76,82は駆動
    トランジスタのドレイン領域と転送トランジスタ
    のソース領域の上にあることを特徴とする方法。 13 特許請求の範囲の第7〜12項のいずれか
    に記載の方法であつて、セルの部品を形成するた
    めに多結晶シリコン層を付着する工程は、ウエハ
    ー全面に多結晶シリコン層を付着する工程と、多
    結晶シリコン層へN形不純物を選択的にドーピン
    グする工程と、多結晶シリコン層の部品をエツチ
    ングで除去する工程と、前記ソース領域とドレイ
    ン領域へのドーピング工程と同時に残りの多結晶
    シリコン層のうち負荷抵抗領域を除く部分にN形
    不純物をドーピングする工程とを備えることを特
    徴とする方法。 14 特許請求の範囲の第7〜13項のいずれか
    に記載の方法であつて、前記第12のエツチング工
    程で露出された第2の接触面88,92は転送ト
    ランジスタのドレイン領域上にあることを特徴と
    する方法。 15 交差接続された第1および第2の電界効果
    トランジスタおよび、電源線と 接地線とともにフリツプフロツプを形成するよ
    うに接続された第1および第2の負荷抵抗と、前
    記フリツプフロツプのデータをアクセスするため
    にワード線と第1および第2のデータ線とともに
    配置される第1および第2の転送トランジスタと
    を有し、メモリセルの要素は絶縁層によつて相互
    に分離されてなる半導体基板上に設けられるメモ
    リセル構造において、 接地線を形成する基板における導電領域、この
    基板導電領域上の単一導電層、この単一導電層上
    の金属領域につき改良したものであつて、 前記電源線、前記ワード線および前記抵抗は前
    記基板に最も近い前記単一導電層内に配され、前
    記単一導電層は前記基板の導電領域と交差して、
    前記メモリセルは実質的に前記基板の導電領域
    内、ポリシリコンの単一層内、金属層内に形成さ
    れて小さなセルを構成することを特徴とするメモ
    リセル構造。 16 交差接続された第1および第2の電界効果
    トランジスタおよび、電源線と接地線とともにフ
    リツプフロツプを形成するように接続された第1
    および第2の負荷抵抗と、前記フリツプフロツプ
    のデータをアクセスするためにワード線と第1お
    よび第2のデータ線とともに配置される第1およ
    び第2の転送トランジスタとを有し、メモリセル
    の要素は絶縁層によつて相互に分離されてなる半
    導体基板上に設けられるメモリセル構造におい
    て、 前記基板の導電性と反対の導電性を有する前記
    接地線を形成する前記基板内の導電領域と、 この導電領域上に配されて前記ワード線、前記
    第1および第2の負荷抵抗ならびに前記電源線を
    画成してなり、前記負荷抵抗を非導電領域または
    導電領域によつて前記基板から分離する単一ポリ
    シリコン層と、 前記第1および第2のデータ線を形成する前記
    ポリシリコン層上の絶縁層の上に配された金属領
    域とをそなえたことを特徴とするメモリセル構
    造。 17 交差接続された第1および第2の電界効果
    トランジスタおよび、電源線と接地線とともにフ
    リツプフロツプを形成するように接続された第1
    および第2の負荷抵抗と、前記フリツプフロツプ
    のデータをアクセスするためにワード線と第1お
    よび第2のデータ線とともに配置される第1およ
    び第2の転送トランジスタを有し、メモリセルの
    要素は絶縁層によつて相互に分離されてなる半導
    体基板上に設けられるメモリセル構造において、 前記接地線を形成する前記基板内の導電領域
    と、この導電領域上に配されて前記第1および第
    2の負荷抵抗を画成してなり、前記負荷抵抗を非
    導電領域または導電領域によつて前記基板から分
    離する単一ポリシリコン層と、 前記第1および第2のデータ線を形成する前記
    ポリシリコン層上の絶縁層の上に配された金属領
    域とをそなえたことを特徴とするメモリセル構
    造。 18 交差接続された第1および第2の電界効果
    トランジスタおよび、電源線と接地線とともにフ
    リツプフロツプを形成するように接続された第1
    および第2の負荷抵抗と、前記フリツプフロツプ
    のデータをアクセスするためにワード線と第1お
    よび第2のデータ線とともに配置される第1およ
    び第2の転送トランジスタを有し、メモリセルの
    要素は絶縁層によつて相互に分離されてなる半導
    体基板上に設けられるメモリセル構造において、 前記基板とは異なる導電性を有し前記基板内に
    埋め込まれた接地線を画成する導電領域と、 前記絶縁層内であつて前記基板導電領域上に配
    され、前記負荷抵抗および前記電源線を画成しか
    つ前記基板の導電領域と交差する単一ポリシリコ
    ン層と、 この単一ポリシリコン層上の前記絶縁層の表面
    上に配された金属層とをそなえ、 前記メモリセルの要素は前記基板の導電領域、
    前記単一ポリシリコン層および前記金属層内に形
    成されたことを特徴とするメモリセル構造。
JP56099802A 1980-06-30 1981-06-29 Memory cell structure and method of producing same Granted JPS5773968A (en)

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