JPS59155165A

JPS59155165A - 半導体記憶装置

Info

Publication number: JPS59155165A
Application number: JP58028703A
Authority: JP
Inventors: Shoji Ariizumi; 有泉　「しよう」次; Makoto Segawa; 瀬川　真; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-02-23
Filing date: 1983-02-23
Publication date: 1984-09-04
Also published as: JPH059944B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体記憶装置（二関し、特喀二４トランジス
タ・２抵抗型で２層多結晶シリコン構造を有するメモリ
セルを用いた半導体記憶装置（二係わる。

〔発明の技術的背景とその問題点〕

４トランジスタ・２抵抗型で２層多結晶シリコン構造を
有するメモリセルは、第１図（：示す回路構成Ｃ二なっ
ている。図中のＱｌ、Ｑ２は一対のドライバー用（駆動
用）ＭＯＳ）ランジスタである。このＭＯＳ　　）ラン
ジスタＱ＋、Ｑｔは、一方のドレイン領域を他方のゲー
ト電極に交互に接続しており、夫々の負荷素子として抵
抗Ｒ，，Ｒ，を接続してフリップフロップ回路を構成し
ている。前記抵抗Ｒ，，Ｒ，は一端が共通接続され、こ
れにＶｃｃ　端子が接続されている。

また、前記ＭＯ８）ランジスタＱｌ、Ｑ２のソース領域
は互いにＶｓｓ　　端子（二接続されている。

更（二、前記フリップフロップ回路の各入出力ノードは
、番地選択用ＭＯ８）ランジスタＱ３１Ｑ４を介して第
１．第２のデータ線ＤＬ、ＤＩノＣ二接続されている。

前記番地選択用ＭＯ８）ランジスタＱ３．Ｑ４は、メモ
リセルが選択され、書込み、読み出しが行なわれる際゛
にはオン状態となって、前記データ線ＤＬ、ＤＩとフリ
ップフロップ回路との情報の伝達が行なわれる。また前
記番地選択用ＭＯ８）ランジスタＱ！、Ｑ４のゲートは
、共通（二語線ＷＬに接続されている。

こうした構造のメモリセルは、従来、第２図に示すパタ
ーン平面構造のものが知られている。

第２図において、前記ドライバー用ＭＯ８）ランジスタ
Ｑ、、Ｑ２は、該トランジスタＱｌ−Ｑ２の共通のソー
ス領域ｌを挟んで点対称（＝配置されている。また、図
中２□〜２４（斜線部分）は前記ＭＯ８トランジスタＱ
１〜Ｑ、のゲート部を、３は前記ＭＯ８）ランジスタＱ
１のドレイン領域とＭＯＳ　　）ランジスタＱ３のソー
ス領域（又はドレイン領域）を兼ねるｎ＋　層を、４は
ＭＯＳトランジスタＱ２のドレイン領域とＭＯＳ　　）
ランジスタＱ４のソース領域（又はドレイン領域）を兼
ねるｎ＋　層を夫々示す。なお、前記ドライバー用ＭＯ
８）ランジスタＱ＋、Ｑ２、番地選択用ＭＯ８）ランジ
スタＱ３．Ｑ４のゲート部及びＶｃｃ　　端子は、ｐ型
の半導体基板（図示せず）上（二絶縁膜を介して形成さ
れる第１の多結晶シリコン層から形成され、かつ抵抗Ｒ
，，Ｒ，はこのシリコン層上に第２の絶縁膜を介して形
成される第２の多結晶シリコン層（点々部分）から形成
される。

しかしながら、前述した構造のメモリセルは、フリップ
フロップ回路の負荷素子として第２の多結晶シリコン層
からなる抵抗Ｒ１，Ｒ２を使用することにより面積的に
非常に小さくなるという点で優れているものの、微細化
する（一つれて次のような欠点を有している。

（１）　　一対のドライバー用ＭＯ８）ランジスタＱｌ
、Ｑ２が、該ドライバー用ＭＯ８）ランジスタの共通の
ソース領域Ｉを挟んで点対称に配置されている。従って
、こうしたレイアウトの場合、前記ドライバー用ＭＯ８
）ランジスタＱ１＋Ｑ２のドレイン領域同志がほとんど
隣接せず、Ｖｓｓ　　端子（拡散領域）を狭んで互いに
離れており、しかもドレイン領域の面積が広い。この結
果、α粒子等放射線の入射（二より又は周辺回路（二よ
り発生した少数キャリアをプリップフロップ回路に吸収
し易く、吸収の仕方もアンバランスであるため、いわゆ
るソフトエラー（二よる誤動作が発生する。

（２）一対のドライバー用ＭＯ８）ランジスダＱ１．Ｑ
２がＬ字型をしているため、マスク合せズレが生じ易く
これ（二より７リツブフロツブノードの容量及びトラン
ジスタのコンダクタンス（ト）が変化し、メモリセルと
しての双安定性が悪い。このため、電気的特性上あるｂ
）は内外部からのノイズに対し不安定（二なり易く、特
（二この傾向は、素子が微細化され、一対のドライバー
用ＭＯ８）ランジスタのチャネル幅力玉狭くなる程顕著
に々る。

（３１第２の多結晶シリコン層からなる抵抗Ｒ，，Ｒ，
が互いに直交して配置されてｌ、ｓるため、マスク合せ
ズレによるバラツキ及びレイアウト上のバランス性の悪
さにより抵抗値の）（ランス性が悪い。このため、少数
キャリア等の影響でフリップフロップノードの′１”ｌ
″Ｏ″　レベルが接近すると、元の状態（二復帰点せる
能力が低下してくる。

ところで、このようにメモリセル自体の構造・に起因す
る欠点が、構造の改善によってたとえ解消できたとして
も、これはあくまでもデータ保持時に対するものであり
、改善された構造を持つメモリセルを実際にメモリに使
用したとしても、今度はデータ読み出し時や書込み特等
メモリセルのアクセス時（ニソフトエラーによる誤動作
が発生するという欠点がある。

次（二上記アクセス時におけるソフトエラーによる誤動
作について説明する。いま、第１図に示すような構成の
メモリセルＣ二おいて、α粒子の入射（二より、抵抗Ｒ
１とドライバ画用ＭＯ８トランジスタＱ１　との結合点
すなわちフリップフロップ回路の一方の入出力ノードの
電位が１■、抵抗Ｒ２とドライバー用ＭＯ８）ランジス
タＱ２との結合点すなわちフリップフロップ回路の他の
入出力ノードの電位がＱＶＩ＝それぞれ低下したとする
。この状態（二おいて語線ＷＬが選択されてその電位が
Ｏｖから５■に推移する時点に、一方のデータ線ＤＬの
電位が３Ｖ（読み出し時の”０″　レベルに対応）、他
方のデータ練直の電位が４Ｖ（読み出し時の”１″　レ
ベルに対応）になっていたとする。すなわち、このとき
一方の番地選択用ＭＯ８）ランジスタＱ８のソース、ド
レイン間電圧は２Ｖであり、他方の番地選択用ＭＯ８）
ランジスタＱ４のソース、ドレイン間電圧は４■である
。いま、このメモリセルは高集積化が図られているとす
れば、ＭＯＳ　　）ランジスタＱ８．Ｑ４はＭＯＳ　　
）ランジスタＱｌ、Ｑ２と同様にショートチャネルトラ
ンジスタ構造が採用されるため、ＭＯＳ　トランジスタ
Ｑ８．Ｑ４がたとえ飽和領域で動作してもそのトランジ
スタ特性は疑似３極管特性を示す。この結果、ＭＯＳ）
ランジスタＱ３．Ｑ４ではそのドレイン電圧に応じてソ
ース、ドレイン間電流の値が大幅に異なる。すなわち、
このとき（二ＭＯｆ９　　）ランジスタＱｓ　＋　Ｑ４
１−流れる電流の値が大幅（二異なって、フリップフロ
ップ回路の一対の入出力ノード（＝保持されていたデー
タが破壊されてしまう。このようにデータ保持時にくら
べてアクセス時の場合（＝はソフトエラー発生率は増加
する。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、素子の微細
化が進んでメモリセルのフリップフロップノードの容量
が小さくなった場合でも、データ保持時およびアクセス
時ともに耐ソフトエラー性が高く、もって信頼性の高い
半導体記憶装置を提供することを目的とする。

〔発明の概要〕

本発明は、互いに近接しかつ対向するように配置形成さ
れる一対のドレイン領域およびこの一対のドレイン領域
の三方を囲むように配置形成される共通のソース領域を
含む一対の駆動用ＭＯ８）ランジスタ、互いに同一方向
に延長されかつ互いに対応する位置に等価々長さを持っ
て配置形成され上記一対の駆動用ＭＯ８トランジスタに
対し２て負荷素子となる多結晶シリコンＣ二よって構成
された一対の抵抗からなるフリップフロップと、このフ
リップフロップの各入出力ノードと一対の各データ入出
力線相互間（二接続される番地選択用ＭＯ８）ランジス
タとで１ビット分のメモリセルを構成することによりデ
ータ保持時における耐ソフトエマ−性を高め、また複数
個の上記メモリセルが結合される一対のデータ入出方陣
の電位を、選択されたメモリセルがアクセスされる前（
二平衡化することによってアクセス時における耐ソフト
エラー性を高めたものである。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を説明する。第
３図ないし第８図はこの発明に係る半導体記憶装置に用
いられるメモリセルの製造工程を示すパターン平面図で
ある。なお、このメモリセルはｎチャネルの場合であり
、その等価回路は第１図図示のメモリセルと同様である
。

中　まず、ｐ型の８１半導体基板（図示せず）上のフィ
ールド領域１１にフィールド絶縁膜としての厚さ約６０
００Ｘの厚いＳ　ｉ　Ｏ２膜を設け、素子領域にはゲー
ト絶縁膜としての厚さ約５００Ｘの薄いＳ　ｉ　０２膜
を形成する。第３図がこの状態で、斜線を施しであるの
が薄いＳ　ｉ　０２膜の素子領域である。ここで、素子
領域とは、前記ドライバー用ＭＯ８）ランジスタＱｒ−
Ｑ’ｚを作る領域１２，１．９、番地選択用ＭＯ８）ラ
ンジスタＱＩｌ、Ｑ４を作る領域１４．１５の他、ドラ
イバー用ＭＯ８）ランジスタＱ８．Ｑ２　　の基準電位
（Ｖｓｓ）端となる領域１６を含む。なお、前述した夫
々の領域において、領域１２と領域１３、領域１４と領
域１５は、略対称性をもってレイアウトされている。

（ｉ：）　　次（＝、第４図に示すように前記領域１２
〜１４の薄い５ｉｏ２膜を選択的に除去して開孔部１７
〜１９を形成し、同時に領域１６の薄い５ｉｎ２膜を選
択的Ｃ二除去してエツチング部２０を形成する。なお、
ここで領域１６の薄い８ｉ０゜膜の除去は必ずしも必要
なものではなく、開孔部１７〜１９のみでもよい。

（ｉｉｉ）次（二、全面に厚さ約４０００Ｘ、の第１の
多結晶シリコン層を成長させる。この第１の多結晶シリ
コン層Ｃ二は成長時あるいは成長後にリンあるいは砒素
をドープし、熱処理を旋して前記開孔部１２〜１９を介
して基板にリン等の拡散を行なってダイレクトコンタク
ト部２１　、２２　、２．９を形成すると共に、エツチ
ング部２０にもリン等を拡散させる。つづいて、前記第
１の多結晶シリコン層をパターニングして、ドライバー
用ＭＯ８）ランジスタＱ、、Ｑ２のゲート電極２４゜２
５、番地選択用ＭＯ８）ランジスタＱ８．Ｑ４の両方の
ゲート電極を兼ねる第１の多結晶シリコンパターン２６
、領域ｚ６の比抵抗を下げるためのドライバー用ＭＯ８
トランジスタＱ１＋Ｑ２の両者のソース領域取り出し用
の第１の多結晶シリコンパターン２７を夫々形成する。

なお、前記シリコンパターン２６は行方向のメモリセル
に共通に連続して配線され、後述する語線をも兼ねる。

また、前記領域１６の第１の多結晶シリコン層をパター
ニングして多結晶シリコンパターン２７を形成したが、
必ずしも必要なものではない。ここで第１の多結晶シリ
コン層２４．２５により形成されるトランジスタＱｌｌ
Ｑ２のゲート電極は、互いに並行（二装置され、しかも
直線形状をなし、フィールド部分と直角に交わっている
。

この後、ゲート電極２４，２５、ｆＡｌの多結晶シリコ
ンパターン２６をマスクとして、素子領域１２〜Ｉ５上
の薄いＳ　ｉ　Ｏ，膜をエツチングしてゲート酸化膜を
形成するとともに、基板の素子領域を露出させてリンあ
るいは砒素等の不純物を拡散する。このとき、第５図に
示すようにｎ＋層（点々部分）が形成された。即ち、２
９．はドライバー用ＭＯ８）ランジスタＱ１．Ｑ２のソ
ース領域となるｎ＋層を、２９２はドライバー用ＭＯ８
）ランジスタＱ、のドレイン領域と番地選択用ＭＯ８ト
ランジスタＱ３のソース領域（又はドレイン領域）を兼
ねるｎ＋層を、２９゜はドライバー用ＭＯ８）ランジス
タＱ２のドレイン領域としてのｎ＋層を、２９４は番地
用ＭＯ８トランジスタＱｓのドレイン領域（又はソース
領域）としてのｎ＋層を、２９．は番地用ＭＯＳトラン
ジスタＱ４のドレイン領域（又はソース領域）としての
ｎ＋層を、２９６は番地用ＭＯ８トランジスタＱ番のソ
ース領域（又はドレイン領域）としてのｎ＋層を夫々示
す。そして、ドライバー用ＭＯ８）ランジスタＱ、のゲ
ート電極２４はドライバー用ＭＯ８トランジスタＱ！の
ドレイン領域としてのｎ＋層２９３とダイレクトコンタ
クト部２３を介して接続されると共（二、番地選択用Ｍ
Ｏ８トランジスタＱ４のソース領域（又はドレイン領域
）としてのｎ＋層２９６とダイレクトコンタクト部２２
を介して接続される。また、ドライバー用ＭＯ８）ラン
ジスタＱ。

のゲート電極２５はドライバー用ＭＯ８）ランジスタＱ
１のドレイン領域と番地選択用ＭＯ８トランジスタＱ３
のソース領域（又はドレイン領域）とを兼ねたｎ＋Ｎ２
９２とダイレクトコンタクト部２Ｉを介して接続されて
いる。なお、第５図中の一対のドライバー用ＭＯ８）ラ
ンジスタＱ＋、Ｑｔにおいては、それらのドレイン領域
としてのｎ＋層２９ｖ　、２９．、２ｙ６（ただしｎ＋
層２９６はトランジスタＱ、のゲート電極２４を介ｌ、
てｎ＋層２９ｓと接続されている）が近接して互いに対
向しているととも（二、夫々のソース領域としてｎ＋層
２９１は一体となって前記ＭＯＳトランジスタＱｌ−Ｑ
２のドレイン領域としてのｎ＋層２９２．２９．、２９
６及びゲート電極２４゜２５の三方向を囲むように配置
されている。

（ＩＶ）　　次に、熱酸化又は気相成長（二より第２の
絶縁膜としての厚さ約３０００Ｘの８　ｉ　０２膜を形
成した後、第６図のよう（ニゲート庖極２４，２５を形
成する第１の多結晶シリコンパターン上のＳ　ｊ　Ｏ２
膜を選択的にエツチングし、＠ｌのコンタクトホール、
？　０．　、．９０２　　を形成する。これらコンタク
トホール３θ１，３θ２　は、後述する第２の多結晶シ
リコン層からなる高抵抗素子のバランス性を最良とする
ため、データ線方向の対応する位置に配置するように形
成されている。

（■）次（＝、全面（二気相成長等により第２の多結晶
シリコン層を成長させ、パターニングする。

この後あるいは上記パターニング以前に、ＰＰＰ（Ｐｈ
ｏｔｏ　Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ　）　　
技術（二より、多結晶シリコン層の低抵抗分領域予定部
に高濃度の不純物を第７図中に斜線で示した領域（二拡
散して低抵抗Ｃ″−する。この結果、コンタクトホール
３θ、及びゲート電極２４を介してドライバー用ＭＯ８
トランジスタＱ、のドレイン領域（ｎ＋層）２９３と接
続される直線形状の多結晶シリコン層からなる高抵抗素
子３１、並びにコンタクトホール３０２及びトランジス
タＱ２のゲート電極２５を形成する第１の多結晶シリコ
ン領域を介してドライバー用ＭＯ８）ランジスタＱ１の
ドレイン領＠（ｎ＋層）２９２と接続される前記高抵抗
素子３１と等価な形状、等価な長さの多結晶シリコン層
からなる高抵抗素子３２が形成さえしる。同時に、ドラ
イバー用ＭＯ８ｌ−ランジスタＱｌ、Ｑ２の基準電位（
ｖＳ′Ｓ）端となる領域１６の上方に前記高抵抗素子３
７．、？２に接続される共通の電源端子（■ｃｃ）端と
なる多結晶シリコン配線３３が形成されると共（二、前
記第１の多結晶シリコンパターン２６と図示しないコン
タクトを介して接続された第２の多結晶シリコンパター
ン３４との２層構造の語線（ＷＬ）を形成する。なお、
語線ＷＬは２層構造としたが、これに限らず、第１の多
結晶シリコンパターン２６のみとしてもよい。

（■０　　次に、パッシベーション膜ヲ形成した後、番
地選択用ＭＯ８）ランジスタＱ３．Ｑ４のドレイン領域
（又はソース領域）　２９．、２９Ｉ＋　　上のＳ　ｉ
　Ｏ，ｊ％１．（ツシペーション膜を選択的にエツチン
グ除去して第２のコンタクトホール３５．。

３５、を形成した後、アルミニウムの蒸着、パターニン
グを行なって前記コンタクトホール３５、。

３５２を介して番地選択用ＭＯ８）ランジスタＱ３．Ｑ
４のドレイン領域（又はソース領域）２９、．２９．と
接続したデータ線（ＤＬ、ＤＬ）、９６　、．９７を形
成する（第８図図示）。

前述の如く製造されるメモリセルは、第８図に示す如く
、一対のドライバー用ＭＯ８）ランジスタＱ、Ｉ、Ｑ２
が豆に近接して対向されたドレイン領域（ｎ＋層）２９
２，２９３，２９６　　と、これらドレイン領域２９□
、２９３，２９６に該トランジスタＱ　１−　Ｑ　２を
互に交差結合するよう（ニダイレクトコンタクト部２１
ないし２３を介して接続されたゲート電極２４．２５と
、互に一体化され、前記ドレイン領域２９２，２９．．
２９６及びゲート電極２４．．２５の三方を囲むよう（
二装置されたソース領域（’ｎ＋層）２９ｍとから植成
され、更（ニ一対の番地選択用ＭＯ８）ランジスタＱ３
．Ｑ４をデータ線方向の対応する位置に配置し、かつ前
記ゲート電極２４．２５上の８　ｉ　０．　Ｂｆｔ上に
直線形状で等価な長六とした多結晶シリコン層からなる
一対の西抵抗素子、９１　、．９２を配置すると共に、
これら冨抵抗素子、９１　、３２を前記８ｉ０．膜にデ
ータ線方向の対応する位置に配置するようＣ二開孔され
たコンタクトホール、？　０．　、　、？　０２を介し
て前記ゲート電極２４．２５と接続した構造となってい
る。

しかして、第８図図示の、メモリセル（二よれば以下（
二詳述する効果を有する。

周知の如く、ダイナミック型ＲＡＭ　の場合、記憶ノー
ドの容晴が５（１ｆＦ以下（１表ると急激（二ソフトエ
ラーＣ二よるセル不良率が増加する（たとえばＩｌＳＳ
ＣＣ８２ＷＰ　７．５　ｐ・７４−７５に記載）。

この理由は、標準的な５ＭｅＶ　のエネルギーを持つα
粒子の入射により生成される電子・正孔対が約１．４Ｘ
ｊ−０ケであるのに対し、セルに貯えられる電萌ｔ　Ｑ
、は記憶ノード容量が５０ｆＰの場合２．２５　Ｘ　１
０　”クーロンとなり、よって記憶ノード中のエレクト
ロンの数が〜１．４Ｘ１０’ケとなり上記′電子・正孔
対の個数とほぼ一致するからである。但し、実際（二は
ダイナミックＲＡＭ　　のソフトエラー（二臨界電荷量
というものがあり、かっα粒子の入射（二よって生成さ
れた電子・正孔対の収集効率も１でないため、上記のよ
うな簡単な比較ではない。

前述した事１．−ｊ　、スタティックＲＡＭでモ同様に
考えられる。以下、記憶ノード容量が５０ｆＦ以下とな
った１６ＫｂｔｔスタテイツクＲ１ν５等の半導体記憶
装置について、種々のセル・レイアウト、セル構造を有
する場合（二ついて第９図を参照して説明する。なお、
同図は、データポー／Ｉ／　Ｆ　電８Ｅ　（ＶＤＨ）−
二対する相対的なソフトエラー率を示したものである。

図中の（ａｌは、第２図図示のメモリセルで４０ｆＰ以
上の記憶ノード容量をもつ。

図中ｒｂ＞は、一対のドライバー用トランジスタのドレ
イン領域即ち記憶ノード（Ｎｒ、Ｎｚ）　　を対向させ
かつ記憶ノードの周辺（二Ｖｓｓ　　供給用のｎ＋拡散
層をレイアウトしたメモリセルである（第１０図図示）
。このセルの記憶ノード容量は４ｎｆＦである（昭和５
７年電子通信学会総合全国大会２−２１７頁に記載）。

かかるセルは、本発明の如く一対のドライバー用ＭＯ８
）ランジスタのソース側が該トランジスタの三方向に連
続していないため、又一対のドライバー用ＭＯ８トラン
ジスタのドレインすなわち記憶ノード拡散層が対向して
いるがレイアウト的に不十分なため、耐ソフトエラー効
果が少ない。

図中の（Ｃ）　ｌ　（ｄ）は、本発明にかなり近いメモ
リセルである。即ち、（Ｃ）は記憶ノードの周辺のＶｓ
ｓ　　供給用のｎ＋拡散層が二方向のものであり、（ｄ
）は記憶ノード周辺のＶｓｓ　　供給用のｎ＋拡散層を
Ｌ字型のドライバー用ＭＯ８トランジスタの三方向Ｃ二
連続して設置したもので夫々４０ｆＦの記憶ノード容量
をもつ。前記（ｅ）のセルの場合は多結晶シリコン層か
らなる高抵抗素子の抵抗値のバランスが悪く、・（ｄ）
のセルの場合はトランジスタがＬ字型をしているため、
マスク合わせズレが発生し易くこれによりメモリセルと
しての双安定性が悪化し、更には高抵抗素子の抵抗値の
バランスが悪い。

図中の（ｅｌは、（ｂ）のセルをＰウェル領域中に設け
たメモリセルである。このセルは、■Ｄ■（≧２■でソ
フトエラーは発生しなくなるが、１．５Ｖ以下で発生し
ており、記憶ノード容量（（ｅ）の場合は４０ｆＦレベ
ル）の減少によりソフトエラー速度が大きくなる。又、
このタイプのセルは、Ｐウェル領域中に設けるという０
ＭＯ８プロセスをとらねばならず、プロセス的に不利で
ある（たとえばｌ８８ＣＣ８０ＦＡＭ　１７．３　Ｐ、
　２２４記載）。

図中の（ｆ）は、セル（ａ）のタイプのレイアウトのも
のをＰウェル領域中に設けた記憶ノード容量が約２Ｑｆ
Ｐのメモリセルである。このセルは、記憶ノード容量が
セル（ａ）のｈ以下であるため、ＣＭＯＳプロセルをと
っても完全な対策にはならないことがわかる。

図中のｆｇ）　、（ｈ）　＋　ｍは、夫々本発明のメモ
リセルで記憶ノード容量が夫々約４ＱｆＦ、約２ＱｆＦ
。

約ＩＱｆＦの場合である。同セルの場合、Ｐウェル領域
を用いないバルク構造にもかかわらず、記憶ノード容量
が２ｎｆＦ以上の場合には全くソフトエラーは発生せず
、約１０ｆＦの場合でもソフトエラーはほとんど発生し
ないといえるレベル（二あることが確認できる。なお、
前記セル（ｉ）の記憶ノード容量は、２５６Ｋｂｉｔ　
　スタティックＲＡＭ　の記憶ノードの容量と同一レベ
ルであり、これにより２ｊ）５Ｋｂ　ｉ　ｔ　　スタテ
ィックＲＡＭまでポリイミドなどの表面保護膜なしでソ
フトエラーの発生しないシステムが実現できる。勿論、
前記記憶ノードの容量レベルは、セルをＰウェル領域中
（＝設けてＣＭＯ８構造とすれば更Ｃ二よくなる。

次（二、第２の多結晶シリコン層からなる高抵抗素子の
抵抗値のバランス性について述べる。

メモリセルの記憶ノード容量を構成する主なものは、ゲ
ート容量と接合容量である。このうち、ゲート容量は電
圧に対し線型的な特性を示すが、接合容量は第１１図に
示す如く非線型的な特性を示し、電圧が低くなる程その
変化率が大となる。このため、メモリセルの記憶ノード
にα粒子入射による少数キャリアが注入された場合、低
い電圧部分では１”レベルの低下が抑えられる。これに
より、セルはα粒子入射（二より１”、′θ″　のレベ
ルが接近した状態になる確率が高い。しかして、本発明
構造のメモリセルの場合、第２の多結晶シリコン層から
なる高抵抗素子３　Ｚ　、　、？　２が直線形状で等価
な長さであるため、かかる高抵抗素子、？１．３２の抵
抗値のバランス性が良く、前記した１”、θ″　のレベ
ルが接近した状態からもとの安定した高い゛電圧”１”
　レベルに容易に復帰できる。

次に一例として、基板バイアス回路を使用したｎチャネ
ルスタティックＲＡＭ　の場合Ｃ二すしＡで、従来およ
び本発明のメモリセルのα粒子入射前後（二おけるデー
タの変化状態を第１２図を参照して説明する。なお、同
図（５）は従来のメモリセルにおけるデータの変化状態
を、同図（至）は本発明のメモリセルＣ二おけるデータ
の変化状態をそれぞれ示す特性図であり、図中の曲線（
イ）。

（ロ）は′１″　レベル、０″　レベルの電ＩＥＥ　変
ｉｔｌ＋　を示す。同図（Ａ）において、時刻Ｔ１でα
粒子が入射すると１”ルベルが時刻Ｔ２まで急激（１低
下１７、時刻Ｔ３を経て、時刻Ｔ４で１”　および”Ｏ
Ｎ　レベルが交差してデータ破壊７’ｌ−生ずることが
確認できる。なお、同図（Ａｌの時刻Ｔ１〜Ｔ２におい
て曲線（イ）の傾きが大きいのは、従来のメモリセルが
α粒子（二対する影響を受は易１．Ｎからであり、時刻
Ｔｓ以後曲線（イ）、（ｃｆｆｌが元のレベル（二復帰
しないのは多結晶シリコン層からなる高抵抗素子のバラ
ンス性の悪さく二起因している。一方、同図（至）では
、時刻Ｔ１でα粒子が入射してもその影響を受けにくく
、同図（５）の場合と比較して”１”　レベルの曲線（
イ）は緩やかに低下していく。また、時刻Ｔ、付近にお
ける曲線ケｌ　、　ｕ）は略同様な変化状態を呈し、フ
リップフロップの入出力ノード容置のバランス性が良好
であることを示し、時刻Ｔ５以後の同曲線（イ）。

（（ロ）では多結晶シリコン層からなる高抵抗素子のバ
ランス性の良さを示している。このようがことから、第
８図（二示すようなパターンを持つ本発明のメモリセル
が、従来のものと比べて、耐ソフトエラー性が高いこと
が確認できる。

以下（１第８図構成のメモリセルの特徴をまとめると次
のよう（二なる。

（１）　　一対のドライバー用ＭＯ８）ランジスタＱ、
、Ｑ２のドレイン領域２９．．２９３，２９６が互い（
二近接してしかも対向するように配置され、かつそれら
のソース領域２９□は連続して前記ドライバー用ＭＯ８
）ランジスタＱ１．Ｑ２のドレイン領域２９２，２９３
．２９６及びゲート電極２４゜２５の三方向を囲むよう
（二装置されているため、α粒子又は周辺回路から発生
する少数キャリアの影響を受けにくく、例え受けても受
は方＋二／＜ランス性が有るのでメモリセルデータ保持
性能が従来と比べて優れている。

（２）　　マスク合わせズレに対して一対のドライバー
用ＭＯ８）ランジスタのコンダクタンス（Ｐ″）が変化
せず、かつゲート容量が不変のため、フリップフロップ
ノード容量のバランス性が良くメモリセルデータ保持性
が良い。

（３１第２の多結晶シリコン層の一部からなる高抵抗素
子の抵抗値のバランス性が良いため、上記（１）で示し
たような影響を受けた場合でも元の状態に復帰すること
ができる。

上記したように第８図に示す構造のメモリセルではα粒
子の入射による耐ソフトエラー性が高い。ところが、こ
の耐ソフトエラー性はあくまでもデータの保持時（二お
けるものである。そこでこの発明では、データの読み出
し時および書込み時等のアクセス時にも高い耐ソフトエ
ラー性を持たせるために、回路的（二次のような対策を
図っている。

第１３図はこの発明に係る半導体記憶装置をスタティッ
クＲＡＭ　に実施した場合の回路構成図である。図（二
おいて複数のメモリセルＭＣ。

ＭＣ，・・・　が列方向および行方向にマトリクス状に
配列されている。なお、これら複数のメモリセルＭＣ、
ＭＣ、・・・　は、それぞれ第８図に示すような構成で
あり、データ保持時における耐ソフトエラー性が高めら
れている。そして上記各同一の列方向に配列されている
各複数個のメモリセルＭＣ、ＭＣ、・・・の前記共通語
線ＷＬ　ｉ　（ｉ＝　。

〜ｎ）は、アドレス信号の状態（１応じてＸＯ〜Ｘｎの
うちの１つを選択的に駆動する行デコーダＺＯＯの各出
力端に結合されている。さらＣ二上記各同−の列方向に
配列されている各複数個のメモリセルＭＣ、ＭＣ、・・
・は、各一対のデータ入出力線Ｄ　Ｌ　ｊ　、　ＤＬ　
ｊ　（ｊ＝ｏ　〜ｍ　）　Ｃそれぞれ結合されている。

上記各デ・−タ入出力線ＤＬｊ　。

ＤＬｊ　　の各一方端部（二は負荷ＭＯ８）ランジスタ
２００　が結合され、また各他方端部は各列選択用ＭＯ
８）ランジスタ２０１　　を介してデータ入出力回路？
７（Ｊ　　ｌ＝結合されている。上記各対をなすデータ
入出力線ＤＬｊ　、　ＤＬｊ　　とデータ入出力回路１
１θ　との間に介在する各２個の列選択用ＭＯ８）ラン
ジスタ２０１，２０１　　のゲートは、アドレス信号の
状態に応じてＹＯ〜Ｙｍのうちの１つを選択的（二駆動
する列デコーダ１２０の各出力端に結合されている。さ
ら（二上記各対をなすデータ入出力線ＤＬｊ、ＤＬｊ　
　相互間およびデータ入出力回路１１０　　の一対の端
子相互間には短絡用ＭＯ８トランジスタ２０２　それぞ
れが挿入されている。また、図において１３０は前記ア
ドレス信号が供給され、このアドレス信号の状態変化を
検出してパルス信号を発生するパルス発生回路であり、
ここから出力されるパルス信号が上記短絡用ＭＯ８）ラ
ンジスタ２０２゜２０２、・・・の各ゲートに並列的に
与えられる。

このような構成でなるＲＡＭでは、行デコーダ１００　
　によって−行分のメモリセルを選択しかつ列デコーダ
１２０　　によってこの−行分のメモリセルから１個を
選択し、この後、データ入出力回路１１０　によってこ
の選択された１個のメモリセルに対しデータの書込みあ
るいは読み出しを行なうものであるが、第１４図のタイ
ミングチャートに示すよう（二、入力アドレス信号の状
態が変化するとパルス発生回路１３０　から所定パルス
幅のパルス信号が出力される。このパルス信号が入力す
ることにより各短絡用ＭＯＳトランジスタ２０１　がそ
れぞれオンし、各一対のデータ入出力線ＤＬｊ、ＤＬｊ
　　およびデータ入出力回路１１０　の一対の端子間が
メモリセルの選択よりも前に短絡される。これ（二より
各一対のデータ入出力線ＤＬｊ、ＤＬｊ　　の電位の平
衡化が図られる。メモリセルの選択は一対のデータ入出
力線ＤＴ、ｊ、ＤＬｊ　　が平衡化した状態でなされる
ので、たとえ選択されたメモリセルにおいて、α粒子の
入射によって内部のフリップフロップ回路の保持データ
の電位が低い状態で接近１７ていても、上記電位の平衡
化により、番地選択用ＭＯ８）ランジスタＱ３−Ｑ４を
通して略等しい電流が内部フリップフロップ回路に供給
される。このため、アクセス時でもα粒子入射Ｃ二よる
データの破壊は起こりにくくなり、耐ソフトエラー性は
大幅に向上する。なお、パルス発生回路１．１０　から
出力されるパルス信号のパルス期間が終了すれば、一対
のデータ入出力線ＤＬｊ、ＤＬｊ　　の電位は図示する
ように読み出しデータあるいはデータ入出力回路１１０
　からの書込みデータに応じて再び変化していく。

第１５図はこの発明の他の実施例の回路構成図であり、
上記第１３図に対応した箇所には同一符号を付してその
説明は省略する。この実施例回路では各データ入出力線
ＤＬｊ、ＤＬｊ　　およびデータ入出力回路ｒｚｏ　　
の一対の端子それぞれにプリチャージ用ＭＯ８）ランジ
スタ２０３を結合し、これらＭＯＳ　トランジスタ２０
３　もパルス発生回路１．９０　からの出力パルスで制
御するようにしたものである。このような構成とするこ
とによって、各一対のデータ入出力線Ｄ　Ｌ　ｊ・ＤＬ
ｊ　　はＭＯＳ　　）ランジスタ２０２１＝よってその
電位が平衡化され、またこれと同時にＭＯＳ　　）ラン
ジスタ２ｏ３　（＝よって第１６図のタイミングチャー
ト（二示すようにプリチャージが行なわれる。なお、上
記説明では、パルス発生回路１３０はアドレス信号の状
態変化を検出してパルスを出力するよう（ニしているが
、これはアドレス信号の代りにチップセレクト信号の変
化を検出すること（二よってパルスを出力させるよう（
二してもよい。

このように上記実施例のＲＡＭでは、メモリセル自体の
構造を工夫することによってデータ保持時Ｃ二おける耐
ソフトエラー性を高め、がっ回路的な工夫によってアク
セス時における耐ソフトエラー性をも高めるようにした
ものであり、この結果、高い信頼性を得ることができる
。

第１７図は横軸にサイクルタイムを、縦軸にソフトエラ
ー率をそれぞれとった特性図である。

１句における曲線■はメモリセルおよび回路的（二何ら
対策が施こされていない場合（メモリセルは前記第９図
中の（ａｌに対応）の特性であり、曲線■は第８図（二
示すようなレイアウトを持つメモリセルを用い回路的に
は何ら対策が施こされていない場合の特性であり、さら
に曲線■はこの発明によるＲＡＭ　における特性である
。図示するように、この発明のものではアクセス時にお
いて本耐ソフトエラー性を十分に高くすることができ、
この発明の効果は明白である。

〔発明の効果〕

以上説明したように本発明によれば、素子の微細化が進
んでメモリセルのプリップフロップノードの容量が小さ
くなった場合でも、データ保持時およびアクセス時とも
に耐ソフトエラー性が高く、もって信頼性の１甑い半導
体記憶装置を提供することができる。

【図面の簡単な説明】

第１図は４トランジスタ・２抵抗型のメモリセルの等価
回路図、第２図は第１図のメモリセルの従来のパターン
平面図、第３図ない１．第８図はこの発明によるメモリ
セルを製造工程ｊ１ｎに示すパターン平面図、第９図は
従来および本発明のメモリセルのデータホールド電圧（
二対する相対的なソフトエラー率の特性図、第１０図は
従来の他のメモリセルのパターン平面図、第１１図はメ
モリセルにおける電圧と接合容量との関係を示す特性図
、第１２図は従来および本発明のメモリセルにおけるα
粒子入射前後のデータの変化状態を示す特性図、第１３
図は第８図のメモリセルを用いたこの発明の一実ｍ例に
よるスタティックＲＡＭ　の回路構成図、第１４図は第
１３図回路のタイミングチャート、第１５図は第８図の
メモリセルを用いたこの発明の他の実施例（二よるスタ
ティックＲＡＭ　の回路構成図、第１６図は第１５図回
路のタイミングチャート、第１７図は従来及び本発明に
おけるメモリ・システムのアクティブ動作時のソフトエ
ラー率の特性図である。１１・・・フィールド領域、１２１１３・・・ドライバ
ー用ＭＯ８）ランジスタＱｌ、Ｑ２を作る領域、１４．
１５・・・番地選択用ＭＯ８）ランジスタＱ３＋Ｑ４を
作る領域、Ｚ６・・・ドライバー用ＭＯＳトランジスタ
Ｑｌ、Ｑ２の基準電位（Ｖｓｓ）端となる領１域、１７
〜１９・・・開孔部、２０・・・エツチング部、　　２
１〜２．９・・・ダイレクトコシタクト部、２４・・・
ドライバー用ＭＯ８）ランジスタＱ＋　のゲート電極、
２５・・・ドライバー用ＭＯ８トランジスタＱ２のゲー
ト電極、２６・・・番地選択用ＭＯＳトランジスタＱ３
．Ｑ４の両方のゲート電極を兼ねる第１の多結晶シリコ
ンパターン、２７・・・ソース領域取り出し用の第１の
多結晶シリコンパターン、２９．．２９．・・・ｎ＋層
、３θ１，３０２・・・う３１のコンタクトホール、３
１．．１２・・・高抵抗素子、３３・・・多結晶シリコ
ン配線、３４・・・語線（ｗ−ｒ、）１．９５．　、　
、？　５２　・・・第２のコンタクトホール、３６゜３
７・・・データ線、１００・・・行デコーダ、ｚｌＯ・
・・データ入出力回路、Ｚ２０・・・列デコーダ、１．
９０・・・パルス発生回路、２００・・・負荷ＭＯＳト
ランジスタ、２０１・・・行選択用ＭＯ８トランジスタ
、２０２・・・短絡用ＭＯ８）ランジスタ、２０３・・
・プリチャージ用ＭＯ８）ランジスタ。出願人代理人　　弁理士　鈴　江　武　彦第１図第２図第９図テ′−タ　Ｊ−ノし）＝４配ル（ＶＤＨ）第１０図第１２図第１％ｌｖ？、ｌ−”ｌ、、ｌ　二Ｍ０、渣Ｊ・・ス：ド［：；ブイ２ルタイム　ｌ、ＬｔＳｅＣ）

Claims

【特許請求の範囲】（１１互い（二近接しかつ対向するように配置形成され
る一対のドレイン領域およびこの一対のドレイン領域の
三方を囲むように配置形成される共通のソース領域を含
む一対の駆動用ＭＯＳトランジスタ、互いに同一方向に
延長されかつ互いに対応する位置に等価な長さを持って
配置形成され上記一対の駆動用ＭＯ８）ランジスタイ二
対して負荷素子となる、多結晶シリコンによって構成さ
れた一対の抵抗からなるフリップフロップと、このフリ
ップフロップの各入出力ノードと一対の各データ人出線
相互間（二接続される番地選択用ＭＯ８）ランジスタと
で１ビット分のメモリセルを構成し、これらメモリセル
が複数個結合される一対の前記データ入出力線と、アド
レス信号の状態に応じて上記複数個のメモリセルから１
個を選択する選択手段と、上記選択されたメモリセルが
アクセスされる前に上記一対のデータ入出力線の電位を
平衡化する・平衡化手段１とを具備したことを特徴とす
る半導体記憶装置。（２）前記一対のデータ入出力線の電位の平衡化に際し
、電位の平衡化を行なわせしめる制御信号を用いて同時
に一対のデータ入出力線の電位の初期化を行なうように
した特許請求の範囲第１項（二記載の半導体記憶装置。（３）　　前記平衡化手段がアドレス信号の状態変化（
：応動じて制御されている特許請求の範囲第１項（二記
載の半導体記憶装置。