JPH0766659B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0766659B2
JPH0766659B2 JP61020614A JP2061486A JPH0766659B2 JP H0766659 B2 JPH0766659 B2 JP H0766659B2 JP 61020614 A JP61020614 A JP 61020614A JP 2061486 A JP2061486 A JP 2061486A JP H0766659 B2 JPH0766659 B2 JP H0766659B2
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channel fet
memory device
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channel
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耕一郎 益子
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Mitsubishi Electric Corp
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高集積化に適したメモリセル構成の半導体
記憶装置に関するものである。
〔従来の技術〕
第３図（ａ），（ｂ）は、1985年の国際固体回路会議
（ISSCC85）の講演番号FAM17.4において提案された高集
積ダイナミック型半導体記憶装置のメモリセルの平面図
および第３図（ａ）のＸ−Ｘ′線における断面図であ
る。第３図（ａ），（ｂ）において、１はｐ型半導体基
板、２はフイールド酸化膜、３は第１層目の多結晶シリ
コン、４はキャパシタ絶縁膜、５はn+拡散層、６はビッ
ト線を形成する第１層目のAl配線、７はワード線９を構
成する第２層目の多結晶シリコン、８はワード線９を構
成する第２層目のAl配線で、一定間隔で多結晶シリコン
７と電気的接続をとり、ワード線９の低抵抗化を図って
いる。10は前記n+拡散層５と第１層目のAl配線６とを電
気的に接続するコンタクト孔、CPは前記多結晶シリコン
３とn+拡散層５との間のキャパシタ絶縁膜４をはさんだ
情報電荷蓄積容量で、溝掘り分離領域の側面を利用して
形成されている。CFは平坦部に形成された多結晶シリコ
ン３とn+拡散層５との間の情報電荷蓄積容量である。
このように、メモリセル外周部の溝掘り分離領域の側面
を情報電荷蓄積容量CPとして活用することにより、情報
電荷蓄積容量CFを形成する平坦部面積を減少させ、チッ
プ面積を縮小させても十分に動作余裕が広く、α粒子等
の放射線により注入される少数担体に対して記憶情報電
荷が保持されるだけの情報電荷蓄積容量が確保できるよ
うに構成されている。そして、第３図（ａ）に示すメモ
リセルの周辺長を長く利用すればするほど、同量の情報
電荷蓄積容量CFを得るのに必要な溝の深さが浅くてす
む。
〔発明が解決しようとする問題点〕
上記のような溝掘り分離領域の側面に情報電荷蓄積容量
を形成した構造のメモリセルに、折り返しビット線構成
を適用した従来の高集積ダイナミック型半導体記憶装置
では、１ビット分のメモリセル領域に、コンタクト孔を
1/2個とワード線９を２本配置する面積が必要となる。
ところが、メモリセルアレイを高密度化するために深い
溝掘り分離領域を形成して溝掘り分離領域の側面に形成
する情報電荷蓄積容量CPを大きくし、平坦部に形成する
情報電荷蓄積容量CFを減らした場合、ワード線９を２本
配置する領域を確保することが困難になるため、その設
計上の制約を受けるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、溝掘り分離領域の側面に形成する情報電荷蓄積容
量を増し、平坦部の面積を減らしても設計上の制約を受
けない半導体記憶装置を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体記憶装置は、ＮチャネルFETと静
電容量からなる複数のメモリセルが接続された所要数の
第１のビット線と、ＰチャネルFETと静電容量からなる
複数のメモリセルが接続された前記第１のビット線と同
数の第２のビット線とを平行に配列し、第１および第２
のビット線と直交してＮチャネルFETおよびＰチャネルF
ETのゲートに共通に接続されるワード線を配列し、折り
返しビット線構成とし、第１のビット線および第２のビ
ット線を相補の対としてセンスアンプにそれぞれ接続し
たものである。
〔作用〕
この発明においては、ＮチャネルFETおよびＰチャネルF
ETのゲートに共通に接続されるワード線が一方の導電型
のFETを有するメモリセルの読出しレベルになった時、
他方の導電型FETを有するメモリセルからはデータが読
み出されず、センスアンプに接続される第１のビット線
と第２のビット線とは相補のレベルとなる。
〔実施例〕
第１図はこの発明の半導体記憶装置の一実施例を示す平
面図である、第１図において、第３図（ａ），（ｂ）と
同一符号は同一部分を示し、11はＮチャネルFETのチャ
ネル部、12はＰチャネルFETのチャネル部、13は前記Ｐ
チャネルFETが形成されるｎウエル、14は溝掘り分離領
域であり、この溝掘り分離領域14の側面の多結晶シリコ
ン３とn+拡散層５の間には情報電荷蓄積容量CPが形成さ
れている。16a〜16dは第１のビット線で、ＮチャネルFE
Tと静電容量からなる複数のメモリセルが接続されてい
る。16e〜16hは第２のビット線で、ＰチャネルFETと静
電容量からなる複数のメモリセルが接続されている。17
はワード線で、第１および第２のビット線16a〜16hと直
交してＮチャネルFETおよびＰチャネルFETのゲートに共
通に接続されている。
第２図は第１図に示したこの発明の半導体記憶装置のメ
モリセルとセンスアンプの接続を示す等価回路図であ
る。第２図において、第１図と同一符号は同一部分を示
し、15a〜15dはセンスアンプ、18a〜18dはＮチャネルFE
Tを有するメモリセル、19a〜19dはＰチャネルFETを有す
るメモリセルである。
次に動作について説明する。
情報電荷蓄積容量CPには、“H"として例えば電源電圧5V
が、“L"として例えば0Vが書き込まれている。ワード線
17を中間電位、例えば2.5Vとしておくと、ビット線16a
〜16dの電位は、0V〜5Vの間にあるため、ＮチャネルFET
およびＰチャネルFETのしきい値電圧をそれぞれ4Vと−4
V程度にしておくと、ＮチャネルFETとＰチャネルFETの
いずれもオフ状態となり、メモリセル18a〜18dおよび19
a〜19dに記録されているデータは保持される。しかし、
ワード線17の電圧を“H"の書込み電圧にＮチャネルFET
のしきい値電圧を加えた値、例えば9VとするとＮチャネ
ルFETがオンして、メモリセル18a〜18dのデータの読み
出しおよび書き込みが行われる。またワード線17の電圧
を“L"の書込み電圧とＰチャネルFETのしきい値電圧を
加えた値、例えば−4Vとすると、ＰチャネルFETがオン
してメモリセル19a〜19dのデータの読み出しおよび書き
込みが行われる。
したがって、ビット線16a〜16dと、ビット線16e〜16hは
同時に情報電荷蓄積容量CPに接続されないので、センス
アンプ15a〜15dに入力する２本のビット線を第２図に示
すように16a〜16dと16e〜16hのうちから１本ずつ選ぶこ
とにより、メモリセル１ビット当りの領域にワード線17
が一本通過するように構成できるわけである。
なお、上記実施例では、ｐ型半導体基板１にｎウエル13
を形成したが、ｎ型半導体基板にｐウエルを形成した
り、ツインタブ構成にしてもよく、上記実施例と同様の
効果を有する。
また上記実施例では、ＮチャネルFETを備えたメモリセ
ル18a〜18dとＰチャネルFETを備えたメモリセル19a〜19
dを４行ずつ交互に配置したが、任意の行数ずつ交互に
配置してもよい。
〔発明の効果〕
この発明は以上説明したとおり、ＮチャネルFETと静電
容量からなる複数のメモリセルが接続された所要数の第
１のビット線と、ＰチャネルFETと静電容量からなる複
数のメモリセルが接続された第１のビット線と同数の第
２のビット線とを平行に配列し、第１および第２のビッ
ト線と直交してＮチャネルFETおよびＰチャネルFETのゲ
ートに共通に接続されるワード線を配列し、折り返しビ
ット線構成とし、第１のビット線および第２のビット線
を相補の対としてセンスアンプにそれぞれ接続したの
で、溝掘り分離領域の側面に形成する情報電荷蓄積容量
を大きくして平坦部の面積を減らしても、１ビット分の
メモリセル領域上に１本のワード線のみを配置すればよ
く、半導体記憶装置の集積化を効率よく図ることができ
るという効果がある。
【図面の簡単な説明】
第１図はこの発明の半導体記憶装置の一実施例を示す平
面図、第２図は第１図に示した半導体記憶装置のメモリ
セルとセンスアンプの接続を示す等価回路図、第３図
（ａ），（ｂ）は従来の半導体記憶装置を示す平面図お
よび第３図（ａ）のＸ−Ｘ′線における断面図である。 図において、１はｐ型半導体基板、15a〜15dはセンスア
ンプ、16a〜16dは第１のビット線、16e〜16hは第２のビ
ット線、17はワード線、18a〜18dはＮチャネルFETを有
するメモリセル、19a〜19dはＰチャネルFETを有するメ
モリセルである。 なお、各図中の同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｎ 7210−4Ｍ ３２５ Ｈ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ＮチャネルFETと静電容量からなる複数の
    メモリセルが接続された所要数の第１のビット線と、Ｐ
    チャネルFETと静電容量からなる複数のメモリセルが接
    続された前記第１のビット線と同数の第２のビット線と
    が平行に配列され、前記第１および第２のビット線と直
    交して前記ＮチャネルFETおよびＰチャネルFETのゲート
    に共通に接続されるワード線が配列された半導体記憶装
    置であって、折り返しビット線構成とし、前記第１のビ
    ット線および第２のビット線を相補の対としてセンスア
    ンプにそれぞれ接続したことを特徴とする半導体記憶装
    置。
JP61020614A 1986-01-30 1986-01-30 半導体記憶装置 Expired - Lifetime JPH0766659B2 (ja)

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DE8787300484T DE3778408D1 (de) 1986-01-30 1987-01-21 Halbleiterspeicheranordnung.
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