JPH0783062B2 - マスタ−スライス型半導体装置 - Google Patents
マスタ−スライス型半導体装置Info
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- JPH0783062B2 JPH0783062B2 JP60130867A JP13086785A JPH0783062B2 JP H0783062 B2 JPH0783062 B2 JP H0783062B2 JP 60130867 A JP60130867 A JP 60130867A JP 13086785 A JP13086785 A JP 13086785A JP H0783062 B2 JPH0783062 B2 JP H0783062B2
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- JP
- Japan
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- pull
- word line
- compensation circuit
- type
- inverter
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B62—LAND VEHICLES FOR TRAVELLING OTHERWISE THAN ON RAILS
- B62L—BRAKES SPECIALLY ADAPTED FOR CYCLES
- B62L3/00—Brake-actuating mechanisms; Arrangements thereof
- B62L3/04—Brake-actuating mechanisms; Arrangements thereof for control by a foot lever
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はマスタースライス型半導体装置に係わり、特に
同一半導体チップ上にＰ型及びＮ型のMOSFET（電界効果
トランジスタ）からなる基本論理素子（ベーシックセ
ル）が複数個並べて形成されたCMOS（相補型MOS）ゲー
トアレイに関する。
同一半導体チップ上にＰ型及びＮ型のMOSFET（電界効果
トランジスタ）からなる基本論理素子（ベーシックセ
ル）が複数個並べて形成されたCMOS（相補型MOS）ゲー
トアレイに関する。
従来、MOSIC（集積回路）におけるROM（読み出し専用記
憶装置）の構成としては、Ｎ型トランジスタを使用した
オアROMが一般的であり、動作方式としてはダイナミッ
ク型とスタティック型に大別される。第３図、第４図に
その代表例を示す。
憶装置）の構成としては、Ｎ型トランジスタを使用した
オアROMが一般的であり、動作方式としてはダイナミッ
ク型とスタティック型に大別される。第３図、第４図に
その代表例を示す。
第３図は、ビット線を予めＰ型トランジスタで“H"
（高）レベル（VDD）にプリチャージしておき、その後
メモリセルの内容を読み出すダイナミック動作のROMで
ある。図中１はビット線、２はワード線、３ば抵抗∞個
所４を有しデータ“1"を記憶するＮ型トランジスタ、５
はデータ“0"を記憶するＮ型トランジスタ、６はＰ型ト
ランジスタである。
（高）レベル（VDD）にプリチャージしておき、その後
メモリセルの内容を読み出すダイナミック動作のROMで
ある。図中１はビット線、２はワード線、３ば抵抗∞個
所４を有しデータ“1"を記憶するＮ型トランジスタ、５
はデータ“0"を記憶するＮ型トランジスタ、６はＰ型ト
ランジスタである。
第４図は、プルアップ用の抵抗を付加し、いずれのワー
ド線も選択されていないとき、即ち全ての記憶素子（Ｎ
型トランジスタ）がオフしているときは、常にビット線
が“H"レベルになるようにしたスタティック動作のROM
である。図中11はビット線、12はワード線、13は抵抗∞
個所14を有しデータ“1"を記憶するＮ型トランジスタ、
15はデータ“0"を記憶するＮ型トランジスタ、16はプル
アップ抵抗である。
ド線も選択されていないとき、即ち全ての記憶素子（Ｎ
型トランジスタ）がオフしているときは、常にビット線
が“H"レベルになるようにしたスタティック動作のROM
である。図中11はビット線、12はワード線、13は抵抗∞
個所14を有しデータ“1"を記憶するＮ型トランジスタ、
15はデータ“0"を記憶するＮ型トランジスタ、16はプル
アップ抵抗である。
上記のように従来のROM構成としては、一般的にＮ型ト
ランジスタのみをメモリセルとして使用する方式をとっ
ているが、CMOSゲートアレイにおいては、メモリセルと
して使用する基本論理素子がＰ型とＮ型のトランジスタ
から構成されているため、この方法にした場合Ｐ型トラ
ンジスタが未使用の状態となり、素子の利用率がきわめ
て低下する。例えば基本論理素子中のＰ型及びＮ型のト
ランジスタ数が同数の場合、第３図、第４図のように構
成すると素子利用率が50％にも低下してしまう。
ランジスタのみをメモリセルとして使用する方式をとっ
ているが、CMOSゲートアレイにおいては、メモリセルと
して使用する基本論理素子がＰ型とＮ型のトランジスタ
から構成されているため、この方法にした場合Ｐ型トラ
ンジスタが未使用の状態となり、素子の利用率がきわめ
て低下する。例えば基本論理素子中のＰ型及びＮ型のト
ランジスタ数が同数の場合、第３図、第４図のように構
成すると素子利用率が50％にも低下してしまう。
次に動作方式について考えると、第３図のようなダイナ
ミック動作の場合、動作クロックが必要となり、同期方
式となるため回路が複雑となる。また入力アドレス信号
と同期クロックとのタイミングの問題も生じてくるた
め、非常に扱いにくくなる。
ミック動作の場合、動作クロックが必要となり、同期方
式となるため回路が複雑となる。また入力アドレス信号
と同期クロックとのタイミングの問題も生じてくるた
め、非常に扱いにくくなる。
第４図のようなスタティック動作型の場合は、回路動作
が非同期となるためタイミングを考える必要はなくなる
が、プルアップ（あるいはプルダウン）用の抵抗を付加
したレシオ回路の場合は、ビット線が常にVDD（あるい
はVSS）になるように直流的な電流が流れるため、消費
電力が増大するという欠点を有する。
が非同期となるためタイミングを考える必要はなくなる
が、プルアップ（あるいはプルダウン）用の抵抗を付加
したレシオ回路の場合は、ビット線が常にVDD（あるい
はVSS）になるように直流的な電流が流れるため、消費
電力が増大するという欠点を有する。
本発明は上記実情に鑑みてなされたもので、CMOSゲート
アレイにおいてＰ型及びＮ型の基本論理素子をメモリセ
ルとして有効に使用し、かつスタティック動作で低消費
電力のマスタースライス型半導体装置（ROM）を提供し
ようとするものである。
アレイにおいてＰ型及びＮ型の基本論理素子をメモリセ
ルとして有効に使用し、かつスタティック動作で低消費
電力のマスタースライス型半導体装置（ROM）を提供し
ようとするものである。
本発明は、同一チップ上にＰ型及びＮ型のMOSFETからな
る基本論理素子が複数個並べて形成されたCMOSゲートア
レイにおいて、前記基本論理素子の１つのＰ型FET及び
１つのＮ型FETをそれぞれ１つのメモリセルとし、前記F
ETの一端をビット線に、他端を電源の一端に、ゲートを
ワード線にそれぞれ接続したものである。
る基本論理素子が複数個並べて形成されたCMOSゲートア
レイにおいて、前記基本論理素子の１つのＰ型FET及び
１つのＮ型FETをそれぞれ１つのメモリセルとし、前記F
ETの一端をビット線に、他端を電源の一端に、ゲートを
ワード線にそれぞれ接続したものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であり、21はビット線、22はワー
ド線で、該ワード線はワード線222と、インバータ23を
介したワード線221とに分かれる。24はアドレスデコー
ダ、25はＰ型トランジスタ、26はＮ型トランジスタであ
る。これらトランジスタにおいて、ソースが電源VDDに
接続されているＰ型トランジスタ及びＮ型トランジスタ
はデータ“1"を記憶し、ソースが電源VSS（接地）に接
続されているＰ型トランジスタ及びＮ型トランジスタは
データ“0"を記憶している。
図は同実施例の回路図であり、21はビット線、22はワー
ド線で、該ワード線はワード線222と、インバータ23を
介したワード線221とに分かれる。24はアドレスデコー
ダ、25はＰ型トランジスタ、26はＮ型トランジスタであ
る。これらトランジスタにおいて、ソースが電源VDDに
接続されているＰ型トランジスタ及びＮ型トランジスタ
はデータ“1"を記憶し、ソースが電源VSS（接地）に接
続されているＰ型トランジスタ及びＮ型トランジスタは
データ“0"を記憶している。
第１図においては、アドレスデコーダ24でいずれか１本
のワード線22を選択し、ワード線221でＮ型トランジス
タ26のメモリセルをオンさせ、同時にワード線222でＰ
型トランジスタ25のメモリセルをオンさせ、それぞれ対
応するビット線21にデータを読み出すものである。即ち
第１図は、CMOSゲートアレーの基本論理素子であるＰ型
及びＮ型トランジスタをメモリセルとして使用し、デー
タの記憶方法として、それぞれのソースをVSS（“0"）
あるいはVDD（“1"）に接続して、スタティック動作のC
MOS型ROMを構成したものである。
のワード線22を選択し、ワード線221でＮ型トランジス
タ26のメモリセルをオンさせ、同時にワード線222でＰ
型トランジスタ25のメモリセルをオンさせ、それぞれ対
応するビット線21にデータを読み出すものである。即ち
第１図は、CMOSゲートアレーの基本論理素子であるＰ型
及びＮ型トランジスタをメモリセルとして使用し、デー
タの記憶方法として、それぞれのソースをVSS（“0"）
あるいはVDD（“1"）に接続して、スタティック動作のC
MOS型ROMを構成したものである。
第２図は本発明の他の実施例であるが、第１図のものと
対応する個所には同一符号を付して説明を省略した。第
２図において31はプルダウン用補償回路、32はインバー
タ、33はＮ型トランジスタ、34はプルアップ用補償回
路、35はインバータ、36はＰ型トランジスタ、37は出力
バッファ（インバータ）である。
対応する個所には同一符号を付して説明を省略した。第
２図において31はプルダウン用補償回路、32はインバー
タ、33はＮ型トランジスタ、34はプルアップ用補償回
路、35はインバータ、36はＰ型トランジスタ、37は出力
バッファ（インバータ）である。
第２図において、アドレスデコード24でいずれか１本の
ワード線22を選択し、ワード線221でＮ型トランジスタ2
6のメモリセルをオンさせ、同時にワード線222でＰ型ト
ランジスタ25のメモリセルをオンさせ、それぞれ対応す
るビット線にデータを読み出す点は第１図の場合と同様
である。ただし第１図にはバックゲートバイアス効果に
よる欠点があるため、第２図ではこの欠点を改善してい
る。即ち第２図で“1"読み出しの場合、例えばビット線
21N2はVDDに近いレベルまでにしか電圧レベルが上がら
ないが、プルアップ用補償回路34があるため、ビット線
21N2が“1"レベルに近くなるとインバータ35の出力は完
全な“0"を出力し、これでＰ型トランジスタ36を駆動す
る。その結果完全なVDDレベルがビット線21N2に得られ
るものである。
ワード線22を選択し、ワード線221でＮ型トランジスタ2
6のメモリセルをオンさせ、同時にワード線222でＰ型ト
ランジスタ25のメモリセルをオンさせ、それぞれ対応す
るビット線にデータを読み出す点は第１図の場合と同様
である。ただし第１図にはバックゲートバイアス効果に
よる欠点があるため、第２図ではこの欠点を改善してい
る。即ち第２図で“1"読み出しの場合、例えばビット線
21N2はVDDに近いレベルまでにしか電圧レベルが上がら
ないが、プルアップ用補償回路34があるため、ビット線
21N2が“1"レベルに近くなるとインバータ35の出力は完
全な“0"を出力し、これでＰ型トランジスタ36を駆動す
る。その結果完全なVDDレベルがビット線21N2に得られ
るものである。
一方“0"読み出しの場合、ビット線21P1ではVSS近いレ
ベルまでしか下がらないが、プルダウン用補償回路31が
あるため、ビット線21P1が“0"レベルに近くなるとイン
バータ32は完全な“1"を出力し、これでＮ型トランジス
タ33を駆動する。その結果完全なVSSレベルがビット線2
1P1に得られるものである。即ち第２図は、１つのビッ
ト線にはＰ型あるいはＮ型トランジスタのどちらか一方
だけが接続されるようにし、Ｐ型トランジスタだけをメ
モリセルとしたビット線21P1,21P2には、メモリの内容
として“0"を出力する場合、素子の構造上バックゲート
バイアス効果により読み出し電位が上がってしまうの
で、その現象を回避するため、インバータ32とその出力
をゲート入力とするＮ型トランジスタ33からなるプルダ
ウン用補償回路31を設けたものである。この回路により
完全な“0"レベルを読み出すことができる。この場合イ
ンバータ32はＮ型トランジスタ33をオンさせるためのも
のであり、寄数段ならば何段でもよい。更にインバータ
32の構成要素であるＰ型及びＮ型トランジスタの数の比
率を変えることで、その動作点（回路スレッショルド電
圧）を自由に選べるようにしている。またＮ型トランジ
スタ33は、メモリ内容として“1"を読み出す場合、数段
直列接続して駆動力を落とすことにより、ビット線21P1
をよりスムーズにVDDレベルに近い“1"にすることがで
きる。そしてＮ型トランジスタだけのメモリセルからな
るビット線21N1,21N2の場合は、逆にプルアップ用補償
回路34を設けることにより、完全な“1"レベルを得るこ
とができるものである。
ベルまでしか下がらないが、プルダウン用補償回路31が
あるため、ビット線21P1が“0"レベルに近くなるとイン
バータ32は完全な“1"を出力し、これでＮ型トランジス
タ33を駆動する。その結果完全なVSSレベルがビット線2
1P1に得られるものである。即ち第２図は、１つのビッ
ト線にはＰ型あるいはＮ型トランジスタのどちらか一方
だけが接続されるようにし、Ｐ型トランジスタだけをメ
モリセルとしたビット線21P1,21P2には、メモリの内容
として“0"を出力する場合、素子の構造上バックゲート
バイアス効果により読み出し電位が上がってしまうの
で、その現象を回避するため、インバータ32とその出力
をゲート入力とするＮ型トランジスタ33からなるプルダ
ウン用補償回路31を設けたものである。この回路により
完全な“0"レベルを読み出すことができる。この場合イ
ンバータ32はＮ型トランジスタ33をオンさせるためのも
のであり、寄数段ならば何段でもよい。更にインバータ
32の構成要素であるＰ型及びＮ型トランジスタの数の比
率を変えることで、その動作点（回路スレッショルド電
圧）を自由に選べるようにしている。またＮ型トランジ
スタ33は、メモリ内容として“1"を読み出す場合、数段
直列接続して駆動力を落とすことにより、ビット線21P1
をよりスムーズにVDDレベルに近い“1"にすることがで
きる。そしてＮ型トランジスタだけのメモリセルからな
るビット線21N1,21N2の場合は、逆にプルアップ用補償
回路34を設けることにより、完全な“1"レベルを得るこ
とができるものである。
前述した如く従来、MOSICにおけるROMの構成としては、
Ｎ型トランジスタを使用したオアROMが一般的である
が、CMOSゲートアレーのように基本論理素子がＰ型及び
Ｎ型トランジスタから構成されている場合、Ｐ型トラン
ジスタが未使用のまゝ残ることになり、素子使用効率は
極めて低くなる。そこで本発明のように、Ｐ型及びＮ型
トランジスタの両方をメモリセルとして使用し、データ
の記憶方法として、それぞれのソースをVSS（“0"）あ
るいはVDD（“1"）に接続するという方式をとることに
より、ゲート使用効率が100％に近いスタティック動作
のCMOS型ROMが構成できる。また１つのビット線には、
Ｐ型或いはＮ型トランジスタのどちらか一方だけが接続
されるようにすることにより、例えばＰ型トランジスタ
をメモリセルとしたビット線に対しては“0"を出力する
場合、素子の構造上、読み出し電位が上がってしまう現
象がおこる。それを回避するためプルダウン用補償回路
を接続することによって、完全な“0"レベルの出力が得
られるようになる。またメモリセルがＮ型トランジスタ
の場合は、逆にプルアップ用の補償回路を接続すること
によって完全な“1"レベルが得られるようになる。その
結果“1",“0"ともに安定したレベルが供給できるよう
になるため、メモリ内容の読み出し動作が非常に安定し
たものとなる。また上記のような補償回路を具備したた
め、ビット線の出力バッファの貫通電流を抑制できるた
め、消費電力を小さくすることができるものである。
Ｎ型トランジスタを使用したオアROMが一般的である
が、CMOSゲートアレーのように基本論理素子がＰ型及び
Ｎ型トランジスタから構成されている場合、Ｐ型トラン
ジスタが未使用のまゝ残ることになり、素子使用効率は
極めて低くなる。そこで本発明のように、Ｐ型及びＮ型
トランジスタの両方をメモリセルとして使用し、データ
の記憶方法として、それぞれのソースをVSS（“0"）あ
るいはVDD（“1"）に接続するという方式をとることに
より、ゲート使用効率が100％に近いスタティック動作
のCMOS型ROMが構成できる。また１つのビット線には、
Ｐ型或いはＮ型トランジスタのどちらか一方だけが接続
されるようにすることにより、例えばＰ型トランジスタ
をメモリセルとしたビット線に対しては“0"を出力する
場合、素子の構造上、読み出し電位が上がってしまう現
象がおこる。それを回避するためプルダウン用補償回路
を接続することによって、完全な“0"レベルの出力が得
られるようになる。またメモリセルがＮ型トランジスタ
の場合は、逆にプルアップ用の補償回路を接続すること
によって完全な“1"レベルが得られるようになる。その
結果“1",“0"ともに安定したレベルが供給できるよう
になるため、メモリ内容の読み出し動作が非常に安定し
たものとなる。また上記のような補償回路を具備したた
め、ビット線の出力バッファの貫通電流を抑制できるた
め、消費電力を小さくすることができるものである。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来のダイナミック型RO
M回路図、第４図は従来のスタティック型ROM回路図であ
る。 21……ビット線、22……ワード線、24……アドレスデコ
ーダ、25……Ｐ型トランジスタ、26……Ｎ型トランジス
タ、31……プルダウン用補償回路、32,35……インバー
タ、33……Ｎ型トランジスタ、34……プルアップ用補償
回路、36……Ｐ型トランジスタ。
他の実施例の回路図、第３図は従来のダイナミック型RO
M回路図、第４図は従来のスタティック型ROM回路図であ
る。 21……ビット線、22……ワード線、24……アドレスデコ
ーダ、25……Ｐ型トランジスタ、26……Ｎ型トランジス
タ、31……プルダウン用補償回路、32,35……インバー
タ、33……Ｎ型トランジスタ、34……プルアップ用補償
回路、36……Ｐ型トランジスタ。
フロントページの続き (72)発明者 橋本 英雄 東京都渋谷区渋谷１丁目13番９号 トスバ ツクコンピユーターシステム株式会社内 (56)参考文献 特開 昭51−31180（ＪＰ，Ａ) 特開 昭58−78467（ＪＰ，Ａ) 特開 昭57−36857（ＪＰ，Ａ)
Claims (5)
- 【請求項１】同一チップ上にＰ型及びＮ型のMOSFETから
なる基本論理素子が複数個並べて形成されたCMOSゲート
アレイにおいて、 複数のワード線対と、 複数のビット線と、 前記複数のワード線対のうちの１つを選択し、その選択
されたワード線対に相補的な信号を同時に与えるための
手段と、 ゲートが所定のワード線対の一方側のワード線に接続さ
れ、ドレインが所定のビット線に接続されるＰ型MOSFET
と、 ゲートが所定のワード線対の他方側のワード線に接続さ
れ、ドレインが所定のビット線に接続されるＮ型MOSFET
と を具備することを特徴とするマスタースライス型半導体
装置。 - 【請求項２】同一チップ上にＰ型及びＮ型のMOSFETから
なる基本論理素子が複数個並べて形成されたCMOSゲート
アレイにおいて、 複数のワード線対と、 複数の第１及び第２ビット線と、 前記複数のワード線対のうちの１つを選択し、その選択
されたワード線対に相補的な信号を同時に与えるための
手段と、 ゲートが所定のワード線対の一方側のワード線に接続さ
れ、ドレインが前記複数の第１ビット線のうちの１つに
接続されるＰ型MOSFETと、 ゲートが所定のワード線対の他方側のワード線に接続さ
れ、ドレインが前記複数の第２ビット線のうちの１つに
接続されるＮ型MOSFETと、 各第１ビット線の出力端に接続されるプルダウン用の補
償回路と、 各第２ビット線の出力端に接続されるプルアップ用の補
償回路と を具備することを特徴とするマスタースライス型半導体
装置。 - 【請求項３】前記プルダウン用の補償回路は、入力端が
ビット線に接続されるインバータと、ゲートが前記イン
バータの出力端に接続され、ドレインが前記インバータ
の入力端に接続され、ソースに“0"レベルの電位が印加
される少なくとも１つのＮ型MOSFETとから構成され、 前記プルアップ用の補償回路は、入力端がビット線に接
続されるインバータと、ゲートが前記インバータの出力
端に接続され、ドレインが前記インバータの入力端に接
続され、ソースに“1"レベルの電位が印加される少なく
とも１つのＰ型MOSFETとから構成されている ことを特徴とする特許請求の範囲第２項に記載のマスタ
ースライス型半導体装置。 - 【請求項４】前記プルダウン用の補償回路の動作点は、
前記プルダウン用の補償回路のＮ型MOSFETの数により決
定され、前記プルアップ用の補償回路の動作点は、前記
プルアップ用の補償回路のＰ型MOSFETの数により決定さ
れることを特徴とする特許請求の範囲第３項に記載のマ
スタースライス型半導体装置。 - 【請求項５】前記プルダウン用の補償回路の動作点は、
前記プルダウン用の補償回路のインバータのスレッショ
ルド電圧により決定され、前記プルアップ用の補償回路
の動作点は、前記プルアップ用の補償回路のインバータ
のスレッショルド電圧により決定されることを特徴とす
る特許請求の範囲第３項に記載のマスタースライス型半
導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130867A JPH0783062B2 (ja) | 1985-06-18 | 1985-06-18 | マスタ−スライス型半導体装置 |
| KR1019860004712A KR900004326B1 (ko) | 1985-06-18 | 1986-06-13 | 반도체 기억장치 |
| US06/873,963 US4873670A (en) | 1985-06-18 | 1986-06-13 | Complementary semiconductor memory device with pull-up and pull down |
| DE8686108267T DE3686603T2 (de) | 1985-06-18 | 1986-06-18 | Halbleiterspeicheranordnung. |
| EP86108267A EP0206229B1 (en) | 1985-06-18 | 1986-06-18 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60130867A JPH0783062B2 (ja) | 1985-06-18 | 1985-06-18 | マスタ−スライス型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61289646A JPS61289646A (ja) | 1986-12-19 |
| JPH0783062B2 true JPH0783062B2 (ja) | 1995-09-06 |
Family
ID=15044552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60130867A Expired - Lifetime JPH0783062B2 (ja) | 1985-06-18 | 1985-06-18 | マスタ−スライス型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4873670A (ja) |
| EP (1) | EP0206229B1 (ja) |
| JP (1) | JPH0783062B2 (ja) |
| KR (1) | KR900004326B1 (ja) |
| DE (1) | DE3686603T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899308A (en) * | 1986-12-11 | 1990-02-06 | Fairchild Semiconductor Corporation | High density ROM in a CMOS gate array |
| JPH03179780A (ja) * | 1989-12-07 | 1991-08-05 | Fujitsu Ltd | 半導体装置 |
| US5420818A (en) * | 1994-01-03 | 1995-05-30 | Texas Instruments Incorporated | Static read only memory (ROM) |
| JPH10134566A (ja) * | 1996-10-31 | 1998-05-22 | Mitsubishi Electric Corp | 記憶機能を有する半導体装置及びそのデータ読み出し方法 |
| DE102004056459B4 (de) | 2004-11-23 | 2007-01-18 | Infineon Technologies Ag | ROM-Speicherzelle mit definierten Bitleitungsspannungen |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648071A (en) * | 1970-02-04 | 1972-03-07 | Nat Semiconductor Corp | High-speed mos sense amplifier |
| JPS5947464B2 (ja) * | 1974-09-11 | 1984-11-19 | 株式会社日立製作所 | 半導体装置 |
| JPS5736857A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Mos semiconductor device |
| JPS5878467A (ja) * | 1981-11-05 | 1983-05-12 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
| US4434381A (en) * | 1981-12-07 | 1984-02-28 | Rca Corporation | Sense amplifiers |
| JPS592291A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | プログラマブル・リ−ドオンリ・メモリ装置 |
| US4575823A (en) * | 1982-08-17 | 1986-03-11 | Westinghouse Electric Corp. | Electrically alterable non-volatile memory |
| US4541077A (en) * | 1982-11-12 | 1985-09-10 | National Semiconductor Corporation | Self compensating ROM circuit |
| JPS59180324A (ja) * | 1983-03-31 | 1984-10-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60147998A (ja) * | 1984-01-11 | 1985-08-05 | Toshiba Corp | 半導体記憶装置 |
| FR2563651B1 (fr) * | 1984-04-27 | 1986-06-27 | Thomson Csf Mat Tel | Memoire morte realisee en circuit integre prediffuse |
| JPS61289598A (ja) * | 1985-06-17 | 1986-12-19 | Toshiba Corp | 読出専用半導体記憶装置 |
| JPH0766659B2 (ja) * | 1986-01-30 | 1995-07-19 | 三菱電機株式会社 | 半導体記憶装置 |
| US4658380A (en) * | 1986-02-28 | 1987-04-14 | Ncr Corporation | CMOS memory margining control circuit for a nonvolatile memory |
-
1985
- 1985-06-18 JP JP60130867A patent/JPH0783062B2/ja not_active Expired - Lifetime
-
1986
- 1986-06-13 KR KR1019860004712A patent/KR900004326B1/ko not_active IP Right Cessation
- 1986-06-13 US US06/873,963 patent/US4873670A/en not_active Expired - Lifetime
- 1986-06-18 EP EP86108267A patent/EP0206229B1/en not_active Expired - Lifetime
- 1986-06-18 DE DE8686108267T patent/DE3686603T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4873670A (en) | 1989-10-10 |
| KR870000707A (ko) | 1987-02-20 |
| DE3686603D1 (de) | 1992-10-08 |
| EP0206229B1 (en) | 1992-09-02 |
| KR900004326B1 (ko) | 1990-06-22 |
| JPS61289646A (ja) | 1986-12-19 |
| DE3686603T2 (de) | 1993-03-18 |
| EP0206229A3 (en) | 1988-04-06 |
| EP0206229A2 (en) | 1986-12-30 |
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|---|---|---|---|
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