JPH0783062B2 - マスタ−スライス型半導体装置 - Google Patents

マスタ−スライス型半導体装置

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JPH0783062B2
JPH0783062B2 JP60130867A JP13086785A JPH0783062B2 JP H0783062 B2 JPH0783062 B2 JP H0783062B2 JP 60130867 A JP60130867 A JP 60130867A JP 13086785 A JP13086785 A JP 13086785A JP H0783062 B2 JPH0783062 B2 JP H0783062B2
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    • B62L3/04Brake-actuating mechanisms; Arrangements thereof for control by a foot lever
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はマスタースライス型半導体装置に係わり、特に
同一半導体チップ上にP型及びN型のMOSFET(電界効果
トランジスタ)からなる基本論理素子(ベーシックセ
ル)が複数個並べて形成されたCMOS(相補型MOS)ゲー
トアレイに関する。
〔発明の技術的背景とその問題点〕
従来、MOSIC(集積回路)におけるROM(読み出し専用記
憶装置)の構成としては、N型トランジスタを使用した
オアROMが一般的であり、動作方式としてはダイナミッ
ク型とスタティック型に大別される。第3図、第4図に
その代表例を示す。
第3図は、ビット線を予めP型トランジスタで“H"
(高)レベル(VDD)にプリチャージしておき、その後
メモリセルの内容を読み出すダイナミック動作のROMで
ある。図中1はビット線、2はワード線、3ば抵抗∞個
所4を有しデータ“1"を記憶するN型トランジスタ、5
はデータ“0"を記憶するN型トランジスタ、6はP型ト
ランジスタである。
第4図は、プルアップ用の抵抗を付加し、いずれのワー
ド線も選択されていないとき、即ち全ての記憶素子(N
型トランジスタ)がオフしているときは、常にビット線
が“H"レベルになるようにしたスタティック動作のROM
である。図中11はビット線、12はワード線、13は抵抗∞
個所14を有しデータ“1"を記憶するN型トランジスタ、
15はデータ“0"を記憶するN型トランジスタ、16はプル
アップ抵抗である。
上記のように従来のROM構成としては、一般的にN型ト
ランジスタのみをメモリセルとして使用する方式をとっ
ているが、CMOSゲートアレイにおいては、メモリセルと
して使用する基本論理素子がP型とN型のトランジスタ
から構成されているため、この方法にした場合P型トラ
ンジスタが未使用の状態となり、素子の利用率がきわめ
て低下する。例えば基本論理素子中のP型及びN型のト
ランジスタ数が同数の場合、第3図、第4図のように構
成すると素子利用率が50%にも低下してしまう。
次に動作方式について考えると、第3図のようなダイナ
ミック動作の場合、動作クロックが必要となり、同期方
式となるため回路が複雑となる。また入力アドレス信号
と同期クロックとのタイミングの問題も生じてくるた
め、非常に扱いにくくなる。
第4図のようなスタティック動作型の場合は、回路動作
が非同期となるためタイミングを考える必要はなくなる
が、プルアップ(あるいはプルダウン)用の抵抗を付加
したレシオ回路の場合は、ビット線が常にVDD(あるい
はVSS)になるように直流的な電流が流れるため、消費
電力が増大するという欠点を有する。
〔発明の目的〕
本発明は上記実情に鑑みてなされたもので、CMOSゲート
アレイにおいてP型及びN型の基本論理素子をメモリセ
ルとして有効に使用し、かつスタティック動作で低消費
電力のマスタースライス型半導体装置(ROM)を提供し
ようとするものである。
〔発明の概要〕
本発明は、同一チップ上にP型及びN型のMOSFETからな
る基本論理素子が複数個並べて形成されたCMOSゲートア
レイにおいて、前記基本論理素子の1つのP型FET及び
1つのN型FETをそれぞれ1つのメモリセルとし、前記F
ETの一端をビット線に、他端を電源の一端に、ゲートを
ワード線にそれぞれ接続したものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第1
図は同実施例の回路図であり、21はビット線、22はワー
ド線で、該ワード線はワード線222と、インバータ23を
介したワード線221とに分かれる。24はアドレスデコー
ダ、25はP型トランジスタ、26はN型トランジスタであ
る。これらトランジスタにおいて、ソースが電源VDD
接続されているP型トランジスタ及びN型トランジスタ
はデータ“1"を記憶し、ソースが電源VSS(接地)に接
続されているP型トランジスタ及びN型トランジスタは
データ“0"を記憶している。
第1図においては、アドレスデコーダ24でいずれか1本
のワード線22を選択し、ワード線221でN型トランジス
タ26のメモリセルをオンさせ、同時にワード線222でP
型トランジスタ25のメモリセルをオンさせ、それぞれ対
応するビット線21にデータを読み出すものである。即ち
第1図は、CMOSゲートアレーの基本論理素子であるP型
及びN型トランジスタをメモリセルとして使用し、デー
タの記憶方法として、それぞれのソースをVSS(“0")
あるいはVDD(“1")に接続して、スタティック動作のC
MOS型ROMを構成したものである。
第2図は本発明の他の実施例であるが、第1図のものと
対応する個所には同一符号を付して説明を省略した。第
2図において31はプルダウン用補償回路、32はインバー
タ、33はN型トランジスタ、34はプルアップ用補償回
路、35はインバータ、36はP型トランジスタ、37は出力
バッファ(インバータ)である。
第2図において、アドレスデコード24でいずれか1本の
ワード線22を選択し、ワード線221でN型トランジスタ2
6のメモリセルをオンさせ、同時にワード線222でP型ト
ランジスタ25のメモリセルをオンさせ、それぞれ対応す
るビット線にデータを読み出す点は第1図の場合と同様
である。ただし第1図にはバックゲートバイアス効果に
よる欠点があるため、第2図ではこの欠点を改善してい
る。即ち第2図で“1"読み出しの場合、例えばビット線
21N2はVDDに近いレベルまでにしか電圧レベルが上がら
ないが、プルアップ用補償回路34があるため、ビット線
21N2が“1"レベルに近くなるとインバータ35の出力は完
全な“0"を出力し、これでP型トランジスタ36を駆動す
る。その結果完全なVDDレベルがビット線21N2に得られ
るものである。
一方“0"読み出しの場合、ビット線21P1ではVSS近いレ
ベルまでしか下がらないが、プルダウン用補償回路31が
あるため、ビット線21P1が“0"レベルに近くなるとイン
バータ32は完全な“1"を出力し、これでN型トランジス
タ33を駆動する。その結果完全なVSSレベルがビット線2
1P1に得られるものである。即ち第2図は、1つのビッ
ト線にはP型あるいはN型トランジスタのどちらか一方
だけが接続されるようにし、P型トランジスタだけをメ
モリセルとしたビット線21P1,21P2には、メモリの内容
として“0"を出力する場合、素子の構造上バックゲート
バイアス効果により読み出し電位が上がってしまうの
で、その現象を回避するため、インバータ32とその出力
をゲート入力とするN型トランジスタ33からなるプルダ
ウン用補償回路31を設けたものである。この回路により
完全な“0"レベルを読み出すことができる。この場合イ
ンバータ32はN型トランジスタ33をオンさせるためのも
のであり、寄数段ならば何段でもよい。更にインバータ
32の構成要素であるP型及びN型トランジスタの数の比
率を変えることで、その動作点(回路スレッショルド電
圧)を自由に選べるようにしている。またN型トランジ
スタ33は、メモリ内容として“1"を読み出す場合、数段
直列接続して駆動力を落とすことにより、ビット線21P1
をよりスムーズにVDDレベルに近い“1"にすることがで
きる。そしてN型トランジスタだけのメモリセルからな
るビット線21N1,21N2の場合は、逆にプルアップ用補償
回路34を設けることにより、完全な“1"レベルを得るこ
とができるものである。
〔発明の効果〕
前述した如く従来、MOSICにおけるROMの構成としては、
N型トランジスタを使用したオアROMが一般的である
が、CMOSゲートアレーのように基本論理素子がP型及び
N型トランジスタから構成されている場合、P型トラン
ジスタが未使用のまゝ残ることになり、素子使用効率は
極めて低くなる。そこで本発明のように、P型及びN型
トランジスタの両方をメモリセルとして使用し、データ
の記憶方法として、それぞれのソースをVSS(“0")あ
るいはVDD(“1")に接続するという方式をとることに
より、ゲート使用効率が100%に近いスタティック動作
のCMOS型ROMが構成できる。また1つのビット線には、
P型或いはN型トランジスタのどちらか一方だけが接続
されるようにすることにより、例えばP型トランジスタ
をメモリセルとしたビット線に対しては“0"を出力する
場合、素子の構造上、読み出し電位が上がってしまう現
象がおこる。それを回避するためプルダウン用補償回路
を接続することによって、完全な“0"レベルの出力が得
られるようになる。またメモリセルがN型トランジスタ
の場合は、逆にプルアップ用の補償回路を接続すること
によって完全な“1"レベルが得られるようになる。その
結果“1",“0"ともに安定したレベルが供給できるよう
になるため、メモリ内容の読み出し動作が非常に安定し
たものとなる。また上記のような補償回路を具備したた
め、ビット線の出力バッファの貫通電流を抑制できるた
め、消費電力を小さくすることができるものである。
【図面の簡単な説明】
第1図は本発明の一実施例の回路図、第2図は本発明の
他の実施例の回路図、第3図は従来のダイナミック型RO
M回路図、第4図は従来のスタティック型ROM回路図であ
る。 21……ビット線、22……ワード線、24……アドレスデコ
ーダ、25……P型トランジスタ、26……N型トランジス
タ、31……プルダウン用補償回路、32,35……インバー
タ、33……N型トランジスタ、34……プルアップ用補償
回路、36……P型トランジスタ。
フロントページの続き (72)発明者 橋本 英雄 東京都渋谷区渋谷1丁目13番9号 トスバ ツクコンピユーターシステム株式会社内 (56)参考文献 特開 昭51−31180(JP,A) 特開 昭58−78467(JP,A) 特開 昭57−36857(JP,A)

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】同一チップ上にP型及びN型のMOSFETから
    なる基本論理素子が複数個並べて形成されたCMOSゲート
    アレイにおいて、 複数のワード線対と、 複数のビット線と、 前記複数のワード線対のうちの1つを選択し、その選択
    されたワード線対に相補的な信号を同時に与えるための
    手段と、 ゲートが所定のワード線対の一方側のワード線に接続さ
    れ、ドレインが所定のビット線に接続されるP型MOSFET
    と、 ゲートが所定のワード線対の他方側のワード線に接続さ
    れ、ドレインが所定のビット線に接続されるN型MOSFET
    と を具備することを特徴とするマスタースライス型半導体
    装置。
  2. 【請求項2】同一チップ上にP型及びN型のMOSFETから
    なる基本論理素子が複数個並べて形成されたCMOSゲート
    アレイにおいて、 複数のワード線対と、 複数の第1及び第2ビット線と、 前記複数のワード線対のうちの1つを選択し、その選択
    されたワード線対に相補的な信号を同時に与えるための
    手段と、 ゲートが所定のワード線対の一方側のワード線に接続さ
    れ、ドレインが前記複数の第1ビット線のうちの1つに
    接続されるP型MOSFETと、 ゲートが所定のワード線対の他方側のワード線に接続さ
    れ、ドレインが前記複数の第2ビット線のうちの1つに
    接続されるN型MOSFETと、 各第1ビット線の出力端に接続されるプルダウン用の補
    償回路と、 各第2ビット線の出力端に接続されるプルアップ用の補
    償回路と を具備することを特徴とするマスタースライス型半導体
    装置。
  3. 【請求項3】前記プルダウン用の補償回路は、入力端が
    ビット線に接続されるインバータと、ゲートが前記イン
    バータの出力端に接続され、ドレインが前記インバータ
    の入力端に接続され、ソースに“0"レベルの電位が印加
    される少なくとも1つのN型MOSFETとから構成され、 前記プルアップ用の補償回路は、入力端がビット線に接
    続されるインバータと、ゲートが前記インバータの出力
    端に接続され、ドレインが前記インバータの入力端に接
    続され、ソースに“1"レベルの電位が印加される少なく
    とも1つのP型MOSFETとから構成されている ことを特徴とする特許請求の範囲第2項に記載のマスタ
    ースライス型半導体装置。
  4. 【請求項4】前記プルダウン用の補償回路の動作点は、
    前記プルダウン用の補償回路のN型MOSFETの数により決
    定され、前記プルアップ用の補償回路の動作点は、前記
    プルアップ用の補償回路のP型MOSFETの数により決定さ
    れることを特徴とする特許請求の範囲第3項に記載のマ
    スタースライス型半導体装置。
  5. 【請求項5】前記プルダウン用の補償回路の動作点は、
    前記プルダウン用の補償回路のインバータのスレッショ
    ルド電圧により決定され、前記プルアップ用の補償回路
    の動作点は、前記プルアップ用の補償回路のインバータ
    のスレッショルド電圧により決定されることを特徴とす
    る特許請求の範囲第3項に記載のマスタースライス型半
    導体装置。
JP60130867A 1985-06-18 1985-06-18 マスタ−スライス型半導体装置 Expired - Lifetime JPH0783062B2 (ja)

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