JPS59180324A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59180324A JPS59180324A JP58053586A JP5358683A JPS59180324A JP S59180324 A JPS59180324 A JP S59180324A JP 58053586 A JP58053586 A JP 58053586A JP 5358683 A JP5358683 A JP 5358683A JP S59180324 A JPS59180324 A JP S59180324A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体記憶装置に関し、例えば画像データを
記憶するために用いられ、アドレスで指定されたメモリ
セルのデータのみならず該メモリセルの周辺のメモリセ
ルのデータをも同時に読出すことができるようにした半
導体記憶装置に関する。
記憶するために用いられ、アドレスで指定されたメモリ
セルのデータのみならず該メモリセルの周辺のメモリセ
ルのデータをも同時に読出すことができるようにした半
導体記憶装置に関する。
（２）技術の背景
画像処理においては画像データを記憶するだめの画像メ
モリが用いられるが、この画像メモＩＪ ｉｄ例えばグ
ラフィックディスプレイ等に表示される画像に対応して
画像データを記憶していることが多い。このような画像
メモリに記憶された画像データは、（１）圧縮する、（
２）差分をとる、（３）なめらかにする、その他めデー
タ処理を行なうことが必要とされる。このようなデータ
処理を行なうためには目的のメモリセルのみならずその
周辺のメモリセルのデータをも読出して処理を行なうこ
とが必要とされる。したがって、このような画像メモリ
等においては目的のメモリセルと共にその周辺のメモリ
セルに対しても迅速にアクセスできることが要求される
、 （３） 従来技術と問題点 第１図は、従来形の半導体記憶装置の１例を示す。同図
の記ｉ意装置は、ワード線ＷＬＱ、ＷＬＩ。
モリが用いられるが、この画像メモＩＪ ｉｄ例えばグ
ラフィックディスプレイ等に表示される画像に対応して
画像データを記憶していることが多い。このような画像
メモリに記憶された画像データは、（１）圧縮する、（
２）差分をとる、（３）なめらかにする、その他めデー
タ処理を行なうことが必要とされる。このようなデータ
処理を行なうためには目的のメモリセルのみならずその
周辺のメモリセルのデータをも読出して処理を行なうこ
とが必要とされる。したがって、このような画像メモリ
等においては目的のメモリセルと共にその周辺のメモリ
セルに対しても迅速にアクセスできることが要求される
、 （３） 従来技術と問題点 第１図は、従来形の半導体記憶装置の１例を示す。同図
の記ｉ意装置は、ワード線ＷＬＱ、ＷＬＩ。
ＷＬ２ 、・・・ とデータ線ＢＬＯ、ＢＬ４．１３Ｌ
２ 。
２ 。
・・・と、こｔらのワード線およびデータ線の各交点に
接続されたメモリセルＭＣ０Ｏ，ＭＣ０Ｉ。
接続されたメモリセルＭＣ０Ｏ，ＭＣ０Ｉ。
ＭＣＯ２，・・・、ＭＣｌ０ 、ＩｖｌＣｌ １ 、Ｍ
Ｃ１２。
Ｃ１２。
・・・、ＭＣ２０，ＭＣ２１、ＩＶ’ｆＣ２２，・・・
と、データバスＤ Ｈと、各データ線ＢＬＯ、ＢＬＩ
、 ＢＬ２゜・・・と該データバスＤＢとの間に接続さ
れたトランジスタＱｎ 、Ｑｌ 、Ｏ２，・・・と、各
トランジスタ暢。
と、データバスＤ Ｈと、各データ線ＢＬＯ、ＢＬＩ
、 ＢＬ２゜・・・と該データバスＤＢとの間に接続さ
れたトランジスタＱｎ 、Ｑｌ 、Ｏ２，・・・と、各
トランジスタ暢。
Ｑｌ ＊ Ｏ２＋・・・のゲートにコラム選択信号を
供佑するコラムデコーダＣＤＯ、ＣＤＩ 、ＣＤ２．・
・・等によって構成される。
供佑するコラムデコーダＣＤＯ、ＣＤＩ 、ＣＤ２．・
・・等によって構成される。
第１図の記憶装置においては、例えばメモリセルＭＣＩ
Ｉからのデータを読出す場合には図示しないローデコー
ダによってワード線ＷＬＩに例えば高レベルの選択信号
が印加される。これによυ該ワード線ＷＬＩに接、呪さ
れたメモリセルＭＣ０Ｉ。
Ｉからのデータを読出す場合には図示しないローデコー
ダによってワード線ＷＬＩに例えば高レベルの選択信号
が印加される。これによυ該ワード線ＷＬＩに接、呪さ
れたメモリセルＭＣ０Ｉ。
ＭＣＩＩ、ＭＣ２１，・・・が選択されてこれらのメモ
リセルからのデータがそれぞれ対応するデータ線ＢＬＯ
、ＢＬＩ 、ＢＬ２ 、・・・に出力される。この時、
コラムデコーダＣＤＩＫよってトランジスタＱ、がオン
とされデータＩＢＬＩとデータバスＤＢが接続される。
リセルからのデータがそれぞれ対応するデータ線ＢＬＯ
、ＢＬＩ 、ＢＬ２ 、・・・に出力される。この時、
コラムデコーダＣＤＩＫよってトランジスタＱ、がオン
とされデータＩＢＬＩとデータバスＤＢが接続される。
これによシ、メモリセルＭＣＩＩの読出しデータはデー
タ線Ｂ Ｌ １およびデータバスＤＢを介して出力され
て読出しが行なわれる。
タ線Ｂ Ｌ １およびデータバスＤＢを介して出力され
て読出しが行なわれる。
ところが、前述のように記憶された画像データを圧縮し
、差分をとシ、捷たはなめらかにする場合には、目的の
メモリセルのみならずその周辺のメモリセルのデータを
もＢ九出す必要がある。例えば、データの圧縮の場合に
は、メモＩＪＭｃＯＯ。
、差分をとシ、捷たはなめらかにする場合には、目的の
メモリセルのみならずその周辺のメモリセルのデータを
もＢ九出す必要がある。例えば、データの圧縮の場合に
は、メモＩＪＭｃＯＯ。
ＭＣ０Ｉ 、ＭＣ０２，ＭＣｌ０．ｆＶＩｃｌｌ、Ｍ
：Ｃ１２゜ＭＣ２０，ＭＣ２１，ＭＣ２２に記憶された
データをメモリセルＭＣ１１に圧縮する場合にはこれら
９個のメモリセルからデータを読出して圧縮処理を行な
い、圧縮処理されたデータを再びメモリセルＭＣＩＩに
書込む必要がある。しかしながら、第１図の従来形の記
憶装置においては、アドレスで指定された１個のメモリ
セルのデータのみが読出されるため、このような圧縮処
理を行なう場合には９Ｎのデータ読出しが必要となシ画
像処理の手ｊ１−が複雑となると共に処理時間が極めて
長くなるという不都合があった。
：Ｃ１２゜ＭＣ２０，ＭＣ２１，ＭＣ２２に記憶された
データをメモリセルＭＣ１１に圧縮する場合にはこれら
９個のメモリセルからデータを読出して圧縮処理を行な
い、圧縮処理されたデータを再びメモリセルＭＣＩＩに
書込む必要がある。しかしながら、第１図の従来形の記
憶装置においては、アドレスで指定された１個のメモリ
セルのデータのみが読出されるため、このような圧縮処
理を行なう場合には９Ｎのデータ読出しが必要となシ画
像処理の手ｊ１−が複雑となると共に処理時間が極めて
長くなるという不都合があった。
第２図（ｌマ、従来形の半導体記憶装置の他の例を示す
ものである。同図の記憶装置は、ワード線ＭＬ Ｏ、Ｗ
Ｌ １ 、 ＷＬ ２ 、・・・およびデータ線ＢＬＯ
。
ものである。同図の記憶装置は、ワード線ＭＬ Ｏ、Ｗ
Ｌ １ 、 ＷＬ ２ 、・・・およびデータ線ＢＬＯ
。
ＢＬＩ 、ＢＬ２ 、ＢＬ３ 、・・・の間に接続され
たメモリセルＭＣ０Ｏ、ＭＣ０１１ＭＣＯ２、・・・。
たメモリセルＭＣ０Ｏ、ＭＣ０１１ＭＣＯ２、・・・。
ＭＣ１０，ＭＣ１１，・・・と谷データ想ＢＬＯ。
ＢＬＩ 、ＢＬ２’、ＢＬ３ 、・・・とデータバスＤ
Ｂ Ｏ。
Ｂ Ｏ。
ＤＢＩ 、ＤＢ２．ＤＢ３との間に接続されたトランジ
スタＱ。＋ Ｑｌ ＊ Ｏ２ｒ Ｑａ ＋・・・とこれ
らのトランジスタの同Ｑｏ ないしＯ３を共通に制御
するコラムデコーダＣＤＯ等によって構成される。
スタＱ。＋ Ｑｌ ＊ Ｏ２ｒ Ｑａ ＋・・・とこれ
らのトランジスタの同Ｑｏ ないしＯ３を共通に制御
するコラムデコーダＣＤＯ等によって構成される。
第２図の記憶装置においては、１本のワード線例えばＷ
ＬＩを選択しかつコラムデコーダＣＤＯから各トランジ
スタＱ。＋ Ｑｌ ＋ Ｏ２＊ Ｑｓ にコラム選択
信号を印加することによシワードｆｆ９ＷＬ１に接続さ
れたメモリセルのうち４ビツトのメモリセルＭＣ０１，
ＡｌＩＣ１１、Ｍｃ２１ 、ＭＣ３１からのデータを同
時に各データバスＤＢＯ、ＤＢＩ 。
ＬＩを選択しかつコラムデコーダＣＤＯから各トランジ
スタＱ。＋ Ｑｌ ＋ Ｏ２＊ Ｑｓ にコラム選択
信号を印加することによシワードｆｆ９ＷＬ１に接続さ
れたメモリセルのうち４ビツトのメモリセルＭＣ０１，
ＡｌＩＣ１１、Ｍｃ２１ 、ＭＣ３１からのデータを同
時に各データバスＤＢＯ、ＤＢＩ 。
Ｄ’Ｂ２．ＤＢ３上に読出すことが可能である。すなわ
ち、第２１別の記憶装置においては１つのアドレス指定
によシ４ビット分のデータが同時に読出されるいわゆる
並列読出しが可能である。
ち、第２１別の記憶装置においては１つのアドレス指定
によシ４ビット分のデータが同時に読出されるいわゆる
並列読出しが可能である。
しかしながら、第２図の記憶装置においては並列読出し
が行なわれるメモリセルは予め定められたデータ線群に
接続されたメモリセルに限られ、相異なるグループのデ
ータ線に接続されたメモリセルを同一に読出すことがで
きなかった。そのため、目的のメモリセルが例えばメモ
リセルＭＣ３１のように１つのデータ線群の両端にある
データ線に接続されたメモリセルである場合、この目的
のメモリセルの両側のメモリセルを同時に読出すことは
不可能であシ、したがって、目的のメモリセルのいずれ
かの側に瞬接するメモリセルに対しては別個にアクセス
しなければならないという不都合があった。
が行なわれるメモリセルは予め定められたデータ線群に
接続されたメモリセルに限られ、相異なるグループのデ
ータ線に接続されたメモリセルを同一に読出すことがで
きなかった。そのため、目的のメモリセルが例えばメモ
リセルＭＣ３１のように１つのデータ線群の両端にある
データ線に接続されたメモリセルである場合、この目的
のメモリセルの両側のメモリセルを同時に読出すことは
不可能であシ、したがって、目的のメモリセルのいずれ
かの側に瞬接するメモリセルに対しては別個にアクセス
しなければならないという不都合があった。
（４） 発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
画１ばメモリ等に用いられる半導体記憶装置においてワ
ード線およびビットｇを選択することにより該ワード線
およびデータ線に接続されたメモリセルと共に該ワード
線と該データ線と所定の位ｆｆ’４．＋！：、ｌ係にあ
る単数または複数のデータ勝とに接続されたメモリでル
をも同時にアクセス可能にするという構フｆαに基づき
、最少のアクセス回数によって目的メモリセルと共にそ
の周辺のメモリセルのデータをも同時に読出すことがで
きるようにして画像処理等の時間短縮および処理効率の
向上を図ることにある。
画１ばメモリ等に用いられる半導体記憶装置においてワ
ード線およびビットｇを選択することにより該ワード線
およびデータ線に接続されたメモリセルと共に該ワード
線と該データ線と所定の位ｆｆ’４．＋！：、ｌ係にあ
る単数または複数のデータ勝とに接続されたメモリでル
をも同時にアクセス可能にするという構フｆαに基づき
、最少のアクセス回数によって目的メモリセルと共にそ
の周辺のメモリセルのデータをも同時に読出すことがで
きるようにして画像処理等の時間短縮および処理効率の
向上を図ることにある。
（５）発明の構成
そしてこの目的は、本発明によれば複数のメモリセルと
、該メモリセルに対するデータの書込み、もし７ぐは読
、出しを行なうための複数のデータ線と、複数のデータ
バスと、アドレス年号に応答してｆ択的に該データ線を
該データバスに接続するデータ線選択回路とを備え、該
データ線選択回路は該アドレス信号によって指定された
選択データ線を該複数のデータバスのうちの特定のデー
タ・々スに接続すると共に、該選択データ線と所定の位
は関係にあるデ丁タ線を該特定のデータバスとは１（な
る他のデータバスに接続する様に構成され、いずれのデ
ータ線を指定した場合にも、指定畑れたデータ線の信号
は該特定のデータバスに出力される様にしたことを特徴
とする半導体記憶装置を提供することによって達成され
る。
、該メモリセルに対するデータの書込み、もし７ぐは読
、出しを行なうための複数のデータ線と、複数のデータ
バスと、アドレス年号に応答してｆ択的に該データ線を
該データバスに接続するデータ線選択回路とを備え、該
データ線選択回路は該アドレス信号によって指定された
選択データ線を該複数のデータバスのうちの特定のデー
タ・々スに接続すると共に、該選択データ線と所定の位
は関係にあるデ丁タ線を該特定のデータバスとは１（な
る他のデータバスに接続する様に構成され、いずれのデ
ータ線を指定した場合にも、指定畑れたデータ線の信号
は該特定のデータバスに出力される様にしたことを特徴
とする半導体記憶装置を提供することによって達成され
る。
（６）発明の芙施例
以下図面により本発明の詳細な説明する。第３図は、本
発明の１実施例に係わる半導体記憶装置の構成を部分的
に示す。同図の記憶装置は、ワード線ＷＬＯ、ＷＬＩ
、ＷＬ２ 、・・・と、データ線ＢＬＯ、ＢＬＩ 、Ｂ
Ｌ２ 、・・・と、これらの各ワード線およびデータ線
の間にそれぞれ接続されたメモリー１＝ルＭｃＯ（１、
＋ＶＩＣＯ１、ＭＣＯ２、−。
発明の１実施例に係わる半導体記憶装置の構成を部分的
に示す。同図の記憶装置は、ワード線ＷＬＯ、ＷＬＩ
、ＷＬ２ 、・・・と、データ線ＢＬＯ、ＢＬＩ 、Ｂ
Ｌ２ 、・・・と、これらの各ワード線およびデータ線
の間にそれぞれ接続されたメモリー１＝ルＭｃＯ（１、
＋ＶＩＣＯ１、ＭＣＯ２、−。
ＭＣｌ０．ＭＣＩＩ 、ＭＣＩ２．・・・と、３本のデ
ータバスＤＢ−１、ＤＢ’Ｏ、ＤＢ＋１とコラムデコー
ダＣＤＯ、ＣＤＩ 、ＣＤ２ 、・・・と、トランスフ
ァケ゛−ト用のトランジスタＱａＤ＋ Ｑｏ＋ ＋ Ｑ
Ｏ２ｔ Ｑ＋ｏ ＊Ｑｏ 、Ｑ＋２＋・・・等を具備す
る。トランジスタＱｏｏ＋Ｑｏ＋ ｒ ＱＯ２はそれぞ
れデータ線ＢＬｏとデータバスＤＢ−１、ＤＢＯ、ＤＢ
＋１との間に接続され、トランジスタＱＩＯ、Ｑｌｌ
、Ｑ１０ はそれぞれデータ線ＢＬＩとデータバスＤ
Ｂ−１、ＤＢＯ、ＤＢ＋１との間に接続され、他のトラ
ンジスタも同様に各データ線と各データバス間に接続さ
れている。そして、各コラムデコーダの出力は１つのデ
ータ線とデータバスＤＢＯとの間に接続されたトランジ
スタのダートと該データ線の両側に位置するデータ線と
データバスＤＢ−１およびＤＢ士１０間に接続された各
トランジスタのダートとに接続されテイル。例えば、コ
ラムデコーダＣＤ１ｊ：、ｆ−タ蕨ＢＬ１とデータバス
ＤＢＯとのＩＨｌに接続されたトランジスタＱｌ＋ の
ダートとデータ線ＢＬＯとデータバスＤＢ−１との間に
接続されたトランジスタＱｏｏのダートとデータａＢＬ
２とデータバスＤＢ＋１との間に接に児されたトランジ
スタＱ２２ノダートとに共通接続されている。なお、第
３図では、データ線とは１つのコラムに配置された各メ
モリセルおよび各トラＷアゲートを接続するラインを称
しており、例えばデータ１ＷＢＬＯはメモリセルＭＣ０
０ＭＣ０Ｉ 、ＭＣ０２，・・・およびトランジスタＱ
ｏｏ ｒ Ｑｏ＋ ＋ ＱＯ２を接αするものである。
ータバスＤＢ−１、ＤＢ’Ｏ、ＤＢ＋１とコラムデコー
ダＣＤＯ、ＣＤＩ 、ＣＤ２ 、・・・と、トランスフ
ァケ゛−ト用のトランジスタＱａＤ＋ Ｑｏ＋ ＋ Ｑ
Ｏ２ｔ Ｑ＋ｏ ＊Ｑｏ 、Ｑ＋２＋・・・等を具備す
る。トランジスタＱｏｏ＋Ｑｏ＋ ｒ ＱＯ２はそれぞ
れデータ線ＢＬｏとデータバスＤＢ−１、ＤＢＯ、ＤＢ
＋１との間に接続され、トランジスタＱＩＯ、Ｑｌｌ
、Ｑ１０ はそれぞれデータ線ＢＬＩとデータバスＤ
Ｂ−１、ＤＢＯ、ＤＢ＋１との間に接続され、他のトラ
ンジスタも同様に各データ線と各データバス間に接続さ
れている。そして、各コラムデコーダの出力は１つのデ
ータ線とデータバスＤＢＯとの間に接続されたトランジ
スタのダートと該データ線の両側に位置するデータ線と
データバスＤＢ−１およびＤＢ士１０間に接続された各
トランジスタのダートとに接続されテイル。例えば、コ
ラムデコーダＣＤ１ｊ：、ｆ−タ蕨ＢＬ１とデータバス
ＤＢＯとのＩＨｌに接続されたトランジスタＱｌ＋ の
ダートとデータ線ＢＬＯとデータバスＤＢ−１との間に
接続されたトランジスタＱｏｏのダートとデータａＢＬ
２とデータバスＤＢ＋１との間に接に児されたトランジ
スタＱ２２ノダートとに共通接続されている。なお、第
３図では、データ線とは１つのコラムに配置された各メ
モリセルおよび各トラＷアゲートを接続するラインを称
しており、例えばデータ１ＷＢＬＯはメモリセルＭＣ０
０ＭＣ０Ｉ 、ＭＣ０２，・・・およびトランジスタＱ
ｏｏ ｒ Ｑｏ＋ ＋ ＱＯ２を接αするものである。
第３図の記憶装置においては、例えばワード線ＷＬＩが
選択されてこの電位〃１高レベルにされるト該ワード線
ＷＬ１に接続されたメモリセルに０１゜ＭＣＩＩ 、Ｍ
Ｃ２１、ＭＣ３１、・・・のデータがそれぞれ対応する
データ線ＢＬＯ； ＢＬＩ 、ＢＬ２ 。
選択されてこの電位〃１高レベルにされるト該ワード線
ＷＬ１に接続されたメモリセルに０１゜ＭＣＩＩ 、Ｍ
Ｃ２１、ＭＣ３１、・・・のデータがそれぞれ対応する
データ線ＢＬＯ； ＢＬＩ 、ＢＬ２ 。
ＢＬ３ 、・・・に転送される。そして例えば、メモリ
セルＭＣ１１が目的のメモリセルである場合はコラムデ
コーダＣＤＩからコラム選択信号を出力することによシ
トランソスタＱｏ と共にトランゾスタＱｏｏ ＞よび
Ｏ２２がオンとされる。これにより、メモリセルＭＣＩ
Ｉからのデータがデータ線ＢＬ１、トランゾスタＱ１０
、データバスＬ） Ｂ Ｏを介して出力されるとともし
・乙該メモリセルＭＣＩＩの両隣のメモリセルＭＣ０１
およびＭＣ２１がそれぞれデータ線ＢＬＯおよびＢＬ２
、トランジスタＱＯＯおよびＯ２２、データバスＤＢ−
１およびＤＢ＋１を介して出力さ柱る。したがって、目
的のメモリセルｉｖｌ Ｃ１１のアドレスを指定して核
メモリセルＭＣＩＩにアクセスすることにより同時に該
メモリセルｌＸ４Ｃ１１の両１則に隣接するメモリセル
ＭＣ０ＩおよびＩｖＩＣ２１のアクセスをも行なうこと
が可能となり、目的メモリセルのみならず該メモリセル
の周辺のデータをも必要とする画ｒ象処理を極めて効率
的に行なうことができる。そして、例えば、目的メモリ
セルがＭＣ１１であって画像処理のために該メモリセル
ＭＣ１１を含む周辺の９個のメモリセルΔ４ＣＯＯ，Ｍ
Ｃ０Ｉ 、ＭＣＯ２，ＭＣ１０゜ＭＣＩ １ 、ＭＣ１
２、ＭＣ２０、ＭＣ２１、ＭＣ２２からのデータを読出
す必要がある場合は、コラムデコーダＣＤＩを選択する
とともにワード線ＷＬＯ。
セルＭＣ１１が目的のメモリセルである場合はコラムデ
コーダＣＤＩからコラム選択信号を出力することによシ
トランソスタＱｏ と共にトランゾスタＱｏｏ ＞よび
Ｏ２２がオンとされる。これにより、メモリセルＭＣＩ
Ｉからのデータがデータ線ＢＬ１、トランゾスタＱ１０
、データバスＬ） Ｂ Ｏを介して出力されるとともし
・乙該メモリセルＭＣＩＩの両隣のメモリセルＭＣ０１
およびＭＣ２１がそれぞれデータ線ＢＬＯおよびＢＬ２
、トランジスタＱＯＯおよびＯ２２、データバスＤＢ−
１およびＤＢ＋１を介して出力さ柱る。したがって、目
的のメモリセルｉｖｌ Ｃ１１のアドレスを指定して核
メモリセルＭＣＩＩにアクセスすることにより同時に該
メモリセルｌＸ４Ｃ１１の両１則に隣接するメモリセル
ＭＣ０ＩおよびＩｖＩＣ２１のアクセスをも行なうこと
が可能となり、目的メモリセルのみならず該メモリセル
の周辺のデータをも必要とする画ｒ象処理を極めて効率
的に行なうことができる。そして、例えば、目的メモリ
セルがＭＣ１１であって画像処理のために該メモリセル
ＭＣ１１を含む周辺の９個のメモリセルΔ４ＣＯＯ，Ｍ
Ｃ０Ｉ 、ＭＣＯ２，ＭＣ１０゜ＭＣＩ １ 、ＭＣ１
２、ＭＣ２０、ＭＣ２１、ＭＣ２２からのデータを読出
す必要がある場合は、コラムデコーダＣＤＩを選択する
とともにワード線ＷＬＯ。
ＷＬＩ、ＷＬ２を順次選択する３回のアクセス動作によ
ってデータ読出しを行なうことが可能となる。
ってデータ読出しを行なうことが可能となる。
なお、上述の実施例においては、目的のメモリセルの両
側に隣接するメモリセルを同時に読出す場合につき説明
したが、同時に読出されるメモリセルは必ずしも目的の
メモリセルに隣接するものでなくても該目的のメモリセ
ルと所定の位置関係あるいは所定のアドレス関係にある
ものであれば良いことは明らかである。また、上述の実
施例においては３個のメモリセルに同時アクセスが可能
な場合につき説明したが、同時アクセス可能なメモリセ
ルの数はさらに多くすることも可能である。
側に隣接するメモリセルを同時に読出す場合につき説明
したが、同時に読出されるメモリセルは必ずしも目的の
メモリセルに隣接するものでなくても該目的のメモリセ
ルと所定の位置関係あるいは所定のアドレス関係にある
ものであれば良いことは明らかである。また、上述の実
施例においては３個のメモリセルに同時アクセスが可能
な場合につき説明したが、同時アクセス可能なメモリセ
ルの数はさらに多くすることも可能である。
またデータの書込み時は例えばＤＢＯにだけデータを与
えれば従来と同様に書込みを行なうことができる。
えれば従来と同様に書込みを行なうことができる。
（力 発明の効果
このように、本発明によれば、画像メモリ等に用いられ
る半導体記憶装置において、目的のメモリセルのみなら
ず目的メモリセルの両側に隣接するメモリゼ傅目的のメ
モリセルと所定の位置関係にあるメモリセルにも同時に
アクセスすることも可能となるから、目的のメモリセル
の周辺のメモリセルをも迅速にアクセスすることが可能
とな９、画像処理等の処理速度訃よび処理効率を向上さ
せることが可能となる。
る半導体記憶装置において、目的のメモリセルのみなら
ず目的メモリセルの両側に隣接するメモリゼ傅目的のメ
モリセルと所定の位置関係にあるメモリセルにも同時に
アクセスすることも可能となるから、目的のメモリセル
の周辺のメモリセルをも迅速にアクセスすることが可能
とな９、画像処理等の処理速度訃よび処理効率を向上さ
せることが可能となる。
第１図および第２図は、従来形の半導体記憶装置の概略
の４成を示す部分的ブロック回路図、そして 第３図は、本発明の１実施例に係わる半導体記憶装置の
構成を示す部分的ブロック回路図である。 ＢＬ（＋ 、ＢＬＩ 、ＢＬ２ 、・・・：データ線、
１、ＶＬＯ、ＷＬＩ 、ＷＬ２ 、 ・・・：ワー
ド線、ＭＣ０Ｏ，ＭＣ０１、ＭＣＯ２，−、ＭＣ１０。 ＭＣ１］、ＭＣ１２，・・・：メモリセル、Ｑｏ 、Ｑ
ｔ 、Ｑｔ 、Ｑｓ ： ）ランジスタ、ＤＢＯ，ＤＢ
ｌ、ＤＢ２ 、ＤＢ３ ：データパス、ＣＤＯ、ＣＤＩ
、ＣＤ２ 、・・・：コラムデコーダ、ＤＢ−１、Ｄ
ＢＯ、ＤＢ＋１ ：データバス、Ｑｏｏ ＋ Ｑｏ＋
、ＱＯ２＋ Ｑｔｏ ＋ Ｑｎ ＋ Ｑｔ２ ＋ −”
）ランソスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 」」 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 手続補正書 昭和５９年 ４月、功日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５８年 特許願 第０５３５８６号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１１明細書の「％許請求の範囲」を別紙のとおり補正
する。 （２）明細１第８頁第１０行および第１１行に「所定の
位置関係にある」とあるのを「相対的アドレスが所定の
関係にあるよと補正する。 ７、添付書類の目録 補正特許請求の範囲 １ 通２、特許請求の
範囲 １、複数のメモリセルと、該メモリセルに対するデータ
の書込み、もしくは読出しを行なうための複数のデータ
線と、複数のデータバスと、アドレス信号に応答して選
択的に該データ線を該データバスに接続するデータ線選
択回路とを備え、該データ線選択回路は該アドレス信号
によって指定された選択データ線を該複数のデータバス
のうちの特定のデータバスに接続すると共に、該選択デ
ータ線と相対的アドレスが所定の関係にあるデータ線を
該特定のデータバスとは異なる他のデータバスに接続す
る様に構成され、いずれのデータ線を指定した場合にも
、指定されたデータ線の信号は該特定のデータバスに出
力される様にしたことを特徴とする半導体記憶装置。 ２、前記所定の位置関係にあるデータ線は前記選択デー
タ線の両側に隣接するデータ線である特許請求の範囲第
１項に記載の半導体記憶装置。 ３、前記所定の位置関係にあるデータ線は前記選択デー
タ線のアドレスの前後のアドレスを有するデータ線であ
る特許請求の範囲第１項に記載の半導体記憶装置。
の４成を示す部分的ブロック回路図、そして 第３図は、本発明の１実施例に係わる半導体記憶装置の
構成を示す部分的ブロック回路図である。 ＢＬ（＋ 、ＢＬＩ 、ＢＬ２ 、・・・：データ線、
１、ＶＬＯ、ＷＬＩ 、ＷＬ２ 、 ・・・：ワー
ド線、ＭＣ０Ｏ，ＭＣ０１、ＭＣＯ２，−、ＭＣ１０。 ＭＣ１］、ＭＣ１２，・・・：メモリセル、Ｑｏ 、Ｑ
ｔ 、Ｑｔ 、Ｑｓ ： ）ランジスタ、ＤＢＯ，ＤＢ
ｌ、ＤＢ２ 、ＤＢ３ ：データパス、ＣＤＯ、ＣＤＩ
、ＣＤ２ 、・・・：コラムデコーダ、ＤＢ−１、Ｄ
ＢＯ、ＤＢ＋１ ：データバス、Ｑｏｏ ＋ Ｑｏ＋
、ＱＯ２＋ Ｑｔｏ ＋ Ｑｎ ＋ Ｑｔ２ ＋ −”
）ランソスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 」」 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 手続補正書 昭和５９年 ４月、功日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５８年 特許願 第０５３５８６号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１１明細書の「％許請求の範囲」を別紙のとおり補正
する。 （２）明細１第８頁第１０行および第１１行に「所定の
位置関係にある」とあるのを「相対的アドレスが所定の
関係にあるよと補正する。 ７、添付書類の目録 補正特許請求の範囲 １ 通２、特許請求の
範囲 １、複数のメモリセルと、該メモリセルに対するデータ
の書込み、もしくは読出しを行なうための複数のデータ
線と、複数のデータバスと、アドレス信号に応答して選
択的に該データ線を該データバスに接続するデータ線選
択回路とを備え、該データ線選択回路は該アドレス信号
によって指定された選択データ線を該複数のデータバス
のうちの特定のデータバスに接続すると共に、該選択デ
ータ線と相対的アドレスが所定の関係にあるデータ線を
該特定のデータバスとは異なる他のデータバスに接続す
る様に構成され、いずれのデータ線を指定した場合にも
、指定されたデータ線の信号は該特定のデータバスに出
力される様にしたことを特徴とする半導体記憶装置。 ２、前記所定の位置関係にあるデータ線は前記選択デー
タ線の両側に隣接するデータ線である特許請求の範囲第
１項に記載の半導体記憶装置。 ３、前記所定の位置関係にあるデータ線は前記選択デー
タ線のアドレスの前後のアドレスを有するデータ線であ
る特許請求の範囲第１項に記載の半導体記憶装置。
Claims (1)
- 【特許請求の範囲】 １、複数のメモリセルと、該メモリセルに対するデー〃
瑞込み、もしくは読出しを行なうだめのＭｅのデータ線
と、複数のデータバスと、アドレス信号に応答して選択
的に該データ線を該データバスに接続するデータ線選択
回路とを備え、該データ線選択回路は該アドレス信号に
よって指定された選択データ線を該複数のデータバスの
うちの特定のデータバスに接続すると共に、該選択デー
タ線と所定の位置関係にあるデータ線を該特定のデータ
バスとは異なる他のデータバスに接続する様に構成され
、いずれのデータ線を指定した場合にも、指定されたデ
ータ線の信号は該特定のデータバスに出力される様にし
たことを特徴とする半導体記憶装置。 ２、前記所定の位置関係にあるデータ線は前記選択デー
タ線の両側に隣接するデータ線である特許請求の範囲第
１項に記載の半導体記憶装置。 ３、前記所定の位置関係にあるデータ線は前記選択デー
タ線のアドレス′の前後のアドレスを有するデータ線で
ある特許請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053586A JPS59180324A (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置 |
| EP84302045A EP0122081B1 (en) | 1983-03-31 | 1984-03-27 | Semiconductor memory device |
| DE8484302045T DE3484630D1 (de) | 1983-03-31 | 1984-03-27 | Halbleiterspeicheranordnung. |
| US06/594,630 US4597063A (en) | 1983-03-31 | 1984-03-29 | Semiconductor memory addressing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053586A JPS59180324A (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180324A true JPS59180324A (ja) | 1984-10-13 |
| JPS6336068B2 JPS6336068B2 (ja) | 1988-07-19 |
Family
ID=12946955
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|---|---|---|---|
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Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4597063A (ja) |
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| DE (1) | DE3484630D1 (ja) |
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- 1984-03-27 DE DE8484302045T patent/DE3484630D1/de not_active Expired - Fee Related
- 1984-03-29 US US06/594,630 patent/US4597063A/en not_active Expired - Lifetime
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| EP0122081B1 (en) | 1991-05-29 |
| DE3484630D1 (de) | 1991-07-04 |
| US4597063A (en) | 1986-06-24 |
| JPS6336068B2 (ja) | 1988-07-19 |
| EP0122081A2 (en) | 1984-10-17 |
| EP0122081A3 (en) | 1988-03-09 |
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