KR930011107B1 - 불량 메모리셀 존재를 표시하는 정보를 갖는 반도체 메모리 장치 - Google Patents

불량 메모리셀 존재를 표시하는 정보를 갖는 반도체 메모리 장치 Download PDF

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KR930011107B1 KR1019900003743A KR900003743A KR930011107B1 KR 930011107 B1 KR930011107 B1 KR 930011107B1 KR 1019900003743 A KR1019900003743 A KR 1019900003743A KR 900003743 A KR900003743 A KR 900003743A KR 930011107 B1 KR930011107 B1 KR 930011107B1
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Abstract

내용 없음.

Description

불량 메모리셀 존재를 표시하는 정보를 갖는 반도체 메모리 장치
제1도는 여분 메모리 셀 어레이를 갖는 종래의 반도체 메모리 장치의 개통도.
제2도는 본 발명에 의한 반도체 메모리 장치의 일반적 구성을 설명하는 개통도.
제3도는 본 발명의 양호한 제1실시예에 의한 반도체 메모리 장치의 개통도.
제4도는 제3도의 구성에 사용되는 반도체 메모리의 메모리영역을 복수개의 블록(block)으로 분할하는 방법을 나타내는 개통도.
제5도는 제3도의 ROM내에 형성된 맵(map)을 설명하는 도면.
제6도는 제3도에 나타낸 비트선 절환회로의 원리를 설명하는 회로도.
제7도는 제3도에 나타난 ROM의 세부구성의 개통도.
제8도는 제3도에 나타난 비트선 절환회로내에 설치된 절환회로의 일부의 개통도.
제9도는 제3도에 나타낸 내부버스선상에서 얻어지는 억세스된 블록들의 상태와 그와 관련된 제3도의 ROM의 내용간의 상관관계를 나타내는 도면.
제10도는 제3도의 비트선 절환회로내에 설치된 절환회로의 일부의 개통도.
제11도는 제3도에 나타난 내부버스선상에서 얻어지는 액세스된 블록들의 상태와 그와 관련된 제3도의 ROM의 내용간의 상관관계를 나타내는 도면.
제12도는 본 발명의 양호한 제2실시예에 의한 비트선 절환회로의 개통도.
제13도는 제3도에 나타난 각 반도체메모리 요소의 개통도.
본 발명은 반도체 메모리 장치에 관한것이며, 특히 대형컴퓨터시스템의 기억장치용으로 적합한 대용량 반도체 메모리 장치에 관한 것이다. 보다 구체적으로는 본 발명은 불량 메모리 셀(비트)의 존재를 표시하는 정보를 갖는 반도체 메모리 장치에 관한 것이다.
종래부터 반도체장치 제조수율 향상을 위해 과대한 노력이 투입되고있다. 최근에도 제조수율 100%를 실현한 기술은 개발된 바 없다. 불량 메모리 셀이 없는 반도체 메모리 장치만을 사용하는 것은 가능하나, 그 기억용량 증가에 수반되어 불량 메모리 셀수도 증가되고, 따라서 불량 메모리 셀이 없는 반도체 메모리 장치를 대량으로 얻는 것은 곤란하다. 이러한 관점에서 여분 비트를 갖는 반도체 메모리 장치가 개발된바 있다. 이러한 반도체 메모리 장치는 주메모리 셀 어레이와 여분 메모리 셀 어레이로 분할되어 있는 메모리 셀 어레이를 갖고있다. 그 주메모리 셀 어레이내의 메모리 셀들을 통상적인 웨이퍼 탐침 테스트로 검사하면, 불량 메모리 셀들이 검출된다. 이 검출된 불량 메모리 셀들은 반도체 메모리 장치내에 설치된 ROM(read only memory)내에 기억되어 있다.
상기 주메모리 셀 어레이내의 불량 메모리 셀들이 번지지정되면, 상기 여분 셀 어레이내의 여분비트들이 상기 번지 지정된 불량 메모리 셀 대신 실제적으로 억세스된다.
제1도는 종래의 반도체 메모리 장치의 개통도이다. 제1도의 반도체 메모리 장치는 하나의 메모리 셀 어레이(10)를 갖고있으며, 이 메모리 셀 어레이는 주메모리 셀 어레이(10a)와 여분 메모리 셀 어레이(10b)로 분할돼있다. 주 메모리 셀 어레이(10a)는 열디코우더(11)와 행 디코우더(12a)에 의해 억세스된다. 여분 메모리 셀 어레이(10b)는 여분 행 디코우더(12b) 및 열 디코어더(11)에 의해 억세스된다. 통상, 중앙처리부(CPU)등의 외부회로(도시안함)로부터의 어드레스 신호는 열디코우더(11)과 제어부(13)와 절환회로(14)를 통해서 행디코우더(12a)로 공급된다. 이 어드레스 신호에 대응하는 주 메모리 셀 어레이(10a)의 메모리 셀들로 데이타가 독출 또는 기입된다. 상기 제어부(13)는 상기 어드레스신호를 리드 온리 메모리(ROM)(13a)에 기억된 어드레스와 비교한다. 그 어드레스신호가 불량 메모리셀을 포함한 메모리 셀 그룹을 표시하는 것으로 판정되는 경우, 절환회로(14)가 그 어드레스신호를 제어부(13)로 부터 여분 행 디코우더(12b)로 공급한다. 상기 불량 메모리 셀을 갖는 메모리 셀 그룹을 치환할 메모리 셀 그룹은 열디코우더(11) 및 여분행디코우더(12b)에 의해 억세스된다. 이 치환은 행단위로 행해진다.
상기 여분 메모리 셀 어레이(10b)를 구성하는 메모리 셀들에는 불량 메모리 셀이 없어야 한다. 따라서, 상기 여분 메모리 셀 어레이(10b)는 불량 셀이 없는 한정된 수의 메모리 셀들만으로 구성된다. 결과적으로 여분 메모리 셀 어레이(10b)는 주 메모리 셀 어레이(10a)내의 제한된 수의 불량 메모리 셀들을 대체할 수 있다. 대형컴퓨터시스템용으로 저가의 대용량 반도체 메모리 장치를 제공하기 위해서는 불량 메모리 셀들을 갖는 반도체 메모리 장치를 가능한 많이 사용하는 것이 바람직하다. 제1도에 나타난 종래의 구성으로는 이러한 요건을 충족하지 못한다. 어떤 경우에는 각각 제1도에 나타난 구성을 갖는 대량의 요소들을 사용하여 대용량 반도체 메모리를 제조하곤 한다. 이러한 구성에서는 각 요소들이 제어부(13), ROM(13a) 및 절환회로(14)를 구비해야 한다. 이로 인해 메모리장치의 소형화 제작과 고속동작이 저해된다.
본 발명의 일반적인 목적은 상기 단점들을 극복한 우수한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 보다 구체적인 목적은 불량 메모리 셀들을 갖는 메모리요소들을 선택적 및 효율적으로 정상적 메모리 요소로 치환하여 염가의 반도체 메모리 장치를 제공하는데 있다.
본 발명의 상기 목적들은 N비트(N은 정수)단위의 데이타를 기억하는 반도체 메모리 장치에서 각각 1비트 데이타를 기억하는 복수개의 메모리 셀들을 각각 갖는 복수개의 블록들로 각각 분할된 M개의 메모리요소(M은 정수이고 N보다 크다)와; 상기 M개의 메모리요소들중 대응하는 것에 각각 접속되어 1비트 데이타를 반송하는 M개의 내부 버스선들을 포함하는 반도체 메모리 장치를 제공함으로써 달성된다. 이 반도체 메모리 장치는 또한, M개의 메모리 요소들에 결합되어 외부장치로부터 어드레스 신호를 수신하고 M개의 메모리요소들 각각의 복수개의 블록 중 하나를 지정하여 M개의 블록들을 상기 어드레스신호로 지정하는 지정수단과; M개의 메모리 요소들 각각의 복수개의 블록들 각각이 불량 메모리 셀을 갖는가 여부에 관한 정보를 기억하고 어드레스 신호에 따라 정보를 출력하는 메모리 수단을 포함하고있다. 상기 반도체 메모리 장치는 각각 1비트 데이타를 반송하는 N개의 외부버스선과; M개의 내부버스선과 N개의 외부 버스선 사이에 설치되고 상기 메모리수단에 접속되어 그 메모리수단으로 부터의 정보를 참고함으로써 상기 지정수단에 의해 지정된 M개의 블록들이 각각 불량 메모리 셀을 갖는가 여부를 판정하고, 그리고 상기 M개의 내부 버스선중 N개의 내부버스선을 상기 N개의 외부버스선에 선택적으로 접속시켜 M개의 블록중 불량 메모리 셀을 갖는 것이 선택되지 않도록 하고, M개의 블록중 다른것이 선택되도록 하는 버스선 절환수단을 더 포함하고 있다.
본 발명의 상기 목적들은 또한 N비트(N은 정수)단위를 갖는 데이타를 기억하는 반도체 메모리장치에서 각각 1비트 데이타를 기억하는 복수개의 메모리셀들을 각각 갖는 복수개의 블록들로 각각 분할된 n×M(n은 정수, M은 정수이고 N보다 크다)의 메모리 요소와; 이 n×M의 메모리 요소들 중 대응하는 n개의 메모리요소들에 접속되어 각각 1비트 데이타를 반송하는 M개의 내부버스선과; n×M의 메모리 요소들에 결합되어 외부장치로 부터 어드레스 신호를 수신하고, n×M의 메모리요소들 각각의 복수개의 블록중 하나를 지정하는 M개의 블록들을 상기 어드레스신호로 지정하는 지정수단을 포함하는 반도체 메모리 장치에 의해 달성된다. 상기 반도체 메모리 장치는 또한 각각 n×M의 메모리요소들로 된 복수개의 블록들 각각이 불량 메모리 셀을 갖는가 여부에 관한 정보를 기억하고 어드레스 신호에 따라 정보를 출력하는 메모리수단과; 각각 1비트 데이타를 반송하는 N개의 외부버스를 포함하고 있다. 상기 반도체 메모리 장치는 M개의 내부버스선과 N개의 외부버스선사이에 설치되고 상기 메모리수단에 접속되어 그 메모리수단으로부터의 정보를 참고함으로써 상기 지정수단에 의해 지정된 M개의 블록들이 각각 불량 메모리 셀을 갖는가 여부를 판정하고, 그리고 상기 M개의 내부버스선중 N개의 내부버스선을 상기 N개의 외부버스선에 선택적으로 접속시켜 M개의 블룩중 불량 메모리 셀을 갖는 것이 선택되지 않도록 하고, M개의 블록중 다른 것이 선택되도록하는 버스선 절환수단을 더 포함하고 있다.
본 발명의 상기 목적들은 또한 N비트(N은 정부)단위를 갖는 데이타를 기억하는 반도체 메모리 장치에서, 각각 1비트 데이타를 기억하는 복수개의 메모리 셀들을 각각 갖는 복수개의 블록들로 각각 분할된 n×M(n은 정수, M은 정수이고 N보다 크다)의 메모리 요소와; 상기 n×M의 메모리 요소들 중 대응하는 n개의 메모리요소들에 접속되어 n×M의 메모리요소가 매트릭스 형태로 배열되도록 하고 각각 1비트 데이타를 반송하는 M개의 내부버스선과; n×M의 메모리요소들에 결합되어 외부장치로부터 어드레스신호를 수신하고, n×M의 메모리요소들 각각의 복수개의 블록중 하나를 지정하는 M개의 블록들을 상기 어드레스신호로 지정하는 지정수단을 포함하는 반도체 메모리 장치에 의해 달성된다. 상기 반도체 메모리 장치는 또한 n×M의 메모리 요소들 각각의 복수개의 블록들 각각이 불량 메모리 셀을 갖는가 여부에 관한 정보를 기억하고 어드레스신호에 따라 정보를 출력하는 메모리수단과; 상기 메모리수단에 접속되어 그 메모리수단으로 부터의 정보를 참고함으로써 상기 지정수단에 의해 지정된 M개의 블록들이 각각 불량 메모리 셀을 갖는가 여부를 판정하고, 그리고 그 판정결과를 표시하는 제어신호를 출력하는 판정수단과; 상기 판정수단에 결합되어 직렬 기입 데이타를 수신하고, 상기 판정수단으로부터의 제어신호에 따라 상기 직렬 기입 데이타를 비트단위로 선택적으로 출력하는 직렬 데이타 입력수단을 포함하고 있다. 상기 반도체 메모리 장치는 또한 상기 M개의 내부버스선들과 직렬 데이타 입력수단에 접속돼있고, 상기 직렬 기입데이타를 M개의 내부 버스선으로 공급될 병렬 기입데이타로 변환하고 그리고 M개의 내부버스선들로 부터의 독출데이타를 직렬 독출데이타로 변환하는 직렬/병렬 변환수단과; 상기 판정수단과 직렬/병렬 변환수단에 결합돼있고, 상기 판정수단으로부터의 제어신호에 따라 상기 직렬 독출데이타를 비트단위로 선택적으로 수신하고, 그리고 그 직렬독출데이타를 직렬형태로 한 외부버스선으로 출력하는 직렬 데이타 출력수단을 더 포함한다.
본 발명의 다른 목적은, 특징 및 장점들은 첨부도면을 참조한 하기의 상세한 설명에서 명백히 이해할 수 있다.
제2도를 참조하면, 본 발명에 의한 반도체 메모리장치의 일반적 구성이 나타나있다. 제2도의 메모리장치는 1단위당 N비트로 구성된 데이타를 기억하고 있다. 이 메모리장치는 M개(M＞N)의 반도체 메모리요소(1)를 갖으며, 이것으로부터 각각 1비트 데이타를 반송하는 M개의 내부버스선(2)이 개별적으로 접속돼있다. 지정회로(3)는 어드레스(ADD)를 수신하여 각 메모리요소(1)의 해당영역(메모리 셀)을 지정한다.
버스선 절환회로(5)는 메모리요소(1)들로 부터 M-비트 데이타를 수신하고, 제어회로(6)의 제어하에 M비트 중 N비트를 선택하여 상기 회로(6)는 어드레스신호(ADD)를 수신한다. 제어회로(6)는 ROM(도시안함)을 갖고 있다. 이 ROM은 메모리요소(1)들 각각에 개별 설치된 기억 영역을 갖고있다. 각 메모리요소의 영역은 적어도 하나의 메모리셀과 동일한 소정크기를 각각 갖는 복수개의 블록들로 분할돼있다. 각 메모리 셀의 각각의 블록마다 설치된 기억영역으로 정보가 기입된다. 각 블록들에 관한 정보는 해당되는 각각의 블록이 불량 메모리 셀을 갖는가 여부를 표시한다. 제2도에서, 지정회로(3)에 후속된 메모리요소들은 빗금친 블록(X)들을 갖고 있으며, 이 블록들은 각각 불량 메모리셀을 갖고 있다. 후술하는 바와 같이, 상기 ROM은 상기와 같은 정보를 맵형태로 기억하고 있다. 버스선 절환회로(5)는 제어회로(6)의 제어하에 M비트중 N비트를 N개의 외부버스선(4)에 선택적으로 접속시킨다. 예를 들면 어드레스신호(ADD)가 지정회로(3)에 후속되는 메모리요소(1)내에 불량 블록(불량 메모리 셀을 갖는 블록)을 표시하는 어드레스 정보인 경우, 이것은 제어회로(6)에 의해 내장된 ROM을 참고함으로써 검출된다. 이후, 제어회로(6)가 상기 버스선 절환회로(5)를 제어하여 상기 불량 블록을 갖는 억세스된 메모리 요소 대신 다른 메모리요소(1)를 선택하게한다. 이와같은 방법으로 버스선 절환회로(5)가 M개의 메모리요소(1)중 N개의 메모리요소(1)를 선택하며, 불량블록들을 갖는 메모리요소들은 선택되지 않는다. 지정회로(3), 버스선 절환회로(5) 및 ROM을 갖는 제어회로(6)는 M개의 메모리요소(1)에 공통접속됨을 주의하여야 한다.
본 발명의 양호한 제1실시예에 의한 반도체 메모리장치를 하기에 설명한다. 제3도는 본 발명의 제1실시예에 의한 반도체 메모리 장치의 일반적 구성의 개통도이다. 제3도의 구성은 32비트단위를 갖는 데이타를 기억하고 있다. 제3도의 메모리장치는 매트릭스로 배열된 36×M의 반도체 메모리요소 M(1, 1), M(1, 2), …M(n, 36)(n은 정수)를 갖고있다. 이 메모리요소들은 집적회로 블록들 또는 반도체 칩들이다. 예를 들어 35×M의 집적회로블록들이 웨이퍼 규격 칩상에 배열돼있거나 또는 36×M의 반도체 메모리칩들이 인쇄회로기판상에 배열돼있다. 또한, 각각 수개의 메모리요소들을 갖는 칩들을 사용할 수도 있다. 하기의 설명은 메모리요소들이 칩인 경우이다. 각 행(라인(line))은 36의 메모리요소들로 구성돼있다. 1비트데이타를 반송하는 내부(입력/출력)버스선(BUS1)은 메모리칩 M(1, 1), M(1, 2), …M(n, 1)에 공통 접속돼있으며, 이들은 하나의 열을 형성하고 있다. 이와 유사하게 메모리칩 M(1, 2), …M(n, 36)에 대해서 내부버스선(BUS2), (BUS3)…(BUS36)가 설치돼있다. 이들 내부버스선들(BUS1), (BUS2)…(BUS36)은 버스선 절환회로(20)의 36-비트 버스포트(port)(21)에 접속돼있고, 상기 절환회로(20)도 또한 32-비트 버스 포트(22)를 갖는다. 36-비트 버스 포트(21)와 32-비트 버스 포트(22)간에 절환회로(26)가 설치돼있다.
버스선 절환회로(20)는 제어부(6)에 상당한 제어부(24) 및 ROM(24a)에 의해 제어된다. 어드레스/칩 선택회로(23)는 CPU와 같은 외부장치(도시안함)로부터 어드레스신호(ADD)를 수신하고 지정된 행내에서 36의 칩을 선택하고, 어드레스신호(ADD)에 의해 선택된 36의 칩들 각각의 메모리셀을 선택한다. 상기 선택된 메모리셀들로 부터 36비트의 데이타가 독출되어 내부버스선(BUS1)~(BUS36)을 통해 36-비트 버스 포트(21)로 송신된다. 이후, 절환회로(26)에 의해 독출데이타의 36비트중에서 32비트가 선택되고, 이후 32외부 버스라인으로 구성된 외부버스(25)로 송출된다. 또한, 32-비트 데이타는 버스선 절환회로(20)를 통과하여, 내부버스선(BUS1)~(BUS36)를 통해서 지정된 메모리 셀들로 기입된다.
칩 M(1, 1)~M(n, 36) 각각의 메모리영역은 복수개의 블록들로 분할돼있으며, 이들 각각은 복수개의 메모리셀들로 구성돼있다. 각각의 메모리칩 M(1, 1)~M(n, 36)을 검사하여 불량 메모리 셀을 갖는가 여부를 판정한다. 36×M의 칩들 각각에 대한 검사결과들은 ROM(24a)에 기억된다. 제4도는 각 칩들의 메모리 영역을 블록들로 분할하는 방법을 설명한다. 제4도에 나타난 방법의 경우, 메모리 영역은 64(=8×8)블록들로 분할되며, 64블록들 각각이 불량 메모리 셀을 갖는가 여부가 판정된다. 블록들에는 연속해서 일련번호가 정해진다. 도면에 나타낸 경우는 제1 및 제13번째 블록(빗금도시된 블록)내에 불량 메모리셀들을 갖고 있다. 제4도에 도시한 블록들은 메모리영역이 물리적으로 메쉬형태로 분할되는 것을 의미하는 것이 아님을 주의하여야 한다.
ROM(24a)은 각 칩의 각 블록이 맵형태의 불량 메모리 셀을 갖는가 여부를 표시하는 정보를 기억하고있다. 제5도는 ROM(24a)내에 형성된 맵을 나타낸다. 상기 맵의 횡방향은 블록들의 번호를 나타내며, 그 종방향의 칩의 번호를 나타낸다. 각각의 빗금영역은 불량 메모리셀을 갖는 블록을 표시한다. 예를 들어 칩M(1, 1)의 제1 및 제13번째 블록들은 불량 메모리 셀들을 갖는다.
어드레스신호(ADD)는 36칩으로 구성된 각각의 행중 하나를 지정한다. 예를 들어, 어드레스 신호(ADD)가 제1행을 지정하는 경우, 칩 M(1, 1), M(1, 2), …, M(1, 36)으로 구성된 그룹이 지정된다. 어드레스신호(ADD)는 제어부(24)에 의해 ROM(24a)의 내용과 비교된다. 이 경우, 칩 M(1, 1)의 제1블록이 지정되는 경우, 제어부(24)가 칩 M(1, 1)의 제1블록이 불량 메모리셀을 갖는가를 판정한다. 이후, 제어부(24)가 버스선 절환회로(20)를 제어하여 칩 M(1, 1) 대신에 불량 메모리 셀을 갖지않는 다른 칩, 예를 들어 M(1, 36)을 선택하게한다. 버스선 절환회로(20)가 내부버스선(BUS36)을 선택하여 그것을 외부버스선(25)중 해당하는 것에 접속시킨다. 따라서, 칩 M(1, 1) 대신에 칩 M(1, 36)으로부터 1-비트데이타가 독출된후, 절환회로(26)를 통해 외부버스(25)로 송출된다.
제6도는 버스선 절환회로(20)의 동작원리의 설명도이다. 편의상 4비트를 3비트로 변환 가능한 구성을 예시했음을 주의하여야 한다. 제6도에 나타난 구성을 기초로 해서 36비트를 32비트로 변환가능한 구성을 용이하게 얻을수 있다. 이 구성에 대해서는 상세히 후술한다.
제6도의 구성은 AND게이트(31)를 갖고 있으며 이 게이트는 칩 M(1, 1)~ M(n, 1)에 접속된 내부 버스선(BUS1)으로부터 1-비트데이타를 수신한다. AND게이트(31)는 또한 제어신호를 수신하며, 이 제어신호는 제어부(24)에서 공급되어 라인(51)상에 설치된 인버터(inverter)(32)를 통과한 것이다. AND게이트(33)는 칩 M(1, 2)~M(1, n)에 접속된 버스선(BUS2)으로부터 1-비트데이타를 수신한다. 라인(51)상의 제1제어신호는 AND게이트(33)에 직접 입력된다. 내부버스선(BUS2)상의 1-비트데이타는 AND게이트(35)로 공급되고, 이 게이트(35)에는 제어부(24)에서 공급되어 라인(52)상의 인버터(32)를 통과한 제2제어신호가 공급된다. 이 제2제어신호는 AND게이트(36)에 직접 공급되며, 이 게이트(36)에는 칩 M(1, 3)~M(n, 3)에 접속된 내부 버스선(BUS)으로부터의 1-비트 데이타가 공급된다. 내부버스(BUS3)상의 1-비트 데이타는 AND게이트(38)에 공급되며, 이 AND게이트(38)는 제어부(24)에서 공급되어 라인(53)상의 인버터(37)를 통과한 제3제어신호를 수신한다. 이 제3제어신호는 AND게이트(39)에 직접 공급되며, 이 AND게이트(39)는 또한 칩 M(1, 4)~M(1, n)에 접속된 내부버스선(BUS4)로 부터 1-비트데이타를 수신한다.
AND게이트(31)과 (33)의 출력단은 OR게이트(40)에 접속돼있으며, 이 OR게이트(40)는 32-비트 외부버스(25)의 외부버스선(B1)에 접속돼 있다. AND게이트(35)와 (36)의 출력단은 OR게이트(41)에 접속돼있으며, 이 OR게이트(41)는 32-비트 외부버스(25)의 외부버스선(B2)에 접속돼있다. AND게이트(38)과 (39)의 출력단은 OR게이트(42)에 접속돼있으며, 이 OR게이트(42)는 32-비트 외부버스(25)의 외부 버스선(B3)에 접속돼있다.
제어부(24)는 어드레스신호(ADD)와 ROM(24a)의 내용을 비교하여 제1, 제2 및 제3제어신호들을 발생한다. 상기 제1, 제2 및 제3제어신호들을 발생한다. 상기 제1, 제2 및 제3제어신호가 저레벨(L ; 이하 ＂경우 #1＂이라 한다)이면 외부버스선(B1), (B2) 및 (B3)가 각각 내부버스선(BUS1), (BUS2) 및 (BUS3)에 각각 접속된다. 제1 및 제2제어신호가 저레벨이고, 제3제어신호가 고레벨(H ; 이하 ＂경우#2＂라 한다)이면, 외부버스선(B1), (B2) 및 (B3)가 각각 내부버스선(BUS1), (BUS2) 및 (BUS4)에 접속된다. 제1제어신호가 저레벨이고, 제2 및 제3제어신호들이 모두 고레벨(이하 경우 #3이라 한다)이면, 외부버스선(B1), (B2) 및 (B3)가 각각 내부버스선(BUS1), (BUS3) 및 (BUS4)에 접속된다. 제1, 제2 및 제3제어신호가 모두 고레벨(이하 경우 #4라 한다)이면 외부버스선 (B1), (B2) 및 (B3)가 각각 내부버스선(BUS2), (BUS3) 및 (BUS4)에 접속된다.
제6도에 나타난 ROM(24a)이 표 1에 나타난 바와 같이 블록그룹이 억세스될때 얻어진 내부 버스선들의 상태에 관한 데이타를 기억하고 있는 경우, 제어부(24)를 사용하지않고, 어드레스신호(ADD)를 직접 ROM(24a)에 공급하는 것이 가능하다.
[표 1]
Figure kpo00001
표 1에서 P는 ＂합격(억세스된 블록이 불량 메모리 셀을 갖지않음)＂을 표시하고, F는 ＂불합격(억세스된 블록이 불량 메모리 셀을 갖음)＂을 표시한다.
제6도의 구성을 36비트중 32비트를 선택하는 버스선 절환구성으로 확장시키는 경우, ROM(24a)은 (32×S)비트, (K×n)워드의 용량을 갖는 것이면 충분하며, 여기서 K는 각 칩의 블록수이며, n은 하나의 버스선에 접속된 칩수이고, S는 이동되는 최대 비트수이고, 32는 외부버스(25)상의 출력신호수를 나타낸다.
제3도에 나타난 구성에서 불량 메모리 셀을 갖는 블록이 억세스되면 치환될 칩에 접속된 버스선으로부터 최대 4비트 떨어진 내부버스선(BUS1)~(BUS32)중 하나에 접속된 다른 칩을 선택하는 것이 가능하다. 예를 들어 내부버스선(BUS1)에 접속된 칩의 억세스된 블록이 불량 메모리 셀을 갖는 경우, 내부버스(BUS2), (BUS3), (BUS4) 및 (BUS5)중 하나에 접속된 다른 칩을 선택하는 것이 가능하다. 따라서 내부버스선(BUS1)에 대해 5의 내부버스선(BUS1)~(BUS5)중 하나를 선택하는 것이 가능하다. 결과적으로, S는 3으로 세트된다.
제7도에 나타난 바와 같이, ROM(24a)은 3개의 ROM(24a1), (24a2) 및 (24a3)로 구성돼있으며, 이들 각각은 32×3비트와 등가의 출력을 갖는다. 총(K×n)어드레스들을 나타내는 어드레스신호(ADD)는 ROM(24a)에 직접 공급되며 이 ROM(24a)이 32세트의 3-비트 데이타(#1, #2, …#32)를 출력한다.
칩 M(n, 1)~M(n, 36)중에서 순차적으로 1씩 선택된 36블록들이 제9도에 나타난 내부버스선(BUS1)~(BUS36)상에 나타나는 상태를 갖는 경우, ROM(24a)이 제9도에 나타난 데이타를 기억한다. 제9도에 나타난 ROM(24a)의 내용의 숫자들은 제8도에 나타난 스위치(SW1)…(SW36)의 입력단들을 나타낸다. 내부버스선(BUS4)에 결합된 억세스된 블록이 불량이므로, 그에 해당하는 스위치(SW4)가 입력단(0)대신에 입력단(1)을 선택한다. 즉, 내부버스선(BUS4) 대신에 내부버스선(BUS5)을 선택한다. 이와같이 ＂F＂가 나타날때마다, ROM(24a)내의 데이타값이 +1씩 증가된다. 제9도에서, 3의 ＂F＂가 내부버스선(BUS4), (BUS10) 및 (BUS12)에 나타나있다. 따라서, 내부버스선(BUS33), (BUS34) 및 (BUS35)에 접속된 칩들이 내부버스선(BUS4), (BUS10) 및 (BUS12)에 접속된 것들 대신에 선택된다. 내부버스선(BUS36)에 접속된 칩은 선택되지 않는다.
제9도에 나타난 상호관계를 요약하면 하기와 같다.
i번째 외부버스선(B1)(i=1, 2, …)에 해당하는 ROM 기억영역중 하나가 j번째 입력단(j=0, 1, 2, …)을 표시하면, i번째 외부버스선(B1)에 접속된 i번째 스위치(SW1)가 (i+j)번째 내부버스선(BUSi+j)을 선택한다.
제10도는 32-비트 데이타를 외부버스선(B1)~(B32)에서 36의 내부버스선(BUS1)~(BUS36)으로 패스(pass)하는 절환회로(26) 구성의 개통도이다. 제8도와 제10도, 그리고 제9도와 제11도를 비교해보면, 제10도의 구성은 제8도의 구성에 의한 경우의 논리와 반대의 논리를 갖음을 알 수 있다. ROM(24a)으로부터 스위치(SW1')~(SW32')에 각각 3-비트 데이타(#1)~(#32)가 각각 공급된다.
각 칩의 메모리 영역을 행 방향으로만 또는 열방향으로만 블록으로 분할하는 것이 가능하다. 이 경우, 각각의 블록은 1차원 메모리 영역을 갖는다. 상기의 실시예에서는 36의 내부버스선(BUS1)~(BUS36)과 32의 외부버스선(B1)~(B32)이 설치돼 있어서 4비트와 등가의 마진(margin)을 갖는다. 본 발명은 이 4-비트 마진에 제한되지 않는다. 메모리요소 M(1, 1)~M(n, 1)가 메모리 칩에 의해 형성되는 경우, 요소들의 배치는 불량 메모리셀들을 갖는 블록들이 산재하도록 하는 것이 바람직하다. 예를 들면, 칩 M(1, 1)의 제1블록이 불량 메모리셀을 갖는 경우, 같은 행의 다른 칩들 M(1, 2)~M(1, 36)의 제1블록들은 불량 메모리셀을 갖지 않도록 하는 것이 바람직하다. 이러한 구성으로 하면, 적은 수의 마진 비트를 사용하는 것이 가능하고, 반도체 메모리장치를 효과적이고 효율적으로 구성할 수 있다.
본 발명의 양호한 제2실시예를 제12도를 참조해서 하기에 설명한다. 버스선 절환회로(5)는 직렬/병렬 변환기로 작용하는 시프트 레지스터(61), 레지스터(62) 및 두개의 선입선출(FIFO)메모리(60)과 (64)로 구성돼 있다. FIFO 메모리(60)과 (64)는 제어회로(6)에 의해 제어되며, 제어부(63)와 ROM(63a)으로 구성돼있다. 시프트 레지스터(61)는 클록신호(CLK)와 동기하여 동작한다. 메모리장치로 데이타 기입중, 직렬형의 32-비트 기입데이타가 상기 FIFO 메모리(60)에 계속적으로 기입된다. 제어부(63)는 어드레스신호(ADD)를 수신하고, 그것을 ROM(63a)의 내용과 비교한다. 시프트 레지스터(61) 다음에 출력되는 1비트 데이타가 불량 메모리셀을 갖는 블록으로 기입되는 것으로 판정되는 경우, 제어부(63)가 FIFO(60)의 상기 1-비트 데이타 출력을 멈추게 하고, 시프트 레지스터(61)를 제어하여 의사 데이타(dummy data)를 입력케 한다. 다음은, 제어부(63)가 시프트 레지스터(61)를 1-비트 데이타의 출력을 개시한다. 이와 같이 불량 메모리셀을 갖지 않는 블록으로 기입될 데이타는 FIFO 메모리(60)에서 시프트 레지스터(61)로 출력되고, 불량 메모리셀을 갖는 블록으로 기입될 데이타는 출력되지 않고, 대신 의사 데이타가 시프트 레지스터(61)로 기입된다.
메모리장치로 부터 데이타 독출중, 36-비트 데이타는 레지스터(62)를 통해서 시프트 레지스터(61)로 직렬로 입력되고, 이후 시프트 레지스터(61)에서 1비트 단위로 독출된다. 시프트 레지스터(61)로 부터의 데이타는 클록신호(CLK)와 동기하여 FIFO 메모리(64)로 공급된다. FIFO 메모리(64)는 제어부(63)에 의해 제어되어 불량 메모리셀을 갖는 블록에서 1비트 데이타가 FIFO 메모리(64)로 공급될때 FIFO 메모리가 개입중단 금지된다. 즉, 시프트 레지스터(61)로부터의 데이타 입력이 선택적으로 억제된다. 따라서, 정확한 32-비트 데이타가 직렬형태로 출력라인(65)에 출력된다.
제13도를 참조해서 보면, 각각의 메모리요소 M(1, 1)~M(n, 36)의 전체구성이 나타나 있다. 제13도에 나타난 바와 같이 각 메모리요소는 다이나믹 랜던 억세스 메모리(DRAM)로 구성돼 있다. 이 DRAM은 메모리셀 어레이(70)를 갖고 있으며, 이 어레이(70)는 매트릭스로 배열되어 워드선들과 비트선들에 결합된 복수개의 메모리셀들을 갖고 있다.
어드레스 비트(A0)~(A10)으로 구성된 다중 어드레스 신호는 어드레스 버퍼/프리디코우더(70)로 입력되며 상기 디코우더(72)는 열 어드레스 디코우더(74)로 공급될 열 어드레스신호와, 행 어드레스 디코우더(76)에 공급될 행 어드레스 신호를 발생한다. 상기 다중 어드레스 신호는 제3도에 나타난 어드레스/칩 선택회로(23)에서 출력된 신호들중 하나이다. 중앙처리부(CPU)와 같은 외부장치(도시 안함)로 부터의 행 어드레스 스트로브 신호(
Figure kpo00002
)는 클록발생부(78)로 입력되며, 이 클록발생부(78)는 상기 행 어드레스 디코우더(76)에 공급될 클록신호를 발생한다. 상기 행 어드레스 스트로브 신호(
Figure kpo00003
)는 저활성(low-active)신호이며, 워드선들중 적어도 하나가 행 어드레스 디코우더(76)에 의해 선택되는 시점과, 상기 선택된 적어도 하나의 워드선이 선택상태로 부터 해제되는 시점을 한정한다. 상기 행 어드레스 스트로브신호(
Figure kpo00004
)는 워드선이 예비충전되는 시점과 워드선이 리세트(reset)되는 시점을 한정한다. 감지증폭기와 입력/출력 게이트(84)가 열 어드레스 디코우더(74)와 메모리셀 어레이(70)에 접속돼 있다.
외부장치로 부터의 열 어드레스 스트로브 신호(
Figure kpo00005
)는 인버터를 통해서 AND 게이트(80)로 입력된다. 클록발생부(78)로 부터의 클록신호는 AND 게이트(80)로 공급되고, 이 게이트(80)의 출력신호는 클록발생부(82)로 입력된다. 열 어드레스 스트로브 신호(
Figure kpo00006
)에 응답해서 클록발생부(82)가 열 어드레스 디코더(74)와 어드레스 버퍼/프리디코우더(72)로 공급될 클록신호를 발생한다. 클록발생부(82)로 부터 클록신호를 수신하면, 열 어드레스 디코우더(74)가 1이상의 대응 비트선 쌍을 선택한다. 감지증폭기와 입력/출력 게이트(84)는 메모리셀 어레이(70)까지 뻗어 있는 비트선에 결합돼 있다. 메모리셀 어레이(70)에 대한 데이타(Din)의 기입시 또는 데이타(Dout)의 독출시, 그 데이타는 감지증폭기와 입력/출력 게이트(84)내에 설치된 감지증폭기에 의해 증폭된다.
기입클록 발생부(86)는 클록발생부(82)로부터의 클록신호와, 외부장치에서 공급된 기입 개입중단 신호(
Figure kpo00007
)를 수신한다. 데이타 입력버터(88)는 기입클록 발생부(86)에서 공급된 기입 클록에 의해 정해진 시점에서 데이타(Din)를 입력한다. 데이타 입력버퍼(88)에서 출력된 데이타는 감지증폭기와 입력/출력게이트(84)에 입력되고 메모리셀 어레이(70)로 기입된다. 감지증폭기와 입력/출력게이트(84)에서 출력된 데이타는 데이타 출력버퍼(90)로 입력되며, 이 데이타 출력버퍼(90)는 클록발생부(82)의 클록신호에 동기하여 입력데이타를 출력한다. 모드제어부(92)는 열 어드레스 스트로브 신호(
Figure kpo00008
)와, 클록발생부(78)로 부터의 클록신호를 수신하고 독출/기입모드 또는 재기입 모드와 같은 설정된 통상적 동작모드에 대응하는 모드신호를 발생한다. 모드제어부(92)로부터의 모드신호는 재생 어드레스 카운터(94)로 입력되며, 이 카운터(94)는 재생될 메모리셀에 관한 어드레스 신호를 발생한다. 각각의 메모리요소는 DRAM에 한정되지 않으며, 스태틱램덤 억세스 메모리(SRAM)와 같은 다른 유형의 메모리요소로 형성할 수도 있다.
본 발명은 상기 실시예들에 한정되지 않으며 본 발명의 범위내에서 다양한 변형이 가능하다.

Claims (20)

  1. N비트(N은 정수) 단위의 데이타를 기억하는 반도체 메모리장치에서 각각 1비트 데이타를 기억하는 복수개의 메모리셀들을 각각 갖는 복수개의 블록들로 각각 분할된 M개의 메모리요소(1)(M은 정수이고 N보다 크다)와; 상기 M개의 메모리요소들중 해당하는 것에 각각 접속되어 1비트 데이타를 반송하는 M개의 내부버스선들(2; BUS1~BUS36)과; M개의 메모리요소들에 결합되어 외부장치로부터 어드레스 신호(ADD)를 수신하고 M개의 메모리요소들 각각의 복수개의 블록중 하나를 지정하여 M개의 블록들을 상기 어드레스 신호로 지정하는 지정수단(3; 23)과; M개의 메모리요소들 각각의 복수개의 블록들 각각이 불량 메모리셀을 갖는가 여부에 관한 정보를 기억하고 어드레스 신호에 따라 정보를 출력하는 메모리수단(24a, 24a1, 24a2, 24a3)과; 1-비트 데이타를 반송하는 N개의 외부버스(4; 25; B1~B32)와; M개의 내부버스선과 N개의 외부버스선 사이에 설치되고 상기 메모리수단에 접속되어 그 메모리수단으로부터의 정보를 참고함으로써 상기 지정수단에 의해 지정된 M개의 블록들이 각각 불량 메모리셀을 갖는가 여부를 판정하고, 그리고 상기 M개의 내부버스선중 N개의 내부버스선을 상기 N개의 외부버스선에 선택적으로 접속시켜 M개의 블록중 불량 메모리셀을 갖는 것이 선택되지 않도록 하고, M개의 블록중 다른 것이 선택되도록 하는 버스선 절환수단(5, 6; 20, 24, 24a; SW1~SW32)으로 구성된 것이 특징인 반도체 메모리장치.
  2. 제1항에서, 상기 버스선 절환수단(5, 6;20, 24; SW1~SW32)이, 상기 M개의 내부버스선중 L개(L은 정수이고, L＜N＜M)의 내부버스선등과 상기 N개의 외부버스선중 하나 사이에 각각 접속된 N개의 스위치(SW1~SW32)를 갖으며, 상기 N개의 스위치 각각이 상기 메모리수단(24a; 24a1, 24a2, 24a3)에서 공급된 상기 정보에 따라, 상기 L개의 내부버스선중 하나를 상기 N개의 외부버스선중 하나에 접속시키는 것이 특징인 반도체 메모리장치.
  3. 제2항에 있어서, 상기 메모리수단(24a; 24a1, 24a2, 24a3)에 기억된 정보가 상기 M개의 메모리요소(1)들 각각의 상기 M개의 메모리 블록들이 각각 불량 메모리셀을 갖는가 여부에 따라서 상기 L개의 내부 버스선중 어느것이 선택될 것인가를 표시하는 제어정보를 포함하는 것이 특징인 반도체 메모리장치.
  4. 제2항에 있어서, 상기 스위치들(SW1~SW32) 각각이 L개의 입력단(0~4)을 갖고 있으며, 이들 입력단에 상기 L개의 내부버스선들이 연결돼 있고, 상기 L개의 내부버스선들은 서로 인접돼 있는 것이 특징인 반도체 메모리장치.
  5. 제4항에 있어서, 상기 제어데이타가 M개의 블록들 모두에 대해 제공된 상기 N개의 외부버스선들에 해당하는 N개의 수치데이타 부분들을 포함하고, 상기 N개의 외부버스선(B1~B32)중 해당하는 것에 관한 상기 N개의 수치데이타 부분들 각각이, 상기 L개의 입력단중 어느것이 상기 N개의 외부버스선들중 상기 해당하는 것에 접속될 것인가를 표시하는 것이 특징인 반도체 메모리장치.
  6. 제5항에 있어서, 상기 메모리수단(24a; 24a1, 24a2, 24a3)이, 상기 N개의 수치데이타 부분용으로 설치된 기억영역을 갖으며, 상기 N개의 외부버스선중 i번째 외부버스선(i=1, 2…)에 해당하는 상기 메모리수단의 상기 기억영역중 하나가 상기 L개의 입력단중 j번째 입력단(j=0, 1, 2, …)을 표시할때, 상기 N개의 외부버스선들중 i번째 외부버스선에 접속된 상기 N개의 스위치중 i번째 스위치가 상기 M개의 내부버스선중 (i+j)번째 내부버스선을 선택하는 것이 특징인 반도체 메모리장치.
  7. 제1~6항중 어느 1항에서, 상기 M개의 메모리요소(1) 각각이 매트릭스 배열된 상기 복수개의 블록들을 갖는 것이 특징인 반도체 메모리장치.
  8. 제1~6항중 어느 1항에서, 상기 M개의 메모리요소(1) 각각이 메모리칩으로 구성돼 있고, 그리고 상기 M개의 메모리요소들이 장치되는 인쇄회로기판을 포함한 것이 특징인 반도체 메모리장치.
  9. 제1~6항중 어느 1항에서, 상기 M개의 메모리요소들 각각이 집적회로 블록으로 구성돼 있고, 그리고 상기 M개의 메모리요소들이 형성되어 있는 웨이퍼 규격 칩을 포함하는 것이 특징인 반도체 메모리장치.
  10. N비트(N은 정수)단위를 갖는 데이타를 기억하는 반도체 메모리장치에서 각각 1비트 데이타를 기억하는 복수개의 메모리셀들을 각각 갖는 복수개의 블록들로 각각 분할된 n×M(n은 정수, M은 정수이고 N보다 크다)의 메모리요소와 (M(1, 1)~M(n, 36)와; 상기 n×M의 메모리요소들중 해당하는 n개의 메모리 요소들에 접속되어 n×M의 메모리요소가 매트릭스 형태를 배열되도록 하고, 각각 1비트 데이타를 반송하는 M개의 내부버스선(BUS1~BUS36)과; n×M의 메모리요소들에 결합되어 외부장치로 부터 어드레스신호를 수신하고, n×M의 메모리요소들로 각각의 복수개의 블록중 하나를 지정하여 M개의 블록들을 상기 어드레스신호로 지정하는 지정수단(23)과; 상기 n×M의 메모리요소들 각각의 복수개의 블록들 각각이 불량 메모리셀을 갖는가 여부에 관한 정보를 기억하고 어드레스신호에 따라 정보를 출력하는 메모리수단(24a; 24a1, 24a2, 24a3)과; 각각 1비트 데이타를 반송하는 N개의 외부버스(25; B1~B32)와; 상기 M개의 내부버스선과, N개의 외부버스선 사이에 설치되고 상기 메모리수단에 접속되어 상기 메모리수단으로부터의 상기 정보를 참고함으로써 상기 지정수단에 의해 지정된 M개의 블록들이 각각 불량 메모리셀을 갖는가 여부를 판정하고, 그리고 상기 M개의 내부버스선중 N개의 내부버스선을 상기 N개의 외부버스선에 선택적으로 접속시켜 M개의 블록중 불량 메모리셀을 갖는 것이 선택되지 않도록 하고, M개의 블록중 다른 것이 선택되도록 하는 버스선 절환수단(20, 24, 24a; SW1~SW32)으로 구성된 것이 특징인 반도체 메모리장치.
  11. 제10항에 있어서, 상기 버스선 절환수단(20; 24; 24a; SW1~SW32)이, 상기 M개의 내부버스선중 L개(L은 정수이고, L＜N＜M)의 내부버스선들과 상기 N개의 외부버스선중 하나 사이에 각각 접속된 N개의 스위치(SW1~SW32)를 갖으며, 상기 N개의 스위치 각각이 상기 메모리수단에서 공급된 상기 정보에 따라, 상기 L개의 내부버스선중 하나를 상기 N개의 외부버스선중 하나에 접속시키는 것이 특징인 반도체 메모리장치.
  12. 제11항에 있어서, 상기 메모리수단(24a; 24a1, 24a2, 24a3)에 기억된 정보가 상기 M개의 메모리요소 M(1, 1)~M(n, 32) 각각의 상기 M개의 메모리 블록들이 각각 불량 메모리셀을 갖는가 여부에 따라서 상기 L개의 내부버스선중 어느것이 선택될 것인가를 표시하는 제어정보(#1~#32)를 포함하는 것이 특징인 반도체 메모리장치.
  13. 제11항에 있어서, 상기 스위치들(SW1~SW32) 각각이 L개의 입력단(0~4)을 갖고 있으며, 이들 입력단에 상기 L개의 내부버스선들이 연결돼 있고, 상기 L개의 내부버스선들은 서로 인접돼 있는 것이 특징인 반도체 메모리장치.
  14. 제13항에서, 상기 제어데이타(#1~#32)가 M개의 블록들 모두에 대해 제공된 상기 N개의 외부버스선들(B1~B32)에 해당하는 N개의 수치데이타 부분들을 포함하고 상기 N개의 외부버스선(B1~B32)중 해당하는 것에 관한 상기 N개의 수치데이타 부분들 각각이 상기 L개의 입력단중 어느것이 상기 N개의 외부버스선들중 상기 해당하는 것에 접속될 것인가를 표시하는 것이 특징인 반도체 메모리장치.
  15. 제14항에 있어서, 상기 메모리수단(24a; 24a1, 24a2, 24a3)이, 상기 N개의 수치데이타 부분용으로 설치된 기억영역을 갖으며, 상기 N개의 외부버스선중 i번째 외부버스선(i=1, 2…)에 해당하는 상기 메모리수단의 상기 기억영역중 하나가 상기 L개의 입력단중 j번째 입력단(j=9, 1, 2,…)을 표시할때, 상기 N개의 외부버스선들중 i번째 외부버스선에 접속된 상기 N개의 스위치중 i번째 스위치가 상기 M개의 내부버스선중(i+j)번째 내부버스선을 선택하는 것이 특징인 반도체 메모리장치.
  16. 제10-제15항중 어느 1항에서, 상기 n×M개의 메모리요소(N(1, 1)~M(n, 32) 각각이 매트릭스로 배열된 상기 복수개의 블록들을 갖는 것이 특징인 반도체 메모리장치.
  17. N비트(N은 정수) 단위를 갖는 데이타를 기억하는 반도체 메모리장치에서, 각각 1비트 데이타를 기억하는 복수개의 메모리셀들을 각각 갖는 복수개의 블록들로 각각 분할된 n×M(n은 정수, M은 정수이고, N보다 크다)개의 메모리요소(M(1, 1)~M(n, 32))와; 상기 n×M개의 메모리요소들중 해당하는 n개의 메모리요소들에 접속되어 n×M개의 메모리요소가 매트릭스 형태로 배열되도록 하고, 각각 1비트 데이타를 반송하는 M개의 내부버스선(BUS1~BUS36)과; 상기 n×M개의 메모리요소들에 결합되어 외부장치로 부터 어드레스신호를 수신하고 n×M개의 메모리요소들 각각의 복수개의 블록중 하나를 지정하여 M개의 블록들을 상기 어드레스신호로 지정하는 지정수단(26)과 상기 n×M의 메모리요소들로 된 복수개의 블록들 각각이 불량 메모리셀을 갖는가 여부에 관한 정보를 기억하고, 상기 어드레스신호에 따라 상기 정보를 출력하는 메모리수단(24a; 24a1, 24a2, 24a3)과; 상기 메모리수단에 접속되어, 그 메모리수단으로부터의 정보를 참고함으로써, 상기 지정수단에 의해 지정된 M개의 블록들이 각각 불량 메모리셀을 갖는가 여부를 판정하고, 그리고 그 판정결과를 표시하는 제어신호를 출력하는 판정수단(6; 63; 63a)과; 상기 판정수단에 결합되어, 직렬 기입데이타를 수신하고, 상기 판정수단으로 부터의 상기 제어신호에 따라 상기 직렬 기입데이타를 비트단위로 선택적으로 출력하는 직렬데이타 입력수단(60)과; 상기 M개의 내부버스선들과 직렬데이타 입력수단에 접속돼 있고, 상기 직렬 기입데이타를 M개의 내부버스선으로 공급될 병렬기입데이타로 변환하고, 그리고 M개의 내부버스선들로부터의 독출데이타를 직렬 독출데이타로 변환하는 직렬/병렬 변환수단(61)과; 상기 판정수단과 직렬/병렬 변환수단에 결합돼 있고, 상기 판정수단으로부터의 제어신호에 따라 상기 직렬 독출데이타를 비트 단위로 선택적으로 수신하고, 그리고 그 직렬 독출데이타를 직렬 형태로 한 외부버스선(65)으로 출력하는 직렬데이타 출력수단(64)으로 구성된 것이 특징인 반도체 메모리장치.
  18. 제17항에서, 상기 제어신호가 상기 M개의 블록중 불량 메모리셀을 갖는 것으로 상기 직렬 기입데이타가 기입됨을 표시할때, 상기 직렬데이타 입력수단(60)이 상기 직렬 기입데이타 출력을 멈추게 하고, 그리고 상기 직렬 기입데이타 대신 의사데이타가 상기 M블록중 상기의 것으로 기입되는 것이 특징인 반도체 메모리장치.
  19. 제17항 또는 18항에서, 상기 제어신호가 상기 M블록중 불량 메모리셀을 갖는 것에서 상기 직렬 기입데이타가 독출됨을 표시할때, 상기 직렬데이타 출력수단(64)이 상기 직렬 독출데이타 출력을 멈추게 하는 것이 특징인 반도체 메모리장치.
  20. 제17항 또는 18항에 있어서, 상기 n×M개의 메모리요소(M(1, 1)~M(n, 36)) 각각이 매트릭스로 배열된 상기 복수개의 블록들을 갖고 있는 것이 특징인 반도체 메모리장치.
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