JP2768175B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- Japan
- Prior art keywords
- data
- test mode
- circuit
- buses
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に多ビット並列入出力構成の半導体メモリに関する。
に多ビット並列入出力構成の半導体メモリに関する。
【０００２】
【従来の技術】従来の半導体メモリ、特にデータ保持の
ためのリフレッシュが必要な随時読み出し書き込みが可
能なダイナミックＲＡＭ（以下ＤＲＡＭという）におい
ては、特殊な用途向けの一部のものを除いて、その大部
分が、１ビットのみの入出力端子を持つ×１構成のも
の、又は４ビット並列の入出力端子をもつ×４構成のも
のであり、大容量化が進むにつれて、様々なテストモー
ドを内蔵するものが増えて来ている。
ためのリフレッシュが必要な随時読み出し書き込みが可
能なダイナミックＲＡＭ（以下ＤＲＡＭという）におい
ては、特殊な用途向けの一部のものを除いて、その大部
分が、１ビットのみの入出力端子を持つ×１構成のも
の、又は４ビット並列の入出力端子をもつ×４構成のも
のであり、大容量化が進むにつれて、様々なテストモー
ドを内蔵するものが増えて来ている。
【０００３】すなわち、大容量化に伴うテスト時間の短
縮を目的とするものである。例えば、総ビット容量が１
メガビットから４メガビットへ移行する際に、１ビット
入出力構成品であれば、一般的なアクセス時間を８０ｎ
Ｓとし、その最小サイクル時間を１５０ｎＳとすると、
全ビットのテストを、アドレスのインクリメント，ディ
クリメントを行い高レベル，低レベルのデータについ
て、書込み読み出しを行なうだけの単純なテストパター
ンを用いたとして、約１．４秒であったものが５．７秒
と４倍に増大する。さらに、種々の機能や特性をテスト
し、又、ＤＲＡＭ特有のリフレッシュ動作のテストや、
データホールド時間のテスト、そして、それらの組み合
わせを考えると、ビット数が４倍となる影響は、テスト
時間の大幅な増大を引き越こす基となってしまう。従来
のテストモードは、この様なビット数増大に伴うテスト
時間の増大に対して、内部動作を、×４，×８，×１６
といった様な多ビット並列構成として並列テストを実行
し、実質的にテスト時間を削減するといった目的で様々
な工夫がなされている。
縮を目的とするものである。例えば、総ビット容量が１
メガビットから４メガビットへ移行する際に、１ビット
入出力構成品であれば、一般的なアクセス時間を８０ｎ
Ｓとし、その最小サイクル時間を１５０ｎＳとすると、
全ビットのテストを、アドレスのインクリメント，ディ
クリメントを行い高レベル，低レベルのデータについ
て、書込み読み出しを行なうだけの単純なテストパター
ンを用いたとして、約１．４秒であったものが５．７秒
と４倍に増大する。さらに、種々の機能や特性をテスト
し、又、ＤＲＡＭ特有のリフレッシュ動作のテストや、
データホールド時間のテスト、そして、それらの組み合
わせを考えると、ビット数が４倍となる影響は、テスト
時間の大幅な増大を引き越こす基となってしまう。従来
のテストモードは、この様なビット数増大に伴うテスト
時間の増大に対して、内部動作を、×４，×８，×１６
といった様な多ビット並列構成として並列テストを実行
し、実質的にテスト時間を削減するといった目的で様々
な工夫がなされている。
【０００４】一方、大容量化に伴うもう一つの流れとし
て、多ビット化があげられる。すなわち、小規模システ
ムでの利用等を考える場合、制御するＣＰＵ（中央制御
・演算装置）や信号線バスの構成に合わせて並列処理を
行ない、メモリの深さ方向をさほど必要としない場合等
に、入出力を多ビット並列構成として、処理速度の高速
化や、周辺回路及びメモリ回路自身の削減、省スペース
化をはかるという動きである。
て、多ビット化があげられる。すなわち、小規模システ
ムでの利用等を考える場合、制御するＣＰＵ（中央制御
・演算装置）や信号線バスの構成に合わせて並列処理を
行ない、メモリの深さ方向をさほど必要としない場合等
に、入出力を多ビット並列構成として、処理速度の高速
化や、周辺回路及びメモリ回路自身の削減、省スペース
化をはかるという動きである。
【０００５】これに適合する構成として、１メガビッ
ト，４メガビットのＤＲＡＭにおいては、×１６構成の
品種が開発され、又、１６メガビットＤＲＡＭの世代に
おいては×３２構成やパリティビットを含む×３６構成
のものなど、さらにこの傾向は顕著になりつつある。こ
のような従来の半導体メモリの一例を図８に示す。図８
において、ｍは１６，３２，３６等である。
ト，４メガビットのＤＲＡＭにおいては、×１６構成の
品種が開発され、又、１６メガビットＤＲＡＭの世代に
おいては×３２構成やパリティビットを含む×３６構成
のものなど、さらにこの傾向は顕著になりつつある。こ
のような従来の半導体メモリの一例を図８に示す。図８
において、ｍは１６，３２，３６等である。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の半導体メモリは、大容量化に伴い、そのテスト時間短
縮や処理速度の高速化のために、多ビット並列入出力構
成を採る傾向にあるが、このような多ビット構成品に対
しては、従来の少数ビット並列入出力構成の半導体メモ
リをテストするメモリテスタでは、半導体メモリの入出
力端子に接続してデータの入出力を行なうＩ／Ｏピンカ
ードの入出力端子構成が×１，×４，最大でも×８に対
応するものがほとんどであり、多ビット構成、例えば×
１６構成の半導体メモリには容易に対応できないという
問題点がある。また、メモリテスタとして高コストの多
ビット並列入出力構成のＩ／Ｏビンカードの増設は、メ
モリテスタ内部の高コスト化を招き、製造コストが増大
するという問題点があった。
の半導体メモリは、大容量化に伴い、そのテスト時間短
縮や処理速度の高速化のために、多ビット並列入出力構
成を採る傾向にあるが、このような多ビット構成品に対
しては、従来の少数ビット並列入出力構成の半導体メモ
リをテストするメモリテスタでは、半導体メモリの入出
力端子に接続してデータの入出力を行なうＩ／Ｏピンカ
ードの入出力端子構成が×１，×４，最大でも×８に対
応するものがほとんどであり、多ビット構成、例えば×
１６構成の半導体メモリには容易に対応できないという
問題点がある。また、メモリテスタとして高コストの多
ビット並列入出力構成のＩ／Ｏビンカードの増設は、メ
モリテスタ内部の高コスト化を招き、製造コストが増大
するという問題点があった。
【０００７】本発明の目的は、テスト時間の短縮をはか
ると共に、メモリテスタのコストの増大を抑えて製造コ
ストを低減することができる半導体メモリを提供するこ
とにある。
ると共に、メモリテスタのコストの増大を抑えて製造コ
ストを低減することができる半導体メモリを提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明の半導体メモリ
は、複ビットのデータを並列に書込みかつ読出すメモリ
セルアレイと、前記複数ビットのデータの外部回路との
中継をそれぞれ対応して行う複数の入出力端子と、これ
ら複数の入出力端子と前記メモリセルアレイとの間を接
続し前記複数ビットのデータをそれぞれ対応して伝達す
る複数のデータバスとを有する半導体メモリにおいて、
前記複数のデータバスをそれぞれ前記入出力端子側の第
１のデータバスと前記メモリセルアレイ側の第２のデー
タバスとに分割し、第１のテストモード制御信号に従っ
て、複数の前記第１のデータバスのうちの所定のデータ
バスにビットシリアルに伝達される複数のデータを順次
取込み保持しこの保持された複数ビットのデータを複数
の前記第２のデータバスに振り分けるテストモードライ
トレジスタ回路と、第２のテストモード制御信号に従っ
て、前記メモリセルアレイから読出された複数ビットの
データを複数の前記第２のデータバスから取込み前記テ
ストモードライトレジスタ回路に保持されているデータ
と比較しその比較結果を複数の前記第１のデータバスの
うちの所定のデータバスに伝達するテストモードリード
判定回路と、第３のテストモード制御信号に従って複数
の前記第１のデータバスと対応する第２のデータバスと
の間の接続，切断をそれぞれ制御する複数のテストスイ
ッチ回路と、外部からの制御信号に従ってテストモード
及び通常モードを判定し前記第１，第２及び第３のテス
トモード制御信号を発生するテストモード判定制御回路
とを有している。
は、複ビットのデータを並列に書込みかつ読出すメモリ
セルアレイと、前記複数ビットのデータの外部回路との
中継をそれぞれ対応して行う複数の入出力端子と、これ
ら複数の入出力端子と前記メモリセルアレイとの間を接
続し前記複数ビットのデータをそれぞれ対応して伝達す
る複数のデータバスとを有する半導体メモリにおいて、
前記複数のデータバスをそれぞれ前記入出力端子側の第
１のデータバスと前記メモリセルアレイ側の第２のデー
タバスとに分割し、第１のテストモード制御信号に従っ
て、複数の前記第１のデータバスのうちの所定のデータ
バスにビットシリアルに伝達される複数のデータを順次
取込み保持しこの保持された複数ビットのデータを複数
の前記第２のデータバスに振り分けるテストモードライ
トレジスタ回路と、第２のテストモード制御信号に従っ
て、前記メモリセルアレイから読出された複数ビットの
データを複数の前記第２のデータバスから取込み前記テ
ストモードライトレジスタ回路に保持されているデータ
と比較しその比較結果を複数の前記第１のデータバスの
うちの所定のデータバスに伝達するテストモードリード
判定回路と、第３のテストモード制御信号に従って複数
の前記第１のデータバスと対応する第２のデータバスと
の間の接続，切断をそれぞれ制御する複数のテストスイ
ッチ回路と、外部からの制御信号に従ってテストモード
及び通常モードを判定し前記第１，第２及び第３のテス
トモード制御信号を発生するテストモード判定制御回路
とを有している。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１１】この実施例は、複ビット（ｍビット）のデ
ータを並列に書込みかつ読出すメモリセルアレイ３と、
複数ビットのデータ（ＤＴ１〜ＤＴｍ）の外部回路との
中継をそれぞれ対応して行う複数の入出力端子ＴＭ１〜
ＴＭｍと、複数ビットのデータＤＴ１〜ＤＴｍをそれぞ
れ対応して伝達する複数の第１及び第２のデータバスＤ
Ｂ１１〜ＤＢ１ｍ，ＤＢ２１〜ＤＢ２ｍと、入出力端子
ＴＭ１〜ＴＭｍで受けたデータＤＴ１〜ＤＴｍを対応す
る第１のデータバス（ＤＢ１１〜ＤＢ１ｍ）に供給し第
１のデータバスＤＢ１１〜ＤＢ１ｍのデータを対応する
入出力端子（ＴＭ１〜ＴＭｍ）に伝達する複数の入出力
バッファ１１〜１ｍと、第２のデータバスＤＢ２１〜Ｄ
Ｂ２ｍのデータをそれぞれ対応して増幅しメモリセルア
レイ３に供給しメモリセルアレイ３から読出された複数
ビットのデータをそれぞれ対応して増幅し対応する第２
のデータバス（ＤＢ２１〜ＤＢ２ｍ）に伝達するリード
・ライト増幅器２１〜２ｍと、テストモード制御信号Φ
ｓ，Φｅ，Φｔｓ１に従って、複数の第１のデータバス
ＤＢ１１〜ＤＢ１ｍのうちの所定のデータバス（この実
施例ではＤＢ１１）にビットシリアルに伝達される複数
のデータを順次取込み保持しこの保持されたデータを複
数の第２のデータバスＤＢ２１〜ＤＢ２ｍに振り分ける
シフトレジスタ型のテストモードライトレジスタ回路５
と、テストモード制御信号Φｅ，Φｔｓ１および制御信
号ＣＡＳＢに従って、メモリセルアレイ３から読出され
た複数のビットのデータを複数の第２のデータバスＤＢ
２１〜ＤＢ２ｍから取込みテストモードライトレジスタ
回路５に保持されているデータと比較しその比較結果を
複数の第１のデータバスＤＢ１１〜ＤＢ１ｍのうちの所
定のデータバス（この実施例ではＤＢ１１）に伝達する
テストモードリード判定回路６と、テストモード制御信
号Φｔｓ１に従って複数の第１のデータバスＤＢ１１〜
ＤＢ１ｍと対応する第２のデータバス（ＤＢ２１〜ＤＢ
２ｍ）との間の接続，切断をそれぞれ制御する複数のテ
ストスイッチ７１〜７ｍと、外部からの制御信号ＲＡＳ
Ｂ，ＣＡＳＢ，ＷＥＢ及びアドレス信号Ａｎ，Ａ（ｎ＋
１）に従ってテストモード及び通常モードを判定しテス
トモード制御信号Φｓ，Φｅ，Φｔｓ１を発生するテス
トモード判定制御回路４とを有する構成となっている。
ータを並列に書込みかつ読出すメモリセルアレイ３と、
複数ビットのデータ（ＤＴ１〜ＤＴｍ）の外部回路との
中継をそれぞれ対応して行う複数の入出力端子ＴＭ１〜
ＴＭｍと、複数ビットのデータＤＴ１〜ＤＴｍをそれぞ
れ対応して伝達する複数の第１及び第２のデータバスＤ
Ｂ１１〜ＤＢ１ｍ，ＤＢ２１〜ＤＢ２ｍと、入出力端子
ＴＭ１〜ＴＭｍで受けたデータＤＴ１〜ＤＴｍを対応す
る第１のデータバス（ＤＢ１１〜ＤＢ１ｍ）に供給し第
１のデータバスＤＢ１１〜ＤＢ１ｍのデータを対応する
入出力端子（ＴＭ１〜ＴＭｍ）に伝達する複数の入出力
バッファ１１〜１ｍと、第２のデータバスＤＢ２１〜Ｄ
Ｂ２ｍのデータをそれぞれ対応して増幅しメモリセルア
レイ３に供給しメモリセルアレイ３から読出された複数
ビットのデータをそれぞれ対応して増幅し対応する第２
のデータバス（ＤＢ２１〜ＤＢ２ｍ）に伝達するリード
・ライト増幅器２１〜２ｍと、テストモード制御信号Φ
ｓ，Φｅ，Φｔｓ１に従って、複数の第１のデータバス
ＤＢ１１〜ＤＢ１ｍのうちの所定のデータバス（この実
施例ではＤＢ１１）にビットシリアルに伝達される複数
のデータを順次取込み保持しこの保持されたデータを複
数の第２のデータバスＤＢ２１〜ＤＢ２ｍに振り分ける
シフトレジスタ型のテストモードライトレジスタ回路５
と、テストモード制御信号Φｅ，Φｔｓ１および制御信
号ＣＡＳＢに従って、メモリセルアレイ３から読出され
た複数のビットのデータを複数の第２のデータバスＤＢ
２１〜ＤＢ２ｍから取込みテストモードライトレジスタ
回路５に保持されているデータと比較しその比較結果を
複数の第１のデータバスＤＢ１１〜ＤＢ１ｍのうちの所
定のデータバス（この実施例ではＤＢ１１）に伝達する
テストモードリード判定回路６と、テストモード制御信
号Φｔｓ１に従って複数の第１のデータバスＤＢ１１〜
ＤＢ１ｍと対応する第２のデータバス（ＤＢ２１〜ＤＢ
２ｍ）との間の接続，切断をそれぞれ制御する複数のテ
ストスイッチ７１〜７ｍと、外部からの制御信号ＲＡＳ
Ｂ，ＣＡＳＢ，ＷＥＢ及びアドレス信号Ａｎ，Ａ（ｎ＋
１）に従ってテストモード及び通常モードを判定しテス
トモード制御信号Φｓ，Φｅ，Φｔｓ１を発生するテス
トモード判定制御回路４とを有する構成となっている。
【００１２】この実施例のテストモード判定制御回路
４，テストモードライトレジスタ回路５，テストモード
リード判定回路６及びテストスイッチ７１〜７ｍの具体
的回路例を図２〜図５に示す。また、図６にこの実施例
の動作を説明するための各部信号のタイミング図を示
す。
４，テストモードライトレジスタ回路５，テストモード
リード判定回路６及びテストスイッチ７１〜７ｍの具体
的回路例を図２〜図５に示す。また、図６にこの実施例
の動作を説明するための各部信号のタイミング図を示
す。
【００１３】次にこの実施例の動作について説明する。
【００１４】図６において、サイクル（１）は通常の書
き込み、読み出しサイクルであり、サイクル（２）以降
テストモードに入る。本実施例では、従来のテストモー
ド同様に、ライトシービーアールタイミングにより、テ
ストモードに入るものとする。サイクル（２）におい
て、ライトシービーアール（以降ＷＣＢＲと記す）のタ
イミング設定及び外部アドレスＡｎ入力端子に対する電
源電圧以上の高電圧の印加によりテストモードに入り、
サイクル（３），（４）と各データバスＤＢ２１〜ＤＢ
２ｍのデータをテストモードライトレジスタ回路５に入
力するサイクルを実行し、さらにサイクル（５），
（６）において、ライトテストモードレジスタ回路５の
内容を各指定アドレスに対し書き込みを行ない、サイク
ル（７）において、各データバスＤＢ２１〜ＤＢ２ｍに
読み出したデータをテストモードライトレジスタ回路５
の保持内容Ｑ１〜Ｑｍと比較しテストモードリード判定
回路６により判定しその結果を入出力端子ＴＭ１に出力
する。最後にサイクル（８）においてＷＣＢＲタイミン
グ設定を行ないかつ外部アドレスＡ（ｎ＋１）入力端子
に対する高電圧印加によりテストモードを解除し、通常
モードとなる。各サイクルは、ここでは１回から２回と
しているが、必要な回数繰り返し実行すれば良い。
き込み、読み出しサイクルであり、サイクル（２）以降
テストモードに入る。本実施例では、従来のテストモー
ド同様に、ライトシービーアールタイミングにより、テ
ストモードに入るものとする。サイクル（２）におい
て、ライトシービーアール（以降ＷＣＢＲと記す）のタ
イミング設定及び外部アドレスＡｎ入力端子に対する電
源電圧以上の高電圧の印加によりテストモードに入り、
サイクル（３），（４）と各データバスＤＢ２１〜ＤＢ
２ｍのデータをテストモードライトレジスタ回路５に入
力するサイクルを実行し、さらにサイクル（５），
（６）において、ライトテストモードレジスタ回路５の
内容を各指定アドレスに対し書き込みを行ない、サイク
ル（７）において、各データバスＤＢ２１〜ＤＢ２ｍに
読み出したデータをテストモードライトレジスタ回路５
の保持内容Ｑ１〜Ｑｍと比較しテストモードリード判定
回路６により判定しその結果を入出力端子ＴＭ１に出力
する。最後にサイクル（８）においてＷＣＢＲタイミン
グ設定を行ないかつ外部アドレスＡ（ｎ＋１）入力端子
に対する高電圧印加によりテストモードを解除し、通常
モードとなる。各サイクルは、ここでは１回から２回と
しているが、必要な回数繰り返し実行すれば良い。
【００１５】なお、テストモード制御信号Φｓ，Φｅは
テストモードライトレジスタ回路５用のクロック信号及
び出力イネーブル信号、テストモード制御信号Φｔｓ１
はテストモード中高レベルを継続するテストモード活性
化信号である。
テストモードライトレジスタ回路５用のクロック信号及
び出力イネーブル信号、テストモード制御信号Φｔｓ１
はテストモード中高レベルを継続するテストモード活性
化信号である。
【００１６】図７は本発明の第２の実施例のテストモー
ドライトレジスタ回路の具体例を示す回路図である。
ドライトレジスタ回路の具体例を示す回路図である。
【００１７】第１の実施例においては、テストモードラ
イトレジスタ回路５を、複数のフリップフロップＦＦ１
〜ＦＦｍによるシフトレジスタで構成したが、この実施
例では、対応するラッチ信号（Ｌ１〜Ｌｍ）に従って複
数の第１のデータバスＤＢ１１〜ＤＢ１ｍのうちの所定
のデータバス（この実施例では例えばＤＢ１１）に伝達
されたデータを取込み保持する複数のラッチ回路５２１
〜５２ｍとそれぞれ対応するラッチ信号Ｌ１〜Ｌｍを発
生するデコード回路５１とを含んだ構成としている。従
ってランダムなデータセットが可能となる。
イトレジスタ回路５を、複数のフリップフロップＦＦ１
〜ＦＦｍによるシフトレジスタで構成したが、この実施
例では、対応するラッチ信号（Ｌ１〜Ｌｍ）に従って複
数の第１のデータバスＤＢ１１〜ＤＢ１ｍのうちの所定
のデータバス（この実施例では例えばＤＢ１１）に伝達
されたデータを取込み保持する複数のラッチ回路５２１
〜５２ｍとそれぞれ対応するラッチ信号Ｌ１〜Ｌｍを発
生するデコード回路５１とを含んだ構成としている。従
ってランダムなデータセットが可能となる。
【００１８】
【発明の効果】以上説明したように本発明は、複数の入
出力端子のうちの所定の端子からビットシリアルに複数
ビットのデータ取込み保持し、この複数ビットのデータ
を並列にメモリセルアレイに伝達して書込み、メモリセ
ルアレイから読出された複数ビットのデータを、保持さ
れているデータと比較しその結果を複数の入出力端子の
うちの所定の端子から出力する構成としたので、多数ビ
ットの並列書込み読出しが可能となりテスト時間の短縮
をはかることができ、メモリテスタとのデータのやりと
りはビットシリアルに行うため、従来使用していた少数
ビット並列入出力構成のメモリテスタがそのまま使用で
き、従ってメモリテスタのコストが増大するのを抑え、
製造コストを低減することができる効果がある。
出力端子のうちの所定の端子からビットシリアルに複数
ビットのデータ取込み保持し、この複数ビットのデータ
を並列にメモリセルアレイに伝達して書込み、メモリセ
ルアレイから読出された複数ビットのデータを、保持さ
れているデータと比較しその結果を複数の入出力端子の
うちの所定の端子から出力する構成としたので、多数ビ
ットの並列書込み読出しが可能となりテスト時間の短縮
をはかることができ、メモリテスタとのデータのやりと
りはビットシリアルに行うため、従来使用していた少数
ビット並列入出力構成のメモリテスタがそのまま使用で
き、従ってメモリテスタのコストが増大するのを抑え、
製造コストを低減することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例のテストモード判定制御
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
【図３】図１に示された実施例のテストモードライトレ
ジスタ回路の具体例を示す回路図である。
ジスタ回路の具体例を示す回路図である。
【図４】図１に示された実施例のテストモードリード判
定回路の具体例を示す回路図である。
定回路の具体例を示す回路図である。
【図５】図１に示された実施例のテストスイッチの具体
例を示す回路図である。
例を示す回路図である。
【図６】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図７】本発明の第２の実施例を示すブロック図であ
る。
る。
【図８】従来の半導体メモリの一例を示すブロック図で
ある。
ある。
３ メモリセルアレイ ４ テストモード判定制御回路 ５，５ａ テストモードライトレジスタ回路 ６ テストモードリード判定回路 １１〜１ｍ 入出力バッファ ２１〜ｍ リード・ライト増幅器 ５１ デコード回路 ７１〜７ｍ テストスイッチ ５２１〜５２ｍ ラッチ回路 ＤＢ１〜ＤＢｍ，ＤＢ１１〜ＤＢ１ｍ，ＤＢ２１〜ＤＢ
２ｍ データバス ＦＦ１〜ＦＦｍ フリップフロップ ＴＭ１〜ＴＭｍ 入出力端子
２ｍ データバス ＦＦ１〜ＦＦｍ フリップフロップ ＴＭ１〜ＴＭｍ 入出力端子
Claims (3)
- 【請求項１】 複ビットのデータを並列に書込みかつ読
出すメモリセルアレイと、前記複数ビットのデータの外
部回路との中継をそれぞれ対応して行う複数の入出力端
子と、これら複数の入出力端子と前記メモリセルアレイ
との間を接続し前記複数ビットのデータをそれぞれ対応
して伝達する複数のデータバスとを有する半導体メモリ
において、前記複数のデータバスをそれぞれ前記入出力
端子側の第１のデータバスと前記メモリセルアレイ側の
第２のデータバスとに分割し、第１のテストモード制御
信号に従って、複数の前記第１のデータバスのうちの所
定のデータバスにビットシリアルに伝達される複数のデ
ータを順次取込み保持しこの保持された複数ビットのデ
ータを複数の前記第２のデータバスに振り分けるテスト
モードライトレジスタ回路と、第２のテストモード制御
信号に従って、前記メモリセルアレイから読出された複
数ビットのデータを複数の前記第２のデータバスから取
込み前記テストモードライトレジスタ回路に保持されて
いるデータと比較しその比較結果を複数の前記第１のデ
ータバスのうちの所定のデータバスに伝達するテストモ
ードリード判定回路と、第３のテストモード制御信号に
従って複数の前記第１のデータバスと対応する第２のデ
ータバスとの間の接続，切断をそれぞれ制御する複数の
テストスイッチ回路と、外部からの制御信号に従ってテ
ストモード及び通常モードを判定し前記第１，第２及び
第３のテストモード制御信号を発生するテストモード判
定制御回路とを有することを特徴とする半導体メモリ。 - 【請求項２】 テストモードライトレジスタ回路が、複
数のフリップフロップを含むシストレジスタ回路で構成
された請求項１記載の半導体メモリ。 - 【請求項３】 テストモードライトレジスタ回路が、対
応するラッチ信号に従って複数の第１のデータバスのう
ちの所定のデータバスに伝達されたデータを取込み保持
する複数のラッチ回路と、アドレス信号に従って前記複
数のラッチ回路とそれぞれ対応する前記ラッチ信号を発
生するデコード回路とを含んで構成された請求項１記載
の半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287229A JP2768175B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体メモリ |
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