JP2956145B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2956145B2 JP2956145B2 JP2172302A JP17230290A JP2956145B2 JP 2956145 B2 JP2956145 B2 JP 2956145B2 JP 2172302 A JP2172302 A JP 2172302A JP 17230290 A JP17230290 A JP 17230290A JP 2956145 B2 JP2956145 B2 JP 2956145B2
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- Japan
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- ram
- circuit
- test
- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特に読み書き可能な
データビット幅の大きなランダムアクセスメモリを有す
る半導体集積回路装置に関する。
データビット幅の大きなランダムアクセスメモリを有す
る半導体集積回路装置に関する。
［従来の技術］ 従来、この種の半導体集積回路装置としては、ランダ
ムアクセスメモリを単体で試験できるRAM単体試験モー
ド時においては、第13図から第20図に示すような回路構
成であった。
ムアクセスメモリを単体で試験できるRAM単体試験モー
ド時においては、第13図から第20図に示すような回路構
成であった。
まず、第13図は１ポートのランダムアクセスメモリ
（以下、１ボートのRAMと称する）10が、アドレス信号2
0、書き込みデータ信号30、書き込み／読み出し信号5
0、アクセス信号60を入力として、書き込み／読み出し
信号50が書き込み状態ならば、アドレス信号20で示され
る場所に書き込みデータ信号30のデータを記憶し、書き
込み／読み出し信号50が読み出し状態ならば、アドレス
信号20で示される場所のデータを読み出しデータ信号40
に出力する構成である一般的な回路を示している。
（以下、１ボートのRAMと称する）10が、アドレス信号2
0、書き込みデータ信号30、書き込み／読み出し信号5
0、アクセス信号60を入力として、書き込み／読み出し
信号50が書き込み状態ならば、アドレス信号20で示され
る場所に書き込みデータ信号30のデータを記憶し、書き
込み／読み出し信号50が読み出し状態ならば、アドレス
信号20で示される場所のデータを読み出しデータ信号40
に出力する構成である一般的な回路を示している。
１ポートRAM10のワード数が多いか（アドレス信号20
の信号数が多いか）、書き込みデータ信号30のビット幅
が多いかの時、１ポートRAM10の入出力信号総数は、半
導体集積回路装置の入出力端子の総数を超えてしまい、
一度の試験では、試験できなくなる。
の信号数が多いか）、書き込みデータ信号30のビット幅
が多いかの時、１ポートRAM10の入出力信号総数は、半
導体集積回路装置の入出力端子の総数を超えてしまい、
一度の試験では、試験できなくなる。
このため、第14図や第15図に様に、書き込みデータ信
号30及び読み出しデータ信号40を二分割や三分割して、
書き込みデータ信号30を分割された書き込みデータ信号
30a,30b,（30c）に共通（マルチ）に接続し、読み出し
データ信号40aと40bと（40cと）を、セレクト信号SEL1
（SEL2）によってセレクト回路70（71）で選択して読み
出しデータ信号40としていた。
号30及び読み出しデータ信号40を二分割や三分割して、
書き込みデータ信号30を分割された書き込みデータ信号
30a,30b,（30c）に共通（マルチ）に接続し、読み出し
データ信号40aと40bと（40cと）を、セレクト信号SEL1
（SEL2）によってセレクト回路70（71）で選択して読み
出しデータ信号40としていた。
この時のRAM試験時のタイムチャートは第12図の
（）のようになり、二度（三度）の試験となり、試験
時間が延びていた。
（）のようになり、二度（三度）の試験となり、試験
時間が延びていた。
また、第16図では、２つの１ポートRAM11,12を含む場
合の回路図であり、第14図と同様に考えればよい。この
時のRAM試験時のタイムチャートは第12図のであり、
おのおの個別の試験であるため、試験時間が延びてい
た。
合の回路図であり、第14図と同様に考えればよい。この
時のRAM試験時のタイムチャートは第12図のであり、
おのおの個別の試験であるため、試験時間が延びてい
た。
また、この種の半導体集積回路装置においてRAMへの
入力を選択回路で選択するもの、ランダムアクセスメモ
リを単体で試験できるRAM単体試験モード時において
は、第17図から第20図に示すような回路構成であった。
入力を選択回路で選択するもの、ランダムアクセスメモ
リを単体で試験できるRAM単体試験モード時において
は、第17図から第20図に示すような回路構成であった。
まず、第17図で説明する。選択回路106はＡ側入力（A
a〜Af）とＢ側入力（Ba〜Bf）とをRAM単体試験モード信
号TMDにより選択し、１ポートのランダムアクセスメモ
リ（以下、１ポートのRAMと称する）10にアドレス信号
等を伝達する。RAM単体試験モード時のアドレス信号は2
0、書き込みデータ信号は30、書き込み／読み出し信号
は50、アクセス信号は60であり、RAM単体試験モード時
でない時（通常の機能動作時など）は、それぞれ120,13
0,150,160である。
a〜Af）とＢ側入力（Ba〜Bf）とをRAM単体試験モード信
号TMDにより選択し、１ポートのランダムアクセスメモ
リ（以下、１ポートのRAMと称する）10にアドレス信号
等を伝達する。RAM単体試験モード時のアドレス信号は2
0、書き込みデータ信号は30、書き込み／読み出し信号
は50、アクセス信号は60であり、RAM単体試験モード時
でない時（通常の機能動作時など）は、それぞれ120,13
0,150,160である。
RAM単体試験モード時において、１ポートのRAM10は、
選択回路106で選択されるＡ側入力信号が入力され、書
き込み／読み出し信号50が書き込み状態ならば、アドレ
ス信号20で示される場所に書き込みデータ信号30のデー
タを記憶し、書き込み／読み出し信号50が読み出し状態
ならば、アドレス信号20で示される場所のデータを読み
出しデータ信号40に出力する構成である一般的な回路を
示している。
選択回路106で選択されるＡ側入力信号が入力され、書
き込み／読み出し信号50が書き込み状態ならば、アドレ
ス信号20で示される場所に書き込みデータ信号30のデー
タを記憶し、書き込み／読み出し信号50が読み出し状態
ならば、アドレス信号20で示される場所のデータを読み
出しデータ信号40に出力する構成である一般的な回路を
示している。
このような装置でも１ポートRAM10のワード数が多い
か（アドレス信号20の信号数が多いか）、書き込みデー
タ信号30のビット幅が多いかの時、１ポートRAM10の入
出力信号総数は、半導体集積回路装置の入出力端子の総
数を越えてしまい、一度の試験では、試験できなくな
る。
か（アドレス信号20の信号数が多いか）、書き込みデー
タ信号30のビット幅が多いかの時、１ポートRAM10の入
出力信号総数は、半導体集積回路装置の入出力端子の総
数を越えてしまい、一度の試験では、試験できなくな
る。
このため、第18図や第19図のように、書き込みデータ
信号30および読み出しデータ信号40を二分割や三分割し
て、書き込みデータ信号30を分割された書き込みデータ
信号30a,30b,（30c）に共通（マルチ）に接続し、読み
出しデータ信号40aと40bと（40cと）を、セレクト信号S
EL1（SEL2）によって出力側の選択回路70（71）で選択
して読み出しデータ信号40としていた。
信号30および読み出しデータ信号40を二分割や三分割し
て、書き込みデータ信号30を分割された書き込みデータ
信号30a,30b,（30c）に共通（マルチ）に接続し、読み
出しデータ信号40aと40bと（40cと）を、セレクト信号S
EL1（SEL2）によって出力側の選択回路70（71）で選択
して読み出しデータ信号40としていた。
この時の、RAM試験時のタイミングチャートは第12図
の（）のようになり、二度（三度）の試験となり、
試験時間が延びていた。
の（）のようになり、二度（三度）の試験となり、
試験時間が延びていた。
また、第20図では、２つの１ポートRAM11,12を含む場
合の回路図であり、第18図と同様に考えればよい。この
時のRAM試験時のタイミングチャートは第12図のであ
り、各々個別の試験であるため、試験時間が延びてい
た。
合の回路図であり、第18図と同様に考えればよい。この
時のRAM試験時のタイミングチャートは第12図のであ
り、各々個別の試験であるため、試験時間が延びてい
た。
［発明が解決しようとする課題］ 上述した従来のランダムアクセスメモリを有する半導
体集積回路装置では、読み書き可能なデータビット幅が
大きくなるか、ランダムアクセスメモリの個数が増えて
くると、ランダムアクセスメモリの入出力信号総数は、
半導体集積回路装置の入出力端子の総数を超えてしま
い、一度の試験では同時に試験できなくなり、二度三度
の試験となるため、試験時間が増大する欠点を有してい
た。
体集積回路装置では、読み書き可能なデータビット幅が
大きくなるか、ランダムアクセスメモリの個数が増えて
くると、ランダムアクセスメモリの入出力信号総数は、
半導体集積回路装置の入出力端子の総数を超えてしま
い、一度の試験では同時に試験できなくなり、二度三度
の試験となるため、試験時間が増大する欠点を有してい
た。
［発明の従来技術に対する相違点］ 上述した従来の半導体集積回路装置に対して、本発明
は、読み書き可能なデータビット幅の大きいランダムア
クセスメモリを適当なデータビット幅の大きさに分割す
るか、または、複数のランダムアクセスメモリのうち、
最大のデータビット幅のデータと、他の読み書き可能な
データビット幅のデータとの該当するビット位置のデー
タ不一致検出または一致検出をそれぞれ行う検出回路の
おのおのの出力と最大データビット幅のデータ出力とを
試験の出力にするという相違点を持っている。
は、読み書き可能なデータビット幅の大きいランダムア
クセスメモリを適当なデータビット幅の大きさに分割す
るか、または、複数のランダムアクセスメモリのうち、
最大のデータビット幅のデータと、他の読み書き可能な
データビット幅のデータとの該当するビット位置のデー
タ不一致検出または一致検出をそれぞれ行う検出回路の
おのおのの出力と最大データビット幅のデータ出力とを
試験の出力にするという相違点を持っている。
［課題を解決するための手段］ 本願発明の第１の要旨は、複数のランダムアクセスメ
モリと、前記ランダムアクセスメモリを単体で試験でき
るRAM単体試験モードのための回路とを有する半導体集
積回路装置において、前記ランダムアクセスメモリの内
の一のランダムアクセスメモリから読み出す複数ビット
幅のデータと他のランダムアクセスメモリから読み出す
複数ビット幅のデータとの互いに該当するビット位置の
データ同士の一致または不一致を検出する検出回路を備
え、RAM単体試験モード時には、前記検出回路の出力と
前記一のランダムアクセスメモリから読み出す前記複数
ビット幅のデータ出力とを試験用の出力にすることであ
り、本願発明の第２の要旨は、読み書き可能なデータビ
ット幅を複数に分割して疑似的に複数のランダムアクセ
スメモリとして使用できるランダムアクセスメモリと、
前記ランダムアクセスメモリを単体で試験できるRAM単
体試験モードのための回路とを有する半導体集積回路装
置において、前記ランダムアクセスメモリの分割した一
の領域から読み出す複数ビット幅のデータと他の領域か
ら読み出す複数ビット幅のデータとの互いに該当するビ
ット位置のデータ同士の一致または不一致を検出する検
出回路を備え、RAM単体試験モード時には、前記検出回
路の出力と前記一の領域から読み出す前記複数ビット幅
のデータ出力とを試験用の出力にすることである。
モリと、前記ランダムアクセスメモリを単体で試験でき
るRAM単体試験モードのための回路とを有する半導体集
積回路装置において、前記ランダムアクセスメモリの内
の一のランダムアクセスメモリから読み出す複数ビット
幅のデータと他のランダムアクセスメモリから読み出す
複数ビット幅のデータとの互いに該当するビット位置の
データ同士の一致または不一致を検出する検出回路を備
え、RAM単体試験モード時には、前記検出回路の出力と
前記一のランダムアクセスメモリから読み出す前記複数
ビット幅のデータ出力とを試験用の出力にすることであ
り、本願発明の第２の要旨は、読み書き可能なデータビ
ット幅を複数に分割して疑似的に複数のランダムアクセ
スメモリとして使用できるランダムアクセスメモリと、
前記ランダムアクセスメモリを単体で試験できるRAM単
体試験モードのための回路とを有する半導体集積回路装
置において、前記ランダムアクセスメモリの分割した一
の領域から読み出す複数ビット幅のデータと他の領域か
ら読み出す複数ビット幅のデータとの互いに該当するビ
ット位置のデータ同士の一致または不一致を検出する検
出回路を備え、RAM単体試験モード時には、前記検出回
路の出力と前記一の領域から読み出す前記複数ビット幅
のデータ出力とを試験用の出力にすることである。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。１ポート
のRAM10は、アドレス信号20、書き込みデータ信号30a及
び30b、書き込み／読み出し信号50、アクセス信号60を
入力として、読み出しデータ信号40a及び40bを出力し、
書き込みデータ信号30a及び30bは、RAM試験時にはマル
チ接続され書き込みデータ信号30から入力され、不一致
検出回路または一致検出回路80は、１ポートのRAM10の
読み出しデータ信号40aおよび40bを入力として書き込ん
だデータの該当するビット位置の不一致または一致検出
を行い、その結果を信号90に、また、１ポートRAM10の
読み出しデータ信号40aを読み出しデータ信号40に出力
して試験する構成となっている。
のRAM10は、アドレス信号20、書き込みデータ信号30a及
び30b、書き込み／読み出し信号50、アクセス信号60を
入力として、読み出しデータ信号40a及び40bを出力し、
書き込みデータ信号30a及び30bは、RAM試験時にはマル
チ接続され書き込みデータ信号30から入力され、不一致
検出回路または一致検出回路80は、１ポートのRAM10の
読み出しデータ信号40aおよび40bを入力として書き込ん
だデータの該当するビット位置の不一致または一致検出
を行い、その結果を信号90に、また、１ポートRAM10の
読み出しデータ信号40aを読み出しデータ信号40に出力
して試験する構成となっている。
RAMの試験とは、あるアドレスにデータを書き込み、
そのアドレスのデータを読み出した時、書き込みデータ
と同一で、全アドレスについてその条件が成り立てばよ
い。
そのアドレスのデータを読み出した時、書き込みデータ
と同一で、全アドレスについてその条件が成り立てばよ
い。
第１図の場合は、書き込むデータが１つのアドレス内
で同じ部分があるので、読み出すデータもRAM10が正常
ならば、40aと40bとは同一であり、異常ならば40aと40b
は同一にならない。このため、読み出しデータ40aと40b
を不一致検出回路または一致検出回路80で不一致または
一致を検出し、読み出しデータ40（つまり40a）と不一
致検出回路または一致検出回路80の検出出力結果90を試
験すればよい。例えば、40a＝11010,40b＝11010で、一
致検出なら90＝11111、不一致検出なら90＝00000、ま
た、40a＝11010,40b＝11000で、一致検出なら90＝1110
1、不一致検出なら90＝00010となる。このようにするこ
とで、一度で試験できることになる。この時の、RAM試
験時のタイムチャートは第12図ののようになる。
で同じ部分があるので、読み出すデータもRAM10が正常
ならば、40aと40bとは同一であり、異常ならば40aと40b
は同一にならない。このため、読み出しデータ40aと40b
を不一致検出回路または一致検出回路80で不一致または
一致を検出し、読み出しデータ40（つまり40a）と不一
致検出回路または一致検出回路80の検出出力結果90を試
験すればよい。例えば、40a＝11010,40b＝11010で、一
致検出なら90＝11111、不一致検出なら90＝00000、ま
た、40a＝11010,40b＝11000で、一致検出なら90＝1110
1、不一致検出なら90＝00010となる。このようにするこ
とで、一度で試験できることになる。この時の、RAM試
験時のタイムチャートは第12図ののようになる。
これに相当する第14図の従来例では、RAM試験のタイ
ムチャートは第12図のであるから、RAM試験時間が短
くなっていることが理解できる。
ムチャートは第12図のであるから、RAM試験時間が短
くなっていることが理解できる。
第２図は本発明の第２実施例の回路図である。
第１図においては、書き込み／読み出しデータを二分
割で説明したが、第２図ではそれを三分割にした例であ
る。これも第１図と同様の説明ができ、RAM試験時のタ
イムチャートは第12図のとなり、これに相当する第15
図の従来例では、RAM試験時のタイムチャートは第12図
のであり、RAM試験時間が更に短くなっていることが
理解できる。同様に、分割数が四以上でも同様に説明が
できる。
割で説明したが、第２図ではそれを三分割にした例であ
る。これも第１図と同様の説明ができ、RAM試験時のタ
イムチャートは第12図のとなり、これに相当する第15
図の従来例では、RAM試験時のタイムチャートは第12図
のであり、RAM試験時間が更に短くなっていることが
理解できる。同様に、分割数が四以上でも同様に説明が
できる。
第３図は本発明の第３実施例の回路図である。
この例では、２つの１ポートRAM11,12がある回路のと
きの適応例である。
きの適応例である。
１ポートのRAM11はアドレス信号21a、書き込みデータ
信号32a、書き込み／読み出し信号50、アクセス信号60
を入力として、読み出しデータ信号42aを出力し、１ポ
ートのRAM12は、アドレス信号21b、書き込みデータ信号
32b、書き込み／読み出し信号50、アクセス信号60を入
力として、読み出しデータ信号42aを出力し、RAM試験時
には、アドレス信号21aおよび21bはアドレス信号20か
ら、書き込みデータ信号32a及び32bは書き込みデータ信
号32からそれぞれマルチ接続され、不一致検出回路また
は一致検出回路84は、１ポートのRAM11の読み出しデー
タ信号42aおよび１ポートのRAM12の読み出しデータ信号
42bを入力として書き込んだデータの該当するビット位
置の不一致または一致検出を行い、その結果を信号94
に、また、１ポートRAM11の読み出しデータ信号42aを読
み出しデータ信号42に出力して試験する構成となってい
る。
信号32a、書き込み／読み出し信号50、アクセス信号60
を入力として、読み出しデータ信号42aを出力し、１ポ
ートのRAM12は、アドレス信号21b、書き込みデータ信号
32b、書き込み／読み出し信号50、アクセス信号60を入
力として、読み出しデータ信号42aを出力し、RAM試験時
には、アドレス信号21aおよび21bはアドレス信号20か
ら、書き込みデータ信号32a及び32bは書き込みデータ信
号32からそれぞれマルチ接続され、不一致検出回路また
は一致検出回路84は、１ポートのRAM11の読み出しデー
タ信号42aおよび１ポートのRAM12の読み出しデータ信号
42bを入力として書き込んだデータの該当するビット位
置の不一致または一致検出を行い、その結果を信号94
に、また、１ポートRAM11の読み出しデータ信号42aを読
み出しデータ信号42に出力して試験する構成となってい
る。
第３図の場合も、書き込むデータが１つのアドレス内
で同じ部分があるので、読み出すデータもRAM11およびR
AM12の両方が正常ならば、42aと42bとは同一であり、ど
ちらか一方が異常ならば、42aと42bは同一にならない。
このため、読み出しデータ42aと42bを不一致検出回路ま
たは一致検出回路84で第１実施例の説明のように不一致
または一致を検出し、読み出しデータ42（つまり（42
a）と不一致検出回路または一致検出回路84の検出出力
結果94を試験すればよい。このようにすることで、一度
で試験できることになる。この時の、RAM試験時のタイ
ムチャートは第12図ののようになる。
で同じ部分があるので、読み出すデータもRAM11およびR
AM12の両方が正常ならば、42aと42bとは同一であり、ど
ちらか一方が異常ならば、42aと42bは同一にならない。
このため、読み出しデータ42aと42bを不一致検出回路ま
たは一致検出回路84で第１実施例の説明のように不一致
または一致を検出し、読み出しデータ42（つまり（42
a）と不一致検出回路または一致検出回路84の検出出力
結果94を試験すればよい。このようにすることで、一度
で試験できることになる。この時の、RAM試験時のタイ
ムチャートは第12図ののようになる。
これに相当する第16図の従来例では、RAM試験時のタ
イムチャートは第12図のであり、RAM試験時間が短く
なっていることが理解できる。同様に、３つ以上の１ポ
ートRAMがあっても同様に説明できる。
イムチャートは第12図のであり、RAM試験時間が短く
なっていることが理解できる。同様に、３つ以上の１ポ
ートRAMがあっても同様に説明できる。
第４図は本発明の第４実施例の回路図である。
この例では第１図の実施例と第３図の実施例が組み合
わさった例であるので、同様に説明ができ、RAM試験時
のタイムチャートは第12図のとなり、これに相当する
従来例では、RAM試験を三度行うことになり、RAM試験時
間が短くなっていることが理解できる。
わさった例であるので、同様に説明ができ、RAM試験時
のタイムチャートは第12図のとなり、これに相当する
従来例では、RAM試験を三度行うことになり、RAM試験時
間が短くなっていることが理解できる。
以上は１ポートRAMで説明したが、２ポート以上のRAM
の場合でも、同様に説明ができる。
の場合でも、同様に説明ができる。
第５図は本発明の第５実施例の回路図である。選択回
路100はＡ側入力（Aa〜Af）とＢ側入力（Ba〜Bf）とをR
AM単体試験モード信号TMDにより選択し、１ポートRAM10
にアドレス信号等を伝達する。RAM単体試験モード時の
アドレス信号は20、書き込みデータ信号は30、書き込み
／読み出し信号は50、アクセス信号は60であり、RAM単
体試験モード時でないとき（通常の機能動作時など）
は、それぞれ120,130a,130b,150,160である。なお、１
ポートRAM10のWDa及びWDbの入力になる30a及び30bの信
号は、選択回路100において、RAM単体試験時には共に30
の信号となる構成である。更に１ポートRAM10のRDaとRD
bは、不一致検出回路または一致検出回路80の入力に接
続され、１ポートRAM10のRDaは、そのままRAM試験のた
めの読み出しデータ信号40となり、不一致検出回路また
は一致検出回路80は、１ポートRAM10の読み出しデータ
信号40a及び40bの不一致または一致検出を行い、その結
果を信号90に出力して試験する構成となっている。
路100はＡ側入力（Aa〜Af）とＢ側入力（Ba〜Bf）とをR
AM単体試験モード信号TMDにより選択し、１ポートRAM10
にアドレス信号等を伝達する。RAM単体試験モード時の
アドレス信号は20、書き込みデータ信号は30、書き込み
／読み出し信号は50、アクセス信号は60であり、RAM単
体試験モード時でないとき（通常の機能動作時など）
は、それぞれ120,130a,130b,150,160である。なお、１
ポートRAM10のWDa及びWDbの入力になる30a及び30bの信
号は、選択回路100において、RAM単体試験時には共に30
の信号となる構成である。更に１ポートRAM10のRDaとRD
bは、不一致検出回路または一致検出回路80の入力に接
続され、１ポートRAM10のRDaは、そのままRAM試験のた
めの読み出しデータ信号40となり、不一致検出回路また
は一致検出回路80は、１ポートRAM10の読み出しデータ
信号40a及び40bの不一致または一致検出を行い、その結
果を信号90に出力して試験する構成となっている。
第５図の場合は、書き込むデータが１つのアドレス内
で同じ部分があるので、読み出すデータもRAM10が正常
ならば、40aと40bとは同一であり、異常ならば40aと40b
は同一にならない。このため読み出しデータ40aと40bを
不一致検出回路または一致検出回路80で不一致または一
致を検出し、読み出しデータ40（つまり40a）と不一致
検出回路または一致検出回路80の検出出力結果90を試験
すればよい。例えば、40a＝11010,40b＝11010で、一致
検出なら90＝１、不一致検出なら90＝０、また、40a＝1
1010、40b＝11000で、一致検出なら90＝０、不一致検出
なら90＝１となる。このようにすることで、一度で試験
できることになる。この時のRAM試験時のタイムチャー
トは第12図ののようになる。
で同じ部分があるので、読み出すデータもRAM10が正常
ならば、40aと40bとは同一であり、異常ならば40aと40b
は同一にならない。このため読み出しデータ40aと40bを
不一致検出回路または一致検出回路80で不一致または一
致を検出し、読み出しデータ40（つまり40a）と不一致
検出回路または一致検出回路80の検出出力結果90を試験
すればよい。例えば、40a＝11010,40b＝11010で、一致
検出なら90＝１、不一致検出なら90＝０、また、40a＝1
1010、40b＝11000で、一致検出なら90＝０、不一致検出
なら90＝１となる。このようにすることで、一度で試験
できることになる。この時のRAM試験時のタイムチャー
トは第12図ののようになる。
これに相当する第18図の従来例では、RAM試験のタイ
ムチャートは第12図のであるから、RAM試験時間が短
くなっていることが理解できる。
ムチャートは第12図のであるから、RAM試験時間が短
くなっていることが理解できる。
第６図は本発明の第６実施例の回路図である。第５図
においては、書き込み／読み出しデータを二分割で説明
したが、第６図ではそれを三分割にした例である。これ
も第５図と同様の説明ができ、RAM試験時のタイムチャ
ートは第12図のとなり、これに相当する第19図の従来
例では、RAM試験時のタイムチャートは第12図のであ
り、RAM試験時間が更に短くなっていることが理解でき
る。同様に分割数が四以上でも同様に説明ができる。
においては、書き込み／読み出しデータを二分割で説明
したが、第６図ではそれを三分割にした例である。これ
も第５図と同様の説明ができ、RAM試験時のタイムチャ
ートは第12図のとなり、これに相当する第19図の従来
例では、RAM試験時のタイムチャートは第12図のであ
り、RAM試験時間が更に短くなっていることが理解でき
る。同様に分割数が四以上でも同様に説明ができる。
第７図は本発明の第７実施例の回路図である。この例
では、２つの１ポートRAM11,12がある回路の時の適応例
である。選択回路102及び103は、Ａ側入力（Aa〜Af）と
Ｂ側入力（Ba〜Bf）とをRAM単体試験モード信号TMDによ
り選択して、それぞれ１ポートRAM11及び12にアドレス
信号等を伝達する。RAM単体試験モード時のアドレス信
号と書き込みデータ信号と書き込み／読み出し信号とア
クセス信号とは１ポートRAM11,12とも21,32,50,60であ
り、RAM単体試験モード時でないとき（通常の機能動作
時など）は、１ポートRAM11ではそれぞれ121,131,151,1
61であり、１ポートRAM12ではそれぞれ122,132,152,162
である。１ポートRAM11及び12のRDaとRDbは、不一致検
出回路または一致検出回路84の入力に接続され、１ポー
トRAM11のRDaは、そのままRAM試験のための読み出しデ
ータ信号42となり、不一致検出回路は一致検出回路84
は、１ポートRAM11の読み出しデータ信号42a及び１ポー
トRAM12の読み出しデータ信号42bの不一致または一致検
出を行い、その結果を信号94に出力して試験する構成と
なっている。
では、２つの１ポートRAM11,12がある回路の時の適応例
である。選択回路102及び103は、Ａ側入力（Aa〜Af）と
Ｂ側入力（Ba〜Bf）とをRAM単体試験モード信号TMDによ
り選択して、それぞれ１ポートRAM11及び12にアドレス
信号等を伝達する。RAM単体試験モード時のアドレス信
号と書き込みデータ信号と書き込み／読み出し信号とア
クセス信号とは１ポートRAM11,12とも21,32,50,60であ
り、RAM単体試験モード時でないとき（通常の機能動作
時など）は、１ポートRAM11ではそれぞれ121,131,151,1
61であり、１ポートRAM12ではそれぞれ122,132,152,162
である。１ポートRAM11及び12のRDaとRDbは、不一致検
出回路または一致検出回路84の入力に接続され、１ポー
トRAM11のRDaは、そのままRAM試験のための読み出しデ
ータ信号42となり、不一致検出回路は一致検出回路84
は、１ポートRAM11の読み出しデータ信号42a及び１ポー
トRAM12の読み出しデータ信号42bの不一致または一致検
出を行い、その結果を信号94に出力して試験する構成と
なっている。
第７図の場合も、書き込むデータが１つのアドレス内
で同じ部分があるので、読み出すデータもRAM11及びRAM
12の両方が正常ならば、42aと42bとは同一であり、どち
らか一方が異常ならば、42aと42bは同一にならない。こ
のため、読み出しデータ42aと42bを不一致検出回路また
は一死検出回路84での説明のように不一致または一致を
検出し、読み出しデータ42（つまり42a）と不一致検出
回路または一致検出回路84の検出出力結果94を試験すれ
ばよい。このようにすることで、一度で試験できること
になる。この時のRAM試験時のタイムチャート40は第12
図ののようになる。
で同じ部分があるので、読み出すデータもRAM11及びRAM
12の両方が正常ならば、42aと42bとは同一であり、どち
らか一方が異常ならば、42aと42bは同一にならない。こ
のため、読み出しデータ42aと42bを不一致検出回路また
は一死検出回路84での説明のように不一致または一致を
検出し、読み出しデータ42（つまり42a）と不一致検出
回路または一致検出回路84の検出出力結果94を試験すれ
ばよい。このようにすることで、一度で試験できること
になる。この時のRAM試験時のタイムチャート40は第12
図ののようになる。
これに相当する第20図の従来例では、RAM試験のタイ
ムチャート40は第12図のであり、RAM試験時間が短く
なっていることが理解できる。同様に、３つ以上の１ポ
ートRAMがあっても同様に説明できる。
ムチャート40は第12図のであり、RAM試験時間が短く
なっていることが理解できる。同様に、３つ以上の１ポ
ートRAMがあっても同様に説明できる。
第８図は、本発明の第８実施例の回路図である。この
例では第５図の実施例と第７図の実施例が組み合わさっ
た例であるので、同様に説明ができ、RAM試験時のタイ
ムチャートは第12図のとなり、これに相当する従来例
では、RAM試験を三度行うことになり、RAM試験時間が短
くなっていることが理解できる。
例では第５図の実施例と第７図の実施例が組み合わさっ
た例であるので、同様に説明ができ、RAM試験時のタイ
ムチャートは第12図のとなり、これに相当する従来例
では、RAM試験を三度行うことになり、RAM試験時間が短
くなっていることが理解できる。
第９図は本発明の第９実施例の回路図である。この例
では、第６図の不一致検出回路または一致検出回路81と
82の出力を１本化した回路図である。81と82が不一致検
出回路であるなら、回路86は論理和回路（OR回路）であ
り、一致検出回路であるなら、回路86は論理積回路（AN
D回路）である。
では、第６図の不一致検出回路または一致検出回路81と
82の出力を１本化した回路図である。81と82が不一致検
出回路であるなら、回路86は論理和回路（OR回路）であ
り、一致検出回路であるなら、回路86は論理積回路（AN
D回路）である。
第10図は本発明の第10実施例の回路図である。この例
では第９図の不一致検出回路または一致検出回路81と82
と論理和回路または論理積回路86を１つの回路87で実現
した回路図である。
では第９図の不一致検出回路または一致検出回路81と82
と論理和回路または論理積回路86を１つの回路87で実現
した回路図である。
第11図は本発明の第11実施例の回路図である。この例
では第５図の不一致検出回路または一致検出回路80を１
ビットの不一致検出回路または一致検出回路を比較する
ビット数分だけ並べた回路88と論理和回路（回路88が不
一致検出回路の時）または論理積回路（回路88が一致検
出回路の時）89にて実現した回路図である。
では第５図の不一致検出回路または一致検出回路80を１
ビットの不一致検出回路または一致検出回路を比較する
ビット数分だけ並べた回路88と論理和回路（回路88が不
一致検出回路の時）または論理積回路（回路88が一致検
出回路の時）89にて実現した回路図である。
以上は１ポートRAMで説明したが、２ポート以上のRAM
の場合でも同様に説明ができる。
の場合でも同様に説明ができる。
［発明の効果］ 以上説明したように、本発明は、読み書き可能なデー
タビット幅の大きいランダムアクセスメモリを適当なデ
ータビット幅の大きさに分割するか、または、複数のラ
ンダムアクセスメモリのうち、最大のデータビット幅の
データと、他の読み書き可能なデータビット幅のデータ
との該当するビット位置のデータ不一致検出または一致
検出をそれぞれ行う不一致検出回路または一致検出回路
の出力と最大データビット幅のデータ出力とを試験の出
力にすることで、RAM試験回数を減らす効果がある。す
なわち、RAM試験時間が低減でき、試験コストが安価に
なる効果がある。
タビット幅の大きいランダムアクセスメモリを適当なデ
ータビット幅の大きさに分割するか、または、複数のラ
ンダムアクセスメモリのうち、最大のデータビット幅の
データと、他の読み書き可能なデータビット幅のデータ
との該当するビット位置のデータ不一致検出または一致
検出をそれぞれ行う不一致検出回路または一致検出回路
の出力と最大データビット幅のデータ出力とを試験の出
力にすることで、RAM試験回数を減らす効果がある。す
なわち、RAM試験時間が低減でき、試験コストが安価に
なる効果がある。
第１図〜第11図はそれぞれ本発明の第１実施例〜第11実
施例に係るRAM単体試験回路を有する半導体集積回路装
置の回路図、第12図はRAM試験時のタイムチャート、第1
3図〜第20図はそれぞれ従来例のRAM単体試験回路を有す
る半導体集積回路装置の回路図。 10〜12……１ポートRAM、 80〜82,84,85,87……不一致検出回路または一致検出回
路、 70,71,73……セレクト回路、 SEL1,SEL2……セレクト信号、 20,21,21a,21b……アドレス信号、 30,30a,30b,31,31a,31b,31c,32,32a,32b……書き込みデ
ータ信号、 50……書き込み／読み出し信号、 60,61……アクセス信号、 40,40a,40b,41,41a,41b,41c,42,42a,42b……読み出しデ
ータ信号、 90〜92,94,95……不一致検出回路または一致検出回路の
不一致または一致検出出力、 120,121,122……RAM単体試験時でない時のアドレス信
号、 130,130a,130b,130c,131,131a,131b,132……RAM単体試
験時でない時の書き込みデータ信号、 150〜152……RAM単体試験時でない時の書き込み／読み
出し信号、 160〜162……RAM単体試験時でない時のアクセス信号、 100〜109,10A……選択回路、 96,97,99……不一致または一致検出出力、 86,89……論理積回路または論理和回路。
施例に係るRAM単体試験回路を有する半導体集積回路装
置の回路図、第12図はRAM試験時のタイムチャート、第1
3図〜第20図はそれぞれ従来例のRAM単体試験回路を有す
る半導体集積回路装置の回路図。 10〜12……１ポートRAM、 80〜82,84,85,87……不一致検出回路または一致検出回
路、 70,71,73……セレクト回路、 SEL1,SEL2……セレクト信号、 20,21,21a,21b……アドレス信号、 30,30a,30b,31,31a,31b,31c,32,32a,32b……書き込みデ
ータ信号、 50……書き込み／読み出し信号、 60,61……アクセス信号、 40,40a,40b,41,41a,41b,41c,42,42a,42b……読み出しデ
ータ信号、 90〜92,94,95……不一致検出回路または一致検出回路の
不一致または一致検出出力、 120,121,122……RAM単体試験時でない時のアドレス信
号、 130,130a,130b,130c,131,131a,131b,132……RAM単体試
験時でない時の書き込みデータ信号、 150〜152……RAM単体試験時でない時の書き込み／読み
出し信号、 160〜162……RAM単体試験時でない時のアクセス信号、 100〜109,10A……選択回路、 96,97,99……不一致または一致検出出力、 86,89……論理積回路または論理和回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/401 G01R 31/28
Claims (2)
- 【請求項１】複数のランダムアクセスメモリと、前記ラ
ンダムアクセスメモリを単体で試験できるRAM単体試験
モードのための回路とを有する半導体集積回路装置にお
いて、前記ランダムアクセスメモリの内の一のランダム
アクセスメモリから読み出す複数ビット幅のデータと他
のランダムアクセスメモリから読み出す複数ビット幅の
データとの互いに該当するビット位置のデータ同士の一
致または不一致を検出する検出回路を備え、RAM単体試
験モード時には、前記検出回路の出力と前記一のランダ
ムアクセスメモリから読み出す前記複数ビット幅のデー
タ出力とを試験用の出力にすることを特徴とする半導体
集積回路装置。 - 【請求項２】読み書き可能なデータビット幅を複数に分
割して疑似的に複数のランダムアクセスメモリとして使
用できるランダムアクセスメモリと、前記ランダムアク
セスメモリを単体で試験できるRAM単体試験モードのた
めの回路とを有する半導体集積回路装置において、前記
ランダムアクセスメモリの分割した一の領域から読み出
す複数ビット幅のデータと他の領域から読み出す複数ビ
ット幅のデータとの互いに該当するビット位置のデータ
同士の一致または不一致を検出する検出回路を備え、RA
M単体試験モード時には、前記検出回路の出力と前記一
の領域から読み出す前記複数ビット幅のデータ出力とを
試験用の出力にすることを特徴とする半導体集積回路装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172302A JP2956145B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
| US07/718,548 US5267206A (en) | 1990-06-28 | 1991-06-20 | Semiconductor integrated circuit with functional test mode to random access memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172302A JP2956145B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461700A JPH0461700A (ja) | 1992-02-27 |
| JP2956145B2 true JP2956145B2 (ja) | 1999-10-04 |
Family
ID=15939408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172302A Expired - Lifetime JP2956145B2 (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5267206A (ja) |
| JP (1) | JP2956145B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751728A (en) * | 1991-11-12 | 1998-05-12 | Nec Corporation | Semiconductor memory IC testing device |
| US5850509A (en) * | 1991-11-13 | 1998-12-15 | Intel Corporation | Circuitry for propagating test mode signals associated with a memory array |
| JP2768175B2 (ja) * | 1992-10-26 | 1998-06-25 | 日本電気株式会社 | 半導体メモリ |
| US5513318A (en) * | 1994-12-28 | 1996-04-30 | At&T Corp. | Method for built-in self-testing of ring-address FIFOs |
| JP3753190B2 (ja) * | 1995-04-26 | 2006-03-08 | 三菱電機株式会社 | 半導体装置 |
| US5574692A (en) * | 1995-06-07 | 1996-11-12 | Lsi Logic Corporation | Memory testing apparatus for microelectronic integrated circuit |
| JPH10144098A (ja) * | 1996-11-11 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US6611469B2 (en) | 2001-12-11 | 2003-08-26 | Texas Instruments Incorporated | Asynchronous FIFO memory having built-in self test logic |
| DE10211136C1 (de) * | 2002-03-14 | 2003-07-24 | Infineon Technologies Ag | Testverfahren und Testvorrichtung für einen elektronischen Baustein |
| KR100771875B1 (ko) * | 2006-07-10 | 2007-11-01 | 삼성전자주식회사 | 테스트하고자 하는 메모리 셀의 개수를 임의로 설정할 수있는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트방법 |
| GB2542214B (en) * | 2015-11-11 | 2019-08-28 | Imagination Tech Ltd | Hardware monitor to verify memory units |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3805152A (en) * | 1971-08-04 | 1974-04-16 | Ibm | Recirculating testing methods and apparatus |
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1990
- 1990-06-28 JP JP2172302A patent/JP2956145B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-20 US US07/718,548 patent/US5267206A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5267206A (en) | 1993-11-30 |
| JPH0461700A (ja) | 1992-02-27 |
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