JP3092179B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に利用
され、特に、内部論理回路によりアクセスされ、また内
部論理回路を通してその出力信号が送出される記憶回
路、例えばＲＡＭ（ランダムアクセスメモリ）を内蔵し
た半導体集積回路の機能試験を有効にできるようにした
半導体集積回路に関する。

【０００２】なお、本明細書で、例えば、（ＷＥ）₀ お
よび（ＷＥ）₁ のように、（ ）₀ と（ ）₁ で表して
ある信号は、（ ）₀ は正相信号を示し、（ ）₁ は逆
相信号を示すものとする。

【０００３】

【従来の技術】従来のこの種の半導体集積回路は、図３
のブロック構成図に示すように、外部の入力端子Ｉ₀ 〜
Ｉ_P ならびにＴＭと、テスト用の外部の入力端子ＴＤＩ
₁ 、ＴＤＩ₂ 、ＴＡ₀ 〜ＴＡ_m 、（ＴＷＥ）₁ 、（ＴＢ
Ｓ）₁ 、ならびにＴＭＳと、これらの入力端子Ｉ₀ 〜Ｉ
_P 、ＴＭ、ＴＤＩ₁ 、ＴＤＩ₂ 、ＴＡ₀ 〜ＴＡ_m 、（Ｔ
ＷＥ）₁ 、ならびに（ＴＢＳ）₁ からそれぞれの信号が
入力される内部論理回路１と、この内部論理回路１から
出力されるデータ入力信号ＤＩ₁ （Ｍ１）、ＤＩ₂ （Ｍ
１）、ＤＩ₁ （Ｍ２）およびＤＩ₂ （Ｍ２）、アドレス
信号Ａ₀ （Ｍ１）〜Ａ_m （Ｍ１）ならびにＡ₀ （Ｍ２）
〜Ａ_m （Ｍ２）、ライトイネーブル信号（ＷＥ）₁ （Ｍ
１）および（ＷＥ）₁ （Ｍ２）、ならびにブロックセレ
クト信号（ＢＳ）₁ （Ｍ１）および（ＢＳ）₁ （Ｍ２）
が入力されるＲＡＭマクロＭ１およびＭ２と、ＲＡＭマ
クロＭ１の出力信号ＭＤＯ１（Ｍ１）およびＲＡＭマク
ロＭ２の出力信号ＭＤＯ１（Ｍ２）が入力される内部論
理回路２−１と、ＲＡＭマクロＭ１の出力信号ＭＤＯ２
（Ｍ１）およびＲＡＭマクロＭ２の出力信号ＭＤＯ２
（Ｍ２）が入力される内部論理回路２−２と、ＲＡＭマ
クロＭ１およびＭ２の出力信号、ＭＤＯ１（Ｍ１）、Ｍ
ＤＯ２（Ｍ１）、ＭＤＯ１（Ｍ２）およびＭＤＯ２（Ｍ
２）が入力される内部論理回路２−３と、内部論理回路
２−１に接続された外部の出力端子ＤＯ１、内部論理回
路２−１に接続された外部の出力端子ＤＯ２、ならびに
内部論理回路２−３に接続された外部の出力端子Ｏ₀ 〜
Ｏ_q とを含み、テスト用のマクロセレクト信号ＴＭＳが
内部論理回路２−１と２−２に入力されている。

【０００４】なお、ここで、ＤＴ₁ （Ｍ１）またはＭＤ
Ｏ１（Ｍ１）のように、（ ）内にＭ１と書いてあるの
は、ＲＡＭマクロＭ１への入力またはＲＡＭマクロＭ１
からの出力を表し、他も同様である。また、ＭＤＯ１は
ＲＡＭマクロＭ１、Ｍ２の出力信号のうちデータ入力信
号ＤＩ ₁ （またはＴＤ ₁ ）に対応する第１の出力端子の
出力信号、ＭＤＯ２はデータ入力信号ＤＩ ₂ （またはＴ
Ｄ ₂ ）に対応する第２出力端子の出力信号を表してい
る。

【０００５】また、ここでは簡単のために、ＲＡＭマク
ロのデータ入力信号の数を２ビットにし、ＲＡＭマクロ
の数を２個としているが、一般にはこの各々の数はより
多数である。

【０００６】さらに、入力端子Ｉ₀ 〜Ｉ_P ならびにＴＭ
と、テスト用の入力端子ＴＤＩ₁ 、ＴＤＩ₂ 、ＴＡ₀ 〜
ＴＡ_m 、（ＴＷＥ）₁ 、（ＴＢＳ）₁ ならびにＴＭＳ
と、出力端子Ｏ₀ 〜Ｏ_q と、テスト用の出力端子ＤＯ１
およびＤＯ２とは適当な論理回路によって兼用される構
成となるのが普通であるが、簡単のために図３では独立
の構成として示した。

【０００７】次に、本従来例の動作について説明する。
通常動作時には、テストモード制御信号ＴＭを「Ｌ」レ
ベルにすることにより、内部論理回路１は、データ入力
信号ＤＩ₁ （Ｍ１）、ＤＩ₁ （Ｍ２）、ＤＩ₂（Ｍ１）
およびＤＩ₂ （Ｍ２）と、アドレス信号Ａ₀ （Ｍ１）〜
Ａ_m （Ｍ１）ならびにＡ₀ （Ｍ２）〜Ａ_m（Ｍ２）と、
ライトイネーブル信号（ＷＥ）₁ （Ｍ１）および（Ｗ
Ｅ）₁ （Ｍ２）と、ブロックセレクト信号（ＢＳ）
₁ （Ｍ１）および（ＢＳ）₁ （Ｍ２）とを出力する。

【０００８】ついで、ＲＡＭマクロＭ１およびＭ２はこ
れらの出力信号を受けてデータの書き込み、読み出しが
行われ、出力信号ＭＤＯ１（Ｍ１）、ＭＤＯ２（Ｍ
１）、ＭＤＯ１（Ｍ２）およびＭＤＯ２（Ｍ２）を内部
論理回路２−３に出力する。内部論理回路２−３は、こ
れらの出力信号に応答して出力端子Ｏ₀ 〜Ｏ_q に所定の
信号を出力する。

【０００９】テストモード時には、入力端子ＴＭに入力
されるテストモード制御信号ＴＭを「Ｈ」レベルにする
ことにより、内部論理回路１からは、テスト用の入力端
子ＴＤＩ₁ に入力された信号が、データ入力信号Ｄ
₁（Ｍ１）およびＤＩ₁ (Ｍ２）として出力され、以
下、同様に、ＴＤ₂ に入力された信号がデータ入力信号
ＤＩ₂ （Ｍ１）およびＤＩ₂ （Ｍ２）として、ＴＡ₀ 〜
ＴＡ_m に入力された信号がアドレス信号Ａ₀ （Ｍ１）〜
Ａ_m （Ｍ１）ならびにＡ₀ （Ｍ２）〜Ａ_m （Ｍ２）とし
て、（ＴＷＥ）₁ に入力された信号がライトイネーブル
信号（ＷＥ）₁ （Ｍ１）および（ＷＥ）₁ （Ｍ２）とし
て、ならびに（ＴＢＳ）₁ に入力された信号がブロック
セレクト信号（ＢＳ）₁ （Ｍ１）および（ＢＳ）₁ （Ｍ
２）としてそれぞれ出力される。

【００１０】ＲＡＭマクロＭ１およびＭ２はこれらの出
力信号を入力してデータの書き込み、読み出しが行わ
れ、出力信号ＭＤＯ１（Ｍ１）およびＭＤＯ１（Ｍ２）
を内部論理回路２−１に出力し、出力信号ＭＤＯ２（Ｍ
１）およびＭＤＯ２（Ｍ２）を内部論理回路２−２に出
力する。

【００１１】そして、内部論理回路２−１および２−２
は、テスト用のマクロセレクト信号ＴＭＳによって選択
された側のＲＡＭマクロ、例えばＭ１の出力ＭＤＯ１
（Ｍ１）およびＭＤＯ２（Ｍ１）をそれぞれ出力端子Ｄ
Ｏ１およびＤＯ２に出力する。

【表１】 表１は、出力端子ＤＯ１およびＤＯ２に出力される信号
が、テスト用のマクロセレクト信号ＴＭＳによってどの
ＲＡＭマクロの出力信号になるかと、ＲＡＭマクロの出
力信号に対応するデータ入力が何であるかを示したもの
である。例えば、出力端子ＤＯ１には、マクロセレクト
信号ＴＭＳがＲＡＭマクロＭ１を選択する信号であると
き、ＲＡＭマクロＭ１の出力信号ＭＤＯ１（Ｍ１）が出
力され、その出力されるデータは信号ＤＩ₁ （Ｍ１）で
書き込まれたデータで、そのデータはテスト時には入力
端子ＴＤＩ₁ に与えられた信号であるということを示し
ている。

【００１２】以上をまとめると、本従来例は、テストモ
ード時には、ＲＡＭマクロが直接に制御され、出力デー
タも直接に観測されるので、内蔵された各ＲＡＭマクロ
の機能試験を単体のＲＡＭと同様に行うことができる。

【００１３】

【発明が解決しようとする課題】以上説明したように、
図３に示した従来例においては、テストモード時には、
二つのＲＡＭマクロＭ１およびＭ２で、アドレス信号Ａ
₀ （Ｍ１）〜Ａ_m （Ｍ１）ならびにＡ₀ （Ｍ２）〜Ａ_m
（Ｍ２）と、データ入力信号ＤＩ₁ （Ｍ１）、ＤＩ
₁ （Ｍ２）、ＤＩ₂ （Ｍ１）およびＤＩ₂ （Ｍ２）と、
ライトイネーブル信号（ＷＥ）₁ （Ｍ１）および（Ｗ
Ｅ）₁ （Ｍ２）と、ブロックセレクト信号（ＢＳ）
₁ （Ｍ１）および（ＢＳ）₁ （Ｍ２）とが全く同じ信号
になるので、ＲＡＭマクロＭ１の出力ＭＤＯ１（Ｍ１）
およびＭＤＯ１（Ｍ２）と、ＲＡＭマクロＭ２の出力Ｍ
ＤＯ２（Ｍ１）およびＭＤＯ２（Ｍ２）とは、その期待
値が等しくなる。

【００１４】このため、もしかりに図３に示した内部論
理回路２−１と２−２にマクロセレクト信号ＴＭＳに無
関係に、一方のＲＡＭマクロの出力、例えばＲＡＭマク
ロＭ１の出力のみを選択してしまうような故障があった
場合、ＲＡＭマクロＭ２を試験するつもりが実際はＲＡ
ＭマクロＭ１を試験することになるが、出力の期待値が
同じであるため、このＲＡＭマクロの選択が正しく行わ
れていないということが判別できない欠点がある。特
に、前述した故障とＲＡＭマクロＭ２の何らかの故障が
重なった場合、機能試験でこの故障が検出されず、不良
品を良品と見誤る危険がある。

【００１５】本発明の目的は、前記の欠点を除去するこ
とにより、各ＲＡＭマクロが共用するテスト用出力回路
のマクロ選択手段の故障が機能試験時に検出可能な、複
数のＲＡＭマクロを有する半導体装置を提供することに
ある。

【００１６】

【課題を解決するための手段】本発明は、テストモード
時に、入力端子に入力されるテスト用の複数のデータ入
力信号およびアドレス信号を含む第一の信号群に応答し
て複数の第二の信号群を出力する第一の内部論理回路
と、各第二の信号群をそれぞれ入力し前記データ入力信
号に対応した複数の出力信号を出力する複数のＲＡＭマ
クロと、このＲＡＭマクロの出力信号を入力しテストモ
ード時に選択された前記ＲＡＭマクロの出力信号を出力
端子に出力する複数の第二の内部論理回路とを備えた半
導体集積回路において、前記ＲＡＭマクロごとに異なっ
た出力端子の出力信号が前記各第二の内部論理回路に入
力されることを特徴とする。

【００１７】また、本発明は、テストモード時に、入力
端子に入力されるテスト用のデータ入力信号およびアド
レス信号を含む第一の信号群に応答して複数の第二の信
号群を出力する第一の内部論理回路と、各第二の信号群
をそれぞれ入力し前記データ入力信号に対応した複数の
出力信号を出力する複数のＲＡＭマクロと、このＲＡＭ
マクロの出力信号を入力しテストモード時に選択された
前記ＲＡＭマクロの出力信号を出力端子に出力する複数
の第二の内部論理回路とを備えた半導体集積回路におい
て、前記第一の内部論理回路は、テスト用のアドレス信
号として特定のアドレス信号が入力されたとき、特定の
データ入力信号に対する出力信号を逆相に変換して出力
する逆相信号出力手段を含むことを特徴とする。

【００１８】

【作用】第二の内部論理回路は、入力信号として全ての
データ入力信号に対応するＲＡＭマクロの出力信号をそ
れぞれに含んでいる。すなわち、一つのＲＡＭマクロに
ついてみると、データ入力信号に対応した異なる出力信
号がそれぞれ異なる第二の内部論理回路に入力されるこ
とになる。従って、各ＲＡＭマクロごとにテストデータ
入力端子に入力されるデータ入力信号と第二の内部論理
の出力信号との対応関係が異なるものとなり、マクロ選
択手段に故障があれば期待値との不一致が生じ検出可能
となる。

【００１９】また、第一の内部論理回路内に、設けた逆
相信号出力手段によって、テスト用のアドレス信号とし
て特定のアドレス信号が入力されたとき逆相のデータ入
力信号を出力することにより、同様にテストデータ入力
端子に入力されるデータ入力信号と第二の内部論理回路
の出力信号との対応関係をＲＡＭマクロごとに異なるよ
うにすることが可能である。

【００２０】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００２１】図１は本発明の第一実施例のを示すブロッ
ク構成図である。本第一実施例は、外部の入力端子Ｉ₀
〜Ｉ_P およびＴＭと、テスト用の外部の入力端子ＴＤＩ
₁ 、ＴＤＩ₂ 、ＴＡ₀ 〜ＴＡ_m 、（ＴＷＥ）₁ 、（ＴＢ
Ｓ）₁ 、およびＴＭＳと、この入力端子Ｉ₀ 〜Ｉ_P 、Ｔ
Ｍ、ＴＤＩ₁ 、ＴＤＩ₂ 、ＴＡ₀ 〜ＴＡ_m 、（ＴＷＥ）
ならびに（ＴＢＳ）とが接続される内部論理回路１と、
この内部論理回路１から出力されるデータ入力信号ＤＩ
₁ （Ｍ１）、ＤＩ₂ （Ｍ１）、ＤＩ₁ （Ｍ２）およびＤ
Ｉ₂ （Ｍ２）と、アドレス信号Ａ₀ （Ｍ１）〜Ａ_m （Ｍ
１）ならびにＡ₀ （Ｍ２）〜Ａ_m （Ｍ２）と、ライトイ
ネーブル信号（ＷＥ）₁ （Ｍ１）、および（ＷＥ）
₁ （Ｍ２）と、ブロックセレクト信号（ＢＳ）₁ （Ｍ
１）および（ＢＳ）₁ （Ｍ２）とがそれぞれ入力される
ＲＡＭマクロＭ１およびＭ２と、ＲＡＭマクロＭ１の出
力信号ＭＤＯ１（Ｍ１）およびＲＡＭマクロＭ２の出力
信号ＭＤＯ２（Ｍ２）が入力される内部論理回路２−１
と、ＲＡＭマクロＭ１の出力信号ＭＤＯ２（Ｍ１）およ
びＲＡＭマクロＭ２の出力信号ＭＤＯ１（Ｍ２）が入力
される内部論理回路２−２と、ＲＡＭマクロＭ１および
Ｍ２の出力信号、ＭＤＯ１（Ｍ１）、ＭＤＯ２（Ｍ
１）、ＭＤＯ１（Ｍ２）およびＭＤＯ２（Ｍ２）が入力
された内部論理回路２−３と、内部論理回路２−１に接
続された外部の出力端子ＤＯ１、内部論理回路２−２に
接続された外部の出力端子ＤＯ２、ならびに内部論理回
路２−３に接続された外部の出力端子Ｏ₀ 〜Ｏ_q とを含
み、テスト用のマクロセレクト信号ＴＭＳが内部論理回
路２−１と２−２に入力される。

【００２２】なお、ここでは簡単のために、ＲＡＭマク
ロのデータ入力信号の数を２ビットにし、ＲＡＭマクロ
の数を２個にしているが、より多くのＲＡＭマクロ数お
よびデータのビット数の場合にも同様に適用できる。

【００２３】また、入力端子Ｉ₀ 〜Ｉ_P およびＴＭと、
テスト用の入力端子ＴＤＩ₁ 、ＴＤＩ₂ 、ＴＡ₀ 〜ＴＡ
_m 、（ＴＷＥ）₁ 、（ＴＢＳ）₁ ならびにＴＭＳと、出
力端子Ｏ₀ 〜Ｏ_q と、テスト用の出力端子ＤＯ１および
ＤＯ２とは、適当な論理回路によって兼用される構成と
することは可能であるが、簡単のために図１では独立の
構成として示した。

【００２４】本発明の特徴とするところは、図１におい
て、各第二の内部論理回路２−１および２−２に入力さ
れるＲＡＭマクロＭ１およびＭ２の出力信号は、それぞ
れ全てのデータ入力信号であるＤＩ₁ （Ｍ１）またはＤ
Ｉ₁ （Ｍ２）と、ＤＩ₂ （Ｍ１）またはＤＩ₂ （Ｍ２）
に対する出力信号を含むように、内部論理回路２−１に
対しては出力信号ＭＤＯ１（Ｍ１）およびＭＤＯ２（Ｍ
２）を入力し、内部論理回路２−２に対しては出力信号
ＭＤＯ２（Ｍ１）およびＭＤＯ１（Ｍ２）を入力したこ
とにある。

【００２５】次に、本第一実施例の動作について説明す
る。

【００２６】通常動作時には、図３の従来例で説明した
のと全く同じに、テストモード制御信号ＴＭを「Ｌ」レ
ベルにすることにより、内部論理回路１は、入力信号Ｉ
₀ 〜Ｉ_P に対応して、データ入力信号ＤＩ₁ （Ｍ１）、
ＤＩ₂ （Ｍ１）、ＤＩ₁ （Ｍ２）およびＤＩ₂ （Ｍ２）
と、アドレス信号Ａ₀ （Ｍ１）〜Ａ_m （Ｍ１）ならびに
Ａ₀ （Ｍ２）〜Ａ_m （Ｍ２）と、ライトイネーブル信号
（ＷＥ）（Ｍ１）および（ＷＥ）₁ （Ｍ２）と、ブロッ
クセレクト信号（ＢＳ）₁ （Ｍ１）および（ＢＳ）
₁ （Ｍ２）とを出力する。

【００２７】ついで、ＲＡＭマクロＭ１およびＭ２で
は、この出力を受けてデータの書き込み、読み出しが行
われ、出力信号ＭＤＯ１（Ｍ１）、ＭＤＯ２（Ｍ１）、
ＭＤＯ１（Ｍ２）およびＭＤＯ２（Ｍ２）を内部論理回
路２−３に出力する。内部論理回路２−３はこの信号に
応答して出力端子Ｏ₀ 〜Ｏ_qに出力信号を出力する。

【００２８】テストモード時には、入力端子ＴＭに入力
されるテストモード制御信号ＴＭを「Ｈ」レベルにする
ことにより、内部論理回路１からは、テスト用の外部入
力端子ＴＤＩ₁ に入力された信号が、データ入力信号Ｄ
Ｉ₁ （Ｍ１）およびＤＩ₁ （Ｍ２）として出力され、以
下同様に、ＴＤＩ₂ に入力された信号がデータ入力信号
ＤＩ₂ （Ｍ１）およびＤＩ₂ （Ｍ２）として、ＴＡ₀ 〜
ＴＡ_m に入力された信号がアドレス信号Ａ₀ （Ｍ１）〜
Ａ_m （Ｍ１）ならびにＡ₀ （Ｍ２）〜Ａ_m （Ｍ２）とし
て、（ＴＷＥ）₁ に入力された信号がライトイネーブル
信号（ＷＥ）₁ （Ｍ１）および（ＷＥ）₁ （Ｍ２）とし
て、ならびに（ＴＢＳ）₁ に入力された信号がブロック
セレクト信号（ＢＳ）₁ （Ｍ１）および（ＢＳ）₁ （Ｍ
２）としてそれぞれ出力される。

【００２９】ついで、ＲＡＭマクロＭ１およびＭ２はこ
れらの内部演算回路１の出力を受けてデータの書き込み
および読み出しを行い、信号ＭＤＯ１（Ｍ１）およびＭ
ＤＯ２（Ｍ２）をそれぞれ内部論理回路２−１に出力
し、出力信号ＭＤＯ２（Ｍ１）およびＭＤＯ２（Ｍ２）
をそれぞれ内部論理回路２−２に出力する。そして、内
部論理回路２−１および２−２はテスト用のマクロセレ
クト信号ＴＭＳによって選択された側のＲＡＭマクロ、
例えば、ＲＡＭマクロＭ１の出力ＭＤＯ１（Ｍ１）およ
びＭＤＯ２（Ｍ１）をそれぞれ出力端子ＤＯ１およびＤ
Ｏ２に出力する。

【００３０】

【表２】 表２は、出力端子ＤＯ１およびＤＯ２に出力される信号
が、テスト用のマクロセレクト信号ＴＭＳによってどの
ＲＡＭマクロの出力信号になるかと、ＲＡＭマクロの出
力信号に対応するデータ入力が何であるかを示したもの
である。例えば、出力端子ＤＯ１には、マクロセレクト
信号ＴＭＳがＲＡＭマクロＭ１を選択する信号であると
き、ＲＡＭマクロＭ１の出力信号ＭＤＯ１（Ｍ１）が出
力され、その出力されるデータは信号ＤＩ₁ （Ｍ１）で
書き込まれたデータで、そのデータはテスト時には入力
端子ＴＤＩ₁ に与えられた信号であるということを示し
ている。

【００３１】すなわち、本第一実施例においては、テス
トモード時に出力端子ＤＯ１に出力されるデータは、マ
クロセレクト信号ＴＭＳがＲＡＭマクロＭ１を選択する
信号のときは、入力端子ＴＤＩ₁ に与えられる側のデー
タに対応するＲＡＭマクロＭ１の出力信号ＭＤＯ１（Ｍ
１）と同相であり、ＲＡＭマクロＭ２が選択されるとき
は、入力端子ＴＤＩ₂ に与えられる側のデータに対応す
るＲＡＭマクロＭ２の出力信号ＭＤＯ２（Ｍ２）と同相
になる。このことは出力端子ＤＯ２においても同様であ
る。

【００３２】従って、本第一実施例においては、ＲＡＭ
マクロの機能試験において、あるアドレスへのデータの
書き込み時に、入力端子ＴＤＩ₁ とＴＤＩ₂ に与えるデ
ータを異ならせておくことにより、前述のアドレスを読
み出したときに、出力端子ＤＯ１およびＤＯ２に出力さ
れるデータの期待値を、選択されるＲＡＭマクロによっ
て異ならせることが可能となる。

【００３３】すなわち、本第一実施例では、テストモー
ド時に、テスト用の外部の出力端子の出力と、テスト用
のデータ入力信号の対応関係が、ＲＡＭマクロによって
異なることになる。これにより、ＲＡＭマクロの選択が
正しく行われていなければこれを検出でき、故障の有無
を判定することができる。

【００３４】図２は本発明の第二実施例を示すブロック
構成図である。

【００３５】本第二実施例は図３の従来例の回路におい
て、本発明の特徴とするところの、内部論理回路１が、
テストモード時において、入力されたテスト用アドレス
信号が適当に定められたアドレスであるとき（ただし、
これは全てのアドレスがそうであるときと、全てのアド
レスがそうでないときとを含む）、入力データ信号ＤＩ
₁ （Ｍ１）として外部入力端子ＴＤＩ₁ に与えられ信号
と同相ではなく、逆相の信号を出力する逆相信号出力手
段１a を含んでいる。この逆相信号出力手段１a は、デ
ータ入力信号ＤＩ₂ （Ｍ１）、ＤＩ₁ （Ｍ２）およびＤ
Ｉ₂ （Ｍ２）についてもＤＩ₁ （Ｍ１）と同様の働きを
する。

【００３６】この結果、本第二実施例においてもテスト
モード時に、出力端子ＤＯ１およびＤＯ２に出力される
信号の期待値が選択されるＲＡＭマクロによって異なる
ことになる。

【００３７】

【表３】 表３は、これまでに説明したきて表１および表２と同じ
目的を持って書かれたものであるが、追加されたアドレ
ス入力の項に示されたアドレス入力の時のみ入力データ
が反転することになる。例えば、ＲＡＭマクロＭ１が選
択されたときに、出力端子ＤＯ１に出力されるデータ
は、テスト用の入力端子ＴＤＩ₁ に入力されたデータで
書き込まれたものになるが、アドレス（Ａ_m 、Ａ_m-1 、
…、Ａ₁ 、Ａ₀ ）＝（０、０、…、０、１）のときのみ
入力端子ＴＤＩ₁ に入力されたデータと逆相のデータに
なることを示している。

【００３８】従って、本第二実施例は、ＲＡＭマクロの
数が出力ビット数よりはるかに多い場合でも、全アドレ
スについて考えればどの出力端子にあらわれる出力の期
待値も、各ＲＡＭマクロごとに異なるというようにする
ことが可能である。すなわち、テストモード時は、テス
ト用の外部出力端子の出力とテスト用のデータ入力信号
の対応関係がＲＡＭマクロによって異なることになり、
ＲＡＭマクロの選択が正しく行われていなければこれを
検出でき、故障の有無を判定することができる。

【００３９】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、テストモード時に、テスト用の外部出力端子
の出力とテスト用のデータ入力信号の対応関係が、ＲＡ
Ｍマクロによって異なるため、ＲＡＭマクロごとに、テ
スト用外部出力端子にあらわれる信号の期待値を変える
ことができる。

【００４０】その結果、マクロセレクト信号によるＲＡ
Ｍマクロの選択に故障があった場合、例えばマクロセレ
クト信号によらずにある特定の一つのＲＡＭマクロが選
択される故障など、従来の半導体集積回路では検出でき
なかったこの故障が正しく検出できる効果がある。

【図面の簡単な説明】

【図１】 本発明の第一実施例を示すブロック構成図。

【図２】 本発明の第二実施例を示すブロック構成図。

【図３】 従来例を示すブロック構成図。

【符号の説明】

１、２−１〜２−３ 内部論理回路 １a 逆相信号出力手段 Ａ₀ （Ｍ１）〜Ｍ_m （Ｍ１）、Ａ₀ （Ｍ２）〜Ｍ_m （Ｍ
２） アドレス入力信号 （ＢＳ）₁ （Ｍ１）、（ＢＳ）₁ （Ｍ２） ブロック
セレクト信号 ＤＩ₁ （Ｍ１）、ＤＩ₁ （Ｍ２）、ＤＩ₂ （Ｍ１）、Ｄ
Ｉ₂ （Ｍ２）データ入力信号 ＤＯ１、ＤＯ２、Ｏ₀ 〜Ｏ_q 出力端子 Ｉ₀ 〜Ｉ_P 、ＴＤＩ₁ 、ＴＤＩ₂ 、ＴＡ₀ 〜ＴＡ_m 、
（ＴＢＳ）₁ 、（ＴＷＥ）₁ 、ＴＭ 入力端子 Ｍ１、Ｍ２ ＲＡＭマクロ ＭＤＯ１（Ｍ１）、ＭＤＯ１（Ｍ２）、ＭＤＯ２（Ｍ
１）、ＭＤＯ２（Ｍ２） （ラムマクロの）出力信号 ＴＭＳ マクロセレクト信号 （ＷＥ）₁ （Ｍ１）、（ＷＥ）₁ （Ｍ２） ライトイ
ネーブル信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 テストモード時に、入力端子に入力され
   るテスト用の複数のデータ入力信号およびアドレス信号
   を含む第一の信号群に応答して複数の第二の信号群を出
   力する第一の内部論理回路と、 各第二の信号群をそれぞれ入力し前記データ入力信号に
   対応した複数の出力信号を出力する複数のＲＡＭマクロ
   と、 このＲＡＭマクロの出力信号を入力しテストモード時に
   選択された前記ＲＡＭマクロの出力信号を出力端子に出
   力する複数の第二の内部論理回路とを備えた半導体集積
   回路において、前記ＲＡＭマクロごとに異なった出力端子の出力信号が
   前記各第二の内部論理回路に入力される ことを特徴とす
   る半導体集積回路。
2. 【請求項２】 テストモード時に、入力端子に入力され
   るテスト用のデータ入力信号およびアドレス信号を含む
   第一の信号群に応答して複数の第二の信号群を出力する
   第一の内部論理回路と、各第二の信号群をそれぞれ入力
   し前記データ入力信号に対応した複数の出力信号を出力
   する複数のＲＡＭマクロと、このＲＡＭマクロの出力信
   号を入力しテストモード時に選択された前記ＲＡＭマク
   ロの出力信号を出力端子に出力する複数の第二の内部論
   理回路とを備えた半導体集積回路において、前記第一の
   内部論理回路は、テスト用のアドレス信号として特定の
   アドレス信号が入力されたとき、特定のデータ入力信号
   に対する出力信号を逆相に変換して出力する逆相信号出
   力手段を含むことを特徴とする半導体集積回路。