KR0129918Y1 - 셀프 테스트 기능을 갖는 메모리장치 - Google Patents

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Abstract

본 고안은 별도의 고가 메모리 테스트 장비없이도 일정한 패턴으로 메모리를 테스트할 수 있도륵 한 셀프 테스트 기능을 갖는 메모리장치에 관한 것이다. 본 고안은 종래 메모리를 테스트를 하려면 고가의 테스트 장비를 별도로 구비하여 테스트해야하던 점을 감안하여 외부 클럭입력단자로부터 클럭이 입력되고 셀프 테스트 신호가 하이로 입력시 카운팅을 시작하는 어드레스 발생 카운터, 상기 어드레스 발생 카운터의 최하위 비트의 입력에 따라 상기 어드레스 발생 카운터의 발생 어드레스가 짝수 어드레스인지 홀수 어드레스인지를 판별하는 짝/홀수 판별부, 상기 어드레스 발생 카운터의 발생 어드레스가 최종 어드레스인지를 판별하는 최종 어드레스 판별부, 리셋시 일정 패턴이 각각 제1, 제2 패턴 저장 레지스터에 저장되는 패턴 저장부, 상기 패턴 저장부의 제1, 제2 패턴 저장 레지스터의 출력을 선택하기 위한 멀티플렉서, 상기 짝/홀수 판별부 및 최종 어드레스 판별부의 출력에 따라 상기 멀티플렉서의 멀티플렉싱을 제어하는 패턴 스위칭부, 상기 최종 어드레스 판별부로부터의 최종 어드레스 판별신호에 따라 상기 패턴 저장부로부터의 패턴값을 홀수와 짝수 어드레스에 대해 반대로 입력받아 상기 메모리 셀에 쓰여진 데이타 값과 비교하여 패턴매칭신호를 출력하는 플래그 레지스터를 구비하여 고가의 별도의 테스트장비 없이도 오실로스코프등 저가의 장비를 이용하여 패턴매칭신호를 체킹하는 것만으로 메모리에 데이타가 제대로 쓰여졌는지를 테스트할 수 있도록 한 것이다.

Description

셀프 테스트 기능을 갖는 메모리장치
제1도는 종래의 메모리 테스트 장치의 블럭 구성도.
제2도는 본 고안에 따른 셀프 테스트 기능을 갖는 메모리장치의 블럭 구성도.
제3도는 제2도의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 어드레스 발생 카운터 12 : 최종 어드레스 판별부
13 : 짝/홀수 판별부 14 ; 패턴 저장부
15 : 패턴 스위칭부 16 : 메모리 셀
17 : 플래그 레지스터
본 고안은 메모리 테스트 장치에 관한 것으로서, 더욱 상세하게는 별도의 고가 메모리 테스트 장치없이도 일정한 패턴으로 메모리를 테스트할 수 있도록 한 셀프 테스트 기능을 갖는 메모리장치에 관한 것이다.
제1도는 종래의 메모리 테스트장치를 도시한 것으로, 각 어드레스 라인에 테스트 장비(1)에서 어드레스를 출력하고 제어신호인 라이트(Write)가 인에이블되면 해당 메모리 칩(2)의 어드레스에 일정한 패턴의 데이타가 쓰여진다.
이렇게 마지막 어드레스까지 데이타를 쓰고 나면 제어신호인 리드(Read)를 인에이블시켜 메모리 칩(2)의 어드레스에 기 쓰여진 데이타 값을 읽어서 고가의 테스트 장치(1)의 내부의 패턴과 비교하여 메모리 칩(2)을 테스트한다.
그러나 상기의 테스트 방법으로 테스트를 하러먼 고가의 테스트 장비를 별도로 구비하여 테스트해야 함으로써 단순한 패턴만으로 테스트가 가능한 메모리의 테스트에 너무 비싼 장비가 이용되는 문제점이 있었다.
본 고안은 이러한 문제점을 해결하기 위한 것으로, 본 고안의 목적은 메모리 칩 내부에 카운터 회로 및 레지스터 회로를 구비하여 메모리 칩 자체적으로 패턴매칭신호를 출력함으로써 이 패턴매칭신호의 체킹만으로 메모리 칩을 테스트할 수 있도록 한 셀프 테스트 기능을 갖는 메모리장치를 제공함에 있다.
이러한 목적을 달성하기 위한 본 고안의 특징은 외부 클럭입력단자로부터 클럭이 입력되고 셀프 테스트 신호가 하이로 입력시 카운팅을 시작하는 어드레스 발생 카운터와, 상기 어드레스 발생 카운터의 최하위 비트의 입력에 따라 상기 어드레스 발생카운터의 발생 어드레스가 짝수 어드레스인지 홀수 어드레스인지를 판별하는 짝/홀수 판별부와, 상기 어드레스 발생 카운터의 발생 어드레스가 최종 어드레스인지를 판별하는 최종 어드레스 판별부와, 리셋시 일정 패턴이 각각 제1, 제2 패턴 저장 레지스터에 저장되는 패턴 저장부와, 상기 패턴 저장부의 제1, 제2 패턴 저장 레지스터의 출력을 선택하기 일한 멀티플렉서와, 상기 짝/홀수 판별부 및 최종 어드레스판별부의 출력에 따라 상기 멀티플랙서의 멀티플렉싱을 제어하는 패턴 스위칭부와, 상기 최종 어드레스 판별부로부터의 최종 어드레스 판별신호에 따라 상기 패턴 저장부로부터의 패턴값을 홀수와 짝수 어드레스에 대해 반대로 입력받아 상기 메모리 셀에 쓰여진 데이타값과 비교하여 패턴매칭신호를 출력하는 플래그 레지스터를 구비하는 셀프 테스트 기능을 갖는 메모리장치에 있다.
이하, 본 고안의 일실시예를 첨부도면을 참조로 하여 상세히 설멍한다. 제2도는 본 고안에 따른 셀프 테스트 기능을 갖는 메모리장치의 내부 블력 구성도를 도시한 것으로, 외부 리셋입력단자(rstin)에 리셋단자(rst)가 접속되고 외부 클럭입력단자(c1kin)의 클럭입력과 셀프 테스트 단자(se1f-test)의 셀프 테스트 신호의 앤딩값을 클럭으로 하여 어드레스를 발생하는 어드레스 발생 카운터(11), 최종 어드레스 여부를 판별하는 최종 어드레스 판별부(12), 상기 어드레스 발생 카운터 (11)의 최하위 비트(1SB) 값으로 짝수, 홀수 어드레스를 판별하는 짝/홀수 판별부 (13), 상기 외부 리셋입력단자 (rstin)에 리셋단자(rat)가 접속되며 리셋후 일정한 패턴이 패턴 저장 레지스터 (14a),(14b)에 저장되는 패턴 저장부(14), 상기 패턴 저장부(14)의 패턴 저장 레지스터(14a),(14b)의 출력을 선택하기 위한 멀티플렉서(MUX1), 상기 최종 어드레스 판별부(12)와 짝/홀수 판별부(13)의 출력에 따라 상기 멀티플렉서(MUX1)의 선택단자(se1)를 제어하는 패런 스위칭부(15), 셀프 테스트시 상기 어드레스 발생 카운터(11)의 발생 카운팅값에 따라 상기 패턴 저장부(14)로 부터 상기 멀티플렉서(MUX1)를 통하여 패턴이 인가되어 쓰여지는 메모리 셀(16), 상기 최종 어드레스 판별부(12)로 부터의 최종 어드레스 판별신호에 따라 상기 멀티플렉서(MUX1)를 통하여 상기 패턴 저장부(14)로부터 짝/홀수 어드레스에 각각 반대로 입력되는 값과 메모리 셀(16)로부터의 데이타 비트를 비교하여 패턴매칭신호를 출력하는 플래그 레지스터 (17)로 구성된다.
그리고 제3도는 본 고안에 따른 셀프 테스트 기능을 갖는 메모리장치의 상세 회로를 도시한 것으로, 상기 최종 어드레스 판별부(12) 및 짝/홀수 판별부(13)는 인버터(11),(13) 및 S-R래치(12a),(13a) 및 상기 S-R래치(12a),(13a)의 출력을 반전하는 인버터(12),(14)로 구성되며, 상기 패턴 스위칭부(15)는 클럭드(C1ocked) 인버터(C11),(C12) 및 상기 클럭드 인버터(C12)의 출력을 반전하는 인버터(15)로 구성된다.
그리고 상기 패턴 저장부(14)는 패턴 저장 레지스터(14a),(14b)와 상기 패턴저장 레지스터(14a)의 각 비트의 출력을 반전하는 복수개의 인버터(16)로 구성되며, 상기 멀티플렉서(MUX1)는 상기 패턴 저장 레지스터(14a),(14b)의 출력을 반전하는 복수개의 클럭드 인버터(C13)로 구성된다.
또한, 상기 플래그 레지스터(17)는 상기 멀티플렉서(MUX1)를 통한 패턴 저장부(14)의 패턴 저장 레지스터(14b)의 출력과 메모리 셀(16)로부터의 데이타 값을 낸딩하는 복수개의 낸드 게이트(NAND1), 패턴 저장 레지스터(14a)의 출력과 메모리 셀(16)로부터의 데이타 값을 낸딩하는 복수개의 낸드 게이트(NAND2), 상기 복수개의 낸드게이트(NAND1)의 출력을 낸딩하는 낸드 게이트(NAND3), 상기 복수개의 낸드 게이트 (NAND2)의 출력을 낸딩하는 낸드 게이트(NAND4), 상기 낸드 게이트(NAND3),(NAND4)의 출력을 노아링하여 패턴매칭신호를 출력하는 노아 게이트(NOR1)로 구성된다.
상기와 같이 구성된 본 고안에서 외부 리셋입력단자(rstin)에 하이가 인가되면 어드레스 발생 카운터(11)는 각 비트가 로우로 클리어되고 패턴 저장부(14)의 패턴 저장레지스터(14a)에는 일정 패턴인 $55(일예임)이 셋팅되고 패턴 저장 레지스터(14b)에는 $AA값(일예임)으로 셋팅된다.
이후, 셀프 테스트 단자(se1f-test)가 하이로 되어 셀프 테스트 신호가 하이로 입력되고 외부 클럭입력단자(c1kin)로 클럭이 입력되면 어드레스 발생 카운터(11)는 카운팅을 시작한다.
그리고 상기 어드레스 발생 카운터(11)의 최하위 발생 카운팅값이 짝수이면 인버터(13) 및 S-R래치(13a) 및 인버터(I4)를 통하여 짝/홀수 판별부(13)에서 로우를 출력한다.
이에 따라 패턴 스위칭부(15)의 클럭드 인버터(C11),(C12) 및 인버터(15)를 통한 스위칭에 따라 멀티플렉서(MUX1)는 패턴 저장부(14)의 패턴 저장 레지스터(14a)의 값 $55를 데이타 버스를 통하여 메모리 셀(16)에 인가시키어 라이트되도록 하고 카운팅 값이 홀수이면 짝/홀수 판별부(13)에서 하이를 출력함에 따라 멀티플렉서(MUXI)는상기 패턴 저장부(14)의 패턴 저장 레지스터(14b)의 값 $AA를 데이타 버스를 통하여 메모리 셀(16)에 인가시키어 라이트되도록 한다.
그리고 어드레스가 계속 증가하여 최종 어드레스에 도달하면 최종 어드레스 판별부 (12)에서 상기 어드레스 발생 카운터(11)의 프로그램 종료(PGM-END) 비트의 하이 출력에 따라 인버터(11) 및 S-R래치(12a) 및 인버터(12)에 의해 최종 어드레스 판별신호를 하이로 출력한다.
이에 따라 상기 패턴 스위칭부(15)를 통하여 멀티플렉서(MUX1)가 제어되어 패턴 저장부(14)로 부터 플래그 레지스터(17)에 짝수 어드레스에는 $AA, 홀수 어드레스에는 $55가 인가된다.
이에 따라 상기 플래그 레지스터(17)는 메모리 셀(16)로 부터 나오는 데이타 비트와 패턴 저장부(15)로 부터 멀티플렉서(MUX1)를 통하여 나오는 패턴 값을 앤딩하여 패턴매칭신호 즉, 상태(Status)신호를 출력하여 각 어드레스의 비트를 테스트하게 된 다.
즉, 플래그 레지스터(17)에 인가되는 패턴 저장부(15)의 값과 메모리 셀(16)의 데이타 값은 짝수와 홀수 또는 홀수와 짝수 어드레스에 해당하는 값이므로 두 값의 낸드 게이트(NANDI-NAND4)를 통한 노아 게이트(NOR1)의 출력이 항상 하이나 로우가 되도록 하여 이 값의 체킹만으로 메모리 셀(16)에 데이타가 제대로 쓰여졌는지 알 수 있게 된다.
이때, 상기 패턴 저장부(15)와 메모리 셀(16)의 앤딩값이 하이일 경우가 메모리 셀(16)에 데이타가 제대로 쓰여진 경우라 하면 패턴매칭신호가 로우로 발생하면 이는 메모리 셀(16)에 데이타가 제대로 쓰여지지 못한 경우이다. 그리고 상기 메모리 셀(16)에 데이타가 제대로 쓰여졌는지의 판단은 상기 플래그 레지스터(17)로 부터 출력되는 패턴매칭신호를 오실로스코프등으로 측정함으로써 간단히 판단할 수 있게 된다.
이상에서 살펴본 바와 같이 본 고안은 메모리 테스트시 메모리 칩 내부에서 패턴 저장부와 메모리 셀에 쓰여진 데이타 비교값인 패턴매칭신호를 출력하여 오실로스코프등 저가의 측정장비로 패턴매칭신호를 체킹하여 메모리를 테스트함으로써 별도의 고가의 테스트 장비없이도 메모리에 데이타가 제대로 쓰여졌는지를 테스트할 수 있게 된다.

Claims (3)

  1. 외부 클럭입력단자로 부터 클럭이 입력되고 셀프 테스트 신호가 하이로 입력시 카운팅을 시작하는 어드레스 발생 카운터와, 상기 어드레스 발생 카운터의 최하위 비트에 따라 상기 어드레스 발생 카운터의 발생 어드레스가 짝수 어드레스인지 홀수 어드레스인지를 판별하는 짝/홀수 판별부와, 상기 어드레스 발생 카운터의 발생 어드레스가 최종 어드레스인지를 판별하는 최종 어드레스 판별부와, 리셋시 일정 패턴이 각각 제1, 제2 패턴 저장 레지스터에 저장되는 패턴 저장부와, 상기 패턴, 저장부의 제1, 제2 패턴 저장 레지스터의 출력을 선택하기 위한 멀티플렉서와, 상기 짝/홀수 판별부 및 최종 어드레스 판별부의 출력에 따라 상기 멀티플렉서의 멀티플렉싱을 제어하는 패턴 스위칭부와, 상기 최종 어드레스 판별부로 부터의 최종 어드레스 판별신호에 따라 상기 패턴 저장부로 부터의 패턴값을 홀수와 짝수 어드레스에 대해 반대로 입력받아 상기 메모리 셀에 쓰여진 데이타 값과 비교하여 패턴매칭신호를 출력하는 플래그 레지스터를 구비함을 특징으로 하는 셀프 테스트 기능을 갖는 메모리장치.
  2. 제1항에 있어서, 상기 짝/홀수 판별부 및 최종 어드레스 판별부는 입력을 반전하는 제 1 인버터와,상기 제 1 인버터의 입출력단에 일측 입력단이 접속된 S-R래치와, 상기 S-R래치의 출력을 반전하는 재 2 인버터로 각각 구성됨을 특징으로 하는 셀프 테스트 기능을 갖는 메모리장치.
  3. 제1항에 있어서, 상기 플래그 레지스터는 상기 패턴 저장부의 제 1 패턴 저장 레지스터의 출력과 상기 메모리 셀의 출력을 낸딩하는 복수개의 제1낸드 게이트와, 상기 패턴 저장부의 제 2 패턴 저장 레지스터의 출력과 상기 메모리 셀의 출력을 낸딩하는 복수개의 제 2 낸드 게이트와,상기 복수개의 제 1 낸드 게이트의 출력을 낸딩하는 제 3 낸드 게이트와, 상기 복수개의 제 2 낸드 게이트의 출력을 낸딩하는 재 4 낸드 게이트와, 상기 제3, 제 4 낸드 게이트의 출력을 노아링하여 상기 패턴매칭신호를 출력하는 노아 게이트로 구성됨을 특징으로 하는 셀프 테스트 기능을 갖는 메모리장치.
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