JP3645294B2 - 半導体メモリ装置の多重ビットテスト回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title description 2
- 230000004044 response Effects 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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Description
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に、一度に多数のメモリセルのデータアクセスをテストする多重ビットテスト回路に関するものである。
【０００２】
【従来の技術】
一般に、データの書込・読出が自在なメモリ装置、例えばＤＲＡＭ等は、メモリセルのデータアクセスをテストするための回路を内蔵している。そしてこのテスト回路について、メモリ装置の高集積化に伴うアクセステスト時間の増加に対処するため、一度に多数のメモリセルをテストできるようにした多重ビットテスト回路の開発が進められている。このような多重ビットテスト回路に関する従来技術の例として、１９８７年に発行された「ＩＳＳＣＣ、Ｖｏｌ．２２」の第６４７頁に開示されているものがある。
【０００３】
図３は、そのような現在の一般的な多重ビットテスト回路のデータ入／出力部の概略的ブロック図である。同図には、ｎ個のデータバスＤ１〜Ｄｎを共通に接続したマルチプレクサ１２と比較器（Comparator）１４、そして、マルチプレクサ１２及び比較器１４を制御するためのテスト制御部１０が示されている。
【０００４】
テスト制御部１０は、テストエネーブル信号φＦＴＥによりエネーブルされ、書込動作を指定する書込信号ＷＲＩＴＥが論理“ハイ”で印加されるときにマルチプレクサ１２を活性化させ、読出動作を指定する読出信号ＲＥＡＤが論理“ハイ”で印加されるときに比較器１４を活性化させる。マルチプレクサ１２と比較器１４はデータ入／出力ポートに共通接続されており、そして、マルチプレクサ１２は入力されるデータを各データバスＤ１〜Ｄｎへ伝送し、比較器１４はデータバスＤ１〜Ｄｎを通じて送られてくるデータの論理レベルを比較してその状態がすべて同じかどうかを判別し、その結果をエラーフラグ（error flag）にして出力する。
【０００５】
データバスＤ１〜Ｄｎには、メモリセルアレイのデータ入出力線に接続された読出／書込回路が１対１で提供されている。図４に、その読出／書込回路の従来例を示す。
【０００６】
データバスＤｉ（ｉ＝１〜ｎ）は２対のデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に共通に接続される。そのとき、各データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２とデータバスＤｉは、相互に並列接続される読出経路及び書込経路を介して接続される。読出経路は、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２側からデータバスＤｉ側にデータを伝達する一方向バッファ１６と、読出信号ＲＥＡＤ及びデコーディングされた列アドレス信号ＤＡＫ（バーＤＡＫ）を論理積した信号により制御されるパストランジスタ１８と、からなる。一方、書込経路は、データバスＤｉ側からデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２側にデータを伝達する一方向バッファ２０と、書込信号ＷＲＩＴＥ及びデコーディングされた列アドレス信号ＤＡＫ（バーＤＡＫ）を論理積した信号によって制御されるパストランジスタ２２と、からなる。
【０００７】
データ入出力線Ｉ／Ｏ１の読出経路に位置するパストランジスタ１８のゲート端子は、ＡＮＤゲート２４を通じて論理積される読出信号ＲＥＡＤ及び列アドレス信号バーＤＡＫ（反転）によって制御され、そして、データ入出力線Ｉ／Ｏ２の読出経路に位置するパストランジスタ１８のゲート端子は、ＡＮＤゲート２６を通じて論理積される読出信号ＲＥＡＤ及び列アドレス信号ＤＡＫによって制御される。したがって、読出信号ＲＥＡＤが論理“ハイ”で印加されるとき、列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルによりデータ入出力線Ｉ／Ｏ１あるいはデータ入出力線Ｉ／Ｏ２のいずれかがデータバスＤｉに接続される。
【０００８】
また、データ入出力線Ｉ／Ｏ１の書込経路に位置するパストランジスタ２２のゲート端子は、ＡＮＤゲート２８を通じて論理積される書込信号ＷＲＩＴＥ及び列アドレス信号バーＤＡＫによって制御され、データ入出力線Ｉ／Ｏ２の書込経路に位置するパストランジスタ２２のゲート端子は、ＡＮＤゲート３０を通じて論理積される書込信号ＷＲＩＴＥ及び列アドレス信号ＤＡＫによって制御される。したがって、書込信号ＷＲＩＴＥが論理“ハイ”のとき、列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルによりデータ入出力線Ｉ／Ｏ１あるいはデータ入出力線Ｉ／Ｏ２のいずれかがデータバスＤｉに接続される。
【０００９】
書込信号ＷＲＩＴＥと読出信号ＲＥＡＤは、一方が活性化されているときは他方が非活性化される。
【００１０】
以上のような回路による多重ビットテストの動作について次に説明する。
【００１１】
まず、テストモードを指定するテストエネーブル信号φＦＴＥが論理“ハイ”で印加され、書込信号ＷＲＩＴＥが論理“ハイ“、読出信号ＲＥＡＤが論理“ロウ”でそれぞれ印加される。それにより、マルチプレクサ１２が活性化され、比較器１４が非活性化される。このとき、例えば論理“ハイ”のデータがマルチプレクサ１２に入力されると、マルチプレクサ１２はデータバスＤ１〜Ｄｎのすべてに論理“ハイ”を出力する。すると、読出信号ＲＥＡＤが論理“ロウ”なので、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各読出経路に位置するパストランジスタ１８はすべてＯＦＦとなり、一方、書込信号ＷＲＩＴＥが論理“ハイ”なので、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各書込経路のパストランジスタ２２のうちのいずれかが列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従ってＯＮとなる。
【００１２】
例えば、このとき列アドレス信号ＤＡＫが論理“ロウ”ならば、データ入出力線Ｉ／Ｏ１とデータバスＤｉが接続される。したがって、データバスＤｉ上の論理“ハイ”のデータは一方向バッファ２０及びパストランジスタ２２を通じてデータ入出力線Ｉ／Ｏ１に伝達され、そしてデータ入出力線Ｉ／Ｏ１に接続されたビット線ＢＬ１に論理“ハイ”のデータが送られ書込まれる。また、列アドレス信号ＤＡＫが論理“ハイ”になった場合には、先の場合と同様にしてデータ入出力線Ｉ／Ｏ２に接続されたビット線ＢＬ２にデータが送られ、ワード線によって指定されたメモリセルにデータが書込まれる。そして、このような書込動作が各データバスＤ１〜Ｄｎにそれぞれ接続された読出／書込回路で共通して実行されるので、一度にｎ本のビット線に論理“ハイ”のデータが送られてｎ個のメモリセルで書込が行われる。
【００１３】
次いで、所定の時間が経過した後に読出動作が開始される。読出動作時には、書込信号ＷＲＩＴＥは論理“ロウ”、読出信号ＲＥＡＤは論理“ハイ”になる。したがってマルチプレクサ１２が非活性化され、比較器１４が活性化される。
【００１４】
この場合、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の書込経路に位置するパストランジスタ２２はＯＦＦとなり、読出経路に位置するパストランジスタ１８のうちいずれかが列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従ってＯＮとなる。それにより、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２のどちらかがデータバスＤｉと接続される。尚、データバスＤｉは予め所定の電位に放電されるか、あるいはプリチャージされている。そして、ビット線ＢＬ１（ＢＬ２）を通して読出されたメモリセルデータがデータ入出力線Ｉ／Ｏ１（Ｉ／Ｏ２）に送られ、読出経路を通じてデータバスＤｉに伝達される。データバスＤｉに伝達されたデータは比較器１４でその論理レベルが比較され、比較器１４からエラーフラグが出力される。つまり、データバスＤ１〜Ｄｎのすべてについて読出動作が実行されるので、比較器１４には一度にｎ個のメモリセルから読出されたｎ個のデータが入力されて比較される。
【００１５】
多重ビットテスト回路では、このように、一度にｎ個のメモリセルにデータを書込んで一度に読出してテストを行うことができるようになっている。
【００１６】
ＪＥＤＥＣ標準によると、例えば６４ＭのＤＲＡＭで一度にテスト可能なデータ数は３２ビットと規定されてはいる。しかし、使用者側からの要請や、あるいはメモリ装置製造後のアクセステスト時間の短縮の要求等に応じて、一度により多いビット数のテストが要求される場合もある。このような要求に応じようとしても、例えば３２ビットの同時テストが可能なように設計されたメモリ装置で、６４ビットの同時テストを実行することは現在では不可能である。
【００１７】
【発明が解決しようとする課題】
したがって本発明の目的は、同時テスト可能なビット数を可変とした多重ビットテスト回路を提供することにある。
【００１８】
【課題を解決するための手段】
このような目的を達成するために本発明は、複数のデータバスにテストデータを出力するマルチプレクサと、複数のデータバスから入力されるテストデータの論理レベルを判別する比較器と、テストエネーブル信号、読出信号、及び書込信号を組合わせてマルチプレクサと比較器を相補的に制御するテスト制御部と、を備えた多重ビットテスト回路について、１つのデータバスに対し少なくとも２対のデータ入出力線をそれぞれ書込経路及び読出経路を介して接続すると共に、１つのデータバスに対する少なくとも２対のデータ入出力線のデータを比較するデータ入出力線比較器を設け、そして、第１のテストモードでは列アドレス信号を有効として、書込信号及び列アドレス信号の組合せから前記書込経路を選択的に導通させてテストデータを書込み、そして読出信号及び列アドレス信号の組合せから前記読出経路を選択的に導通させて読出したテストデータをデータバスへ出力してテストを行い、第２のテストモードでは列アドレス信号を無効として、書込信号に応じて前記書込経路をすべて導通させてテストデータを書込み、そして読出信号に応じて、読出したテストデータをデータ入出力線比較器で比較した結果をデータバスへ出力してテストを行うようにすることを特徴とする。
【００１９】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００２０】
図１に、本発明による多重ビットテスト回路における書込／読出回路の実施例を示す。同図には、セルアレイ（CELL ARREY）の２対のビット線ＢＬ１、ＢＬ２と接続された２対のデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２について代表的に示している。
【００２１】
データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２はデータバスＤｉに共通に接続される。すなわち、データ入出力線Ｉ／Ｏ１は、相互に並列させて設けた書込経路３０１及び読出経路３０２を介してデータバスＤｉに接続され、また、データ入出力線Ｉ／Ｏ２は、相互に並列させて設けた書込経路３０３及び読出経路３０４を介してデータバスＤｉに接続される。
【００２２】
データ入出力線Ｉ／Ｏ１の書込経路３０１は、データバスＤｉ側からデータ入出力線Ｉ／Ｏ１側にデータを伝達する一方向バッファ３０５と、書込信号ＷＲＩＴＥ及びデコーディングされた列アドレス信号バーＤＡＫ（反転）を論理積した信号によりゲートが制御されるパストランジスタ３０６と、からなる。また、データ入出力線Ｉ／Ｏ２の書込経路３０３は、データバスＤｉ側からデータ入出力線Ｉ／Ｏ２側にデータを伝達する一方向バッファ３０７と、書込信号ＷＲＩＴＥ及びデコーディングされた列アドレス信号ＤＡＫを論理積した信号によりゲートが制御されるパストランジスタ３０８と、からなる。したがって、書込信号ＷＲＩＴＥが論理“ハイ”で印加されると、列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従ってパストランジスタ３０６、３０８が相補的にＯＮ／ＯＦＦし、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２のいずれか一方にデータバスＤｉからデータが送られる。
【００２３】
データ入出力線Ｉ／Ｏ１の読出経路３０２は、データ入出力線Ｉ／Ｏ１のデータをデータバスＤｉに伝達する一方向バッファ３０９と、３入力ＡＮＤゲート３１０の出力によりゲートが制御されるパストランジスタ３１１と、からなる。また、データ入出力線Ｉ／Ｏ２の読出経路３０４は、データ入出力線Ｉ／Ｏ２のデータをデータバスＤｉに伝達する一方向バッファ３１２と、３入力ＡＮＤゲート３１３の出力によりゲートが制御されるパストランジスタ３１４と、からなる。読出経路３０２に関する３入力ＡＮＤゲート３１０は、読出信号ＲＥＡＤ、列アドレス信号バーＤＡＫ、拡張テストモード指定信号バーφ２Ｎ（反転）の３入力をもつ。そして、読出経路３０４に関する３入力ＡＮＤゲート３１３は、読出信号ＲＥＡＤ、列アドレス信号ＤＡＫ、拡張テストモード指定信号バーφ２Ｎの３入力をもつ。したがって、読出信号ＲＥＡＤが論理“ハイ”、拡張テストモード指定信号φ２Ｎが論理“ロウ”で印加されると、列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従ってパストランジスタ３１１、３１４が相補的にＯＮし、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２のいずれかからデータバスＤｉにデータが送られる。
【００２４】
加えて、この書込／読出回路には、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各データを入力とするＥＸＮＯＲゲート３１５（exclusive NOR）と、ゲート端子が読出信号ＲＥＡＤ及び拡張テストモード指定信号φ２Ｎを論理積した信号によって制御され、ＥＸＮＯＲゲート３１５の出力をデータバスＤｉに伝送するパストランジスタ３１７と、が備えられている。ＥＸＮＯＲゲート３１５はデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各データの論理レベルを比較するデータ入出力線比較器として働き、そして、拡張テストモード指定信号φ２Ｎと読出信号ＲＥＡＤが共に論理“ハイ”であればパストランジスタ３１７が導通してＥＸＮＯＲゲート３１５の出力がデータバスＤｉに伝達される。
【００２５】
さらに、この例の列アドレス信号ＤＡＫ、バーＤＡＫのデコーディングに際しては、図２に示すような拡張テストモード指定信号φ２Ｎを一入力としたＯＲゲート４０１、４０２も用いられており、拡張テストモード指定信号φ２Ｎが論理“ハイ”で発生される場合には、列アドレス信号ＤＡＫ、バーＤＡＫが共に論理“ハイ”で出力されるようになっている。すなわち、ＯＲゲート４０１、４０２は、書込動作において列アドレス信号ＤＡＫ、バーＤＡＫを無効（don't care）とするために、デコーディングされる列アドレス信号ＤＡＫ、バーＤＡＫを共に論理“ハイ”とする制御回路である。図２に示すように、列アドレス信号ＤＡＫを出力するＯＲゲート４０１は、列アドレス信号Ａｋと拡張テストモード指定信号φ２Ｎを入力とし、列アドレス信号バーＤＡＫを出力するＯＲゲート４０３は、列アドレス信号バーＡｋ（反転）と拡張テストモード指定信号φ２Ｎを入力としている。
【００２６】
以下、この書込／読出回路を備えた多重ビットテスト回路の動作について説明する。
【００２７】
拡張テストモード指定信号φ２Ｎが論理“ロウ”の場合、まず従来例と同様にしてテスト用データの書込が実行され、読出信号ＲＥＡＤが論理“ハイ”に遷移して読出動作となると、ＡＮＤゲート３１６の出力は論理“ロウ”なのでパストランジスタ３１７がＯＦＦとなり、したがってＥＸＮＯＲゲート３１５の出力は伝送されないことになる。このとき、インバータ３１８により反転されて発生される拡張テストモード指定信号バーφ２Ｎは論理“ハイ”となるので、従来例と同様にして多重ビットテストモードが実行される。したがって、図３に示す比較器１４でｎ個のテストデータが判別されて出力されるエラーフラグにより、正常なアクセスが実行されるかどうかが判断される。
【００２８】
一方、拡張テストモード指定信号φ２Ｎが論理“ハイ”で入力される場合、書込信号ＷＲＩＴＥが論理“ハイ”で印加されて書込動作が開始され、例えばデータバスＤｉから論理“ハイ”のテストデータが送られるとすると、このとき、デコーディングに際して列アドレス信号ＤＡＫ、バーＤＡＫは共に論理“ハイ”で出力されるので（図２参照）、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の両方に論理“ハイ”のデータが送られる。そしてこれらデータはビット線ＢＬ１、ＢＬ２を通じて対応メモリセルに書込まれる。
【００２９】
次いで所定の時間が経過した後、書込信号ＷＲＩＴＥが論理“ロウ”に遷移して読出信号ＲＥＡＤが論理“ハイ”に遷移し、読出動作開始となる。この場合、論理“ハイ”で印加される拡張テストモード指定信号φ２Ｎ及び読出信号ＲＥＡＤを論理積するＡＮＤゲート３１６の出力が論理“ハイ”となり、したがってパストランジスタ３１７がＯＮとなる。それにより、ＥＸＮＯＲゲート３１５の出力がデータバスＤｉに伝達可能となる。このとき、インバータ３１８により反転出力される拡張テストモード指定信号バーφ２Ｎは論理“ロウ”となるので、読出経路３０２、３０４を制御するパストランジスタ３１１、３１４はＯＦＦとなる。その結果、メモリセルから読出されてデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に送られたデータはＥＸＮＯＲゲート３１５で比較され、データレベルが同じであれば論理“ハイ”の信号が出力されてデータバスＤｉに伝達される。
【００３０】
各データバスＤ１〜Ｄｎに送られたデータは読出信号ＲＥＡＤにより活性化された比較器１４で比較され、データバスＤ１〜Ｄｎのデータがすべて同じ論理レベルであるかどうか判別される。そして、不良発生等により１つでも違ったデータがあれば、それを示すエラーフラグが発生される。このとき、各データバスＤ１〜Ｄｎのデータはそれぞれデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の両データを圧縮した結果であり、データバスの総数はｎ個なので、比較器１４での判別結果は２×ｎ、すなわち２ｎビットのデータを圧縮比較した結果となる。
【００３１】
このように、拡張テストモード指定信号φ２Ｎにより、ｎビットの多重ビットテストか２ｎビットの多重ビットテストを選択指定できるようになっており、したがって、テスト時の状況や使用者等の要求に従って２つのテストモードのいずれかを選択することができる。すなわち、同時テスト可能なビット数が可変とされているものである。
【００３２】
【発明の効果】
以上述べてきたように本発明の多重ビットテスト回路によれば、簡単な回路構成を付加しただけで必要に応じて適宜、同時テスト可能なビット数を変更することが可能となる。したがって、マルチプレクサや比較器をテストビット数増加のために大型化せずともテスト時間の短縮等の要求に答えることができ、高集積化にも非常に有利である。
【図面の簡単な説明】
【図１】 本発明による多重ビットテスト回路における書込／読出回路の実施例を示す回路図。
【図２】 図１の回路に使用される列アドレス信号を発生する際の制御回路を示す回路図。
【図３】 多重ビットテスト回路のデータ入／出力部の一例を示すブロック図。
【図４】 従来の多重ビットテスト回路における書込／読出回路を示す回路図。
【符号の説明】
３０１、３０３ 書込経路
３０２、３０４ 読出経路
３０５、３０７、３０９、３１２ バッファ
３０６、３０８、３１１、３１４、３１７ パストランジスタ
３１０、３１３、３１６ ＡＮＤゲート
３１５ ＥＸＮＯＲゲート
３１８ インバータ
Ｄ１〜Ｄｎ データバス
Ｉ／Ｏ１、Ｉ／Ｏ２ データ入出力線
ＢＬ１、ＢＬ２ ビット線
φ２Ｎ 拡張テストモード指定信号
ＷＲＩＴＥ 書込信号
ＲＥＡＤ 読出信号
ＤＡＫ、バーＤＡＫ 列アドレス信号
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に、一度に多数のメモリセルのデータアクセスをテストする多重ビットテスト回路に関するものである。
【０００２】
【従来の技術】
一般に、データの書込・読出が自在なメモリ装置、例えばＤＲＡＭ等は、メモリセルのデータアクセスをテストするための回路を内蔵している。そしてこのテスト回路について、メモリ装置の高集積化に伴うアクセステスト時間の増加に対処するため、一度に多数のメモリセルをテストできるようにした多重ビットテスト回路の開発が進められている。このような多重ビットテスト回路に関する従来技術の例として、１９８７年に発行された「ＩＳＳＣＣ、Ｖｏｌ．２２」の第６４７頁に開示されているものがある。
【０００３】
図３は、そのような現在の一般的な多重ビットテスト回路のデータ入／出力部の概略的ブロック図である。同図には、ｎ個のデータバスＤ１〜Ｄｎを共通に接続したマルチプレクサ１２と比較器（Comparator）１４、そして、マルチプレクサ１２及び比較器１４を制御するためのテスト制御部１０が示されている。
【０００４】
テスト制御部１０は、テストエネーブル信号φＦＴＥによりエネーブルされ、書込動作を指定する書込信号ＷＲＩＴＥが論理“ハイ”で印加されるときにマルチプレクサ１２を活性化させ、読出動作を指定する読出信号ＲＥＡＤが論理“ハイ”で印加されるときに比較器１４を活性化させる。マルチプレクサ１２と比較器１４はデータ入／出力ポートに共通接続されており、そして、マルチプレクサ１２は入力されるデータを各データバスＤ１〜Ｄｎへ伝送し、比較器１４はデータバスＤ１〜Ｄｎを通じて送られてくるデータの論理レベルを比較してその状態がすべて同じかどうかを判別し、その結果をエラーフラグ（error flag）にして出力する。
【０００５】
データバスＤ１〜Ｄｎには、メモリセルアレイのデータ入出力線に接続された読出／書込回路が１対１で提供されている。図４に、その読出／書込回路の従来例を示す。
【０００６】
データバスＤｉ（ｉ＝１〜ｎ）は２対のデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に共通に接続される。そのとき、各データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２とデータバスＤｉは、相互に並列接続される読出経路及び書込経路を介して接続される。読出経路は、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２側からデータバスＤｉ側にデータを伝達する一方向バッファ１６と、読出信号ＲＥＡＤ及びデコーディングされた列アドレス信号ＤＡＫ（バーＤＡＫ）を論理積した信号により制御されるパストランジスタ１８と、からなる。一方、書込経路は、データバスＤｉ側からデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２側にデータを伝達する一方向バッファ２０と、書込信号ＷＲＩＴＥ及びデコーディングされた列アドレス信号ＤＡＫ（バーＤＡＫ）を論理積した信号によって制御されるパストランジスタ２２と、からなる。
【０００７】
データ入出力線Ｉ／Ｏ１の読出経路に位置するパストランジスタ１８のゲート端子は、ＡＮＤゲート２４を通じて論理積される読出信号ＲＥＡＤ及び列アドレス信号バーＤＡＫ（反転）によって制御され、そして、データ入出力線Ｉ／Ｏ２の読出経路に位置するパストランジスタ１８のゲート端子は、ＡＮＤゲート２６を通じて論理積される読出信号ＲＥＡＤ及び列アドレス信号ＤＡＫによって制御される。したがって、読出信号ＲＥＡＤが論理“ハイ”で印加されるとき、列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルによりデータ入出力線Ｉ／Ｏ１あるいはデータ入出力線Ｉ／Ｏ２のいずれかがデータバスＤｉに接続される。
【０００８】
また、データ入出力線Ｉ／Ｏ１の書込経路に位置するパストランジスタ２２のゲート端子は、ＡＮＤゲート２８を通じて論理積される書込信号ＷＲＩＴＥ及び列アドレス信号バーＤＡＫによって制御され、データ入出力線Ｉ／Ｏ２の書込経路に位置するパストランジスタ２２のゲート端子は、ＡＮＤゲート３０を通じて論理積される書込信号ＷＲＩＴＥ及び列アドレス信号ＤＡＫによって制御される。したがって、書込信号ＷＲＩＴＥが論理“ハイ”のとき、列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルによりデータ入出力線Ｉ／Ｏ１あるいはデータ入出力線Ｉ／Ｏ２のいずれかがデータバスＤｉに接続される。
【０００９】
書込信号ＷＲＩＴＥと読出信号ＲＥＡＤは、一方が活性化されているときは他方が非活性化される。
【００１０】
以上のような回路による多重ビットテストの動作について次に説明する。
【００１１】
まず、テストモードを指定するテストエネーブル信号φＦＴＥが論理“ハイ”で印加され、書込信号ＷＲＩＴＥが論理“ハイ“、読出信号ＲＥＡＤが論理“ロウ”でそれぞれ印加される。それにより、マルチプレクサ１２が活性化され、比較器１４が非活性化される。このとき、例えば論理“ハイ”のデータがマルチプレクサ１２に入力されると、マルチプレクサ１２はデータバスＤ１〜Ｄｎのすべてに論理“ハイ”を出力する。すると、読出信号ＲＥＡＤが論理“ロウ”なので、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各読出経路に位置するパストランジスタ１８はすべてＯＦＦとなり、一方、書込信号ＷＲＩＴＥが論理“ハイ”なので、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各書込経路のパストランジスタ２２のうちのいずれかが列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従ってＯＮとなる。
【００１２】
例えば、このとき列アドレス信号ＤＡＫが論理“ロウ”ならば、データ入出力線Ｉ／Ｏ１とデータバスＤｉが接続される。したがって、データバスＤｉ上の論理“ハイ”のデータは一方向バッファ２０及びパストランジスタ２２を通じてデータ入出力線Ｉ／Ｏ１に伝達され、そしてデータ入出力線Ｉ／Ｏ１に接続されたビット線ＢＬ１に論理“ハイ”のデータが送られ書込まれる。また、列アドレス信号ＤＡＫが論理“ハイ”になった場合には、先の場合と同様にしてデータ入出力線Ｉ／Ｏ２に接続されたビット線ＢＬ２にデータが送られ、ワード線によって指定されたメモリセルにデータが書込まれる。そして、このような書込動作が各データバスＤ１〜Ｄｎにそれぞれ接続された読出／書込回路で共通して実行されるので、一度にｎ本のビット線に論理“ハイ”のデータが送られてｎ個のメモリセルで書込が行われる。
【００１３】
次いで、所定の時間が経過した後に読出動作が開始される。読出動作時には、書込信号ＷＲＩＴＥは論理“ロウ”、読出信号ＲＥＡＤは論理“ハイ”になる。したがってマルチプレクサ１２が非活性化され、比較器１４が活性化される。
【００１４】
この場合、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の書込経路に位置するパストランジスタ２２はＯＦＦとなり、読出経路に位置するパストランジスタ１８のうちいずれかが列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従ってＯＮとなる。それにより、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２のどちらかがデータバスＤｉと接続される。尚、データバスＤｉは予め所定の電位に放電されるか、あるいはプリチャージされている。そして、ビット線ＢＬ１（ＢＬ２）を通して読出されたメモリセルデータがデータ入出力線Ｉ／Ｏ１（Ｉ／Ｏ２）に送られ、読出経路を通じてデータバスＤｉに伝達される。データバスＤｉに伝達されたデータは比較器１４でその論理レベルが比較され、比較器１４からエラーフラグが出力される。つまり、データバスＤ１〜Ｄｎのすべてについて読出動作が実行されるので、比較器１４には一度にｎ個のメモリセルから読出されたｎ個のデータが入力されて比較される。
【００１５】
多重ビットテスト回路では、このように、一度にｎ個のメモリセルにデータを書込んで一度に読出してテストを行うことができるようになっている。
【００１６】
ＪＥＤＥＣ標準によると、例えば６４ＭのＤＲＡＭで一度にテスト可能なデータ数は３２ビットと規定されてはいる。しかし、使用者側からの要請や、あるいはメモリ装置製造後のアクセステスト時間の短縮の要求等に応じて、一度により多いビット数のテストが要求される場合もある。このような要求に応じようとしても、例えば３２ビットの同時テストが可能なように設計されたメモリ装置で、６４ビットの同時テストを実行することは現在では不可能である。
【００１７】
【発明が解決しようとする課題】
したがって本発明の目的は、同時テスト可能なビット数を可変とした多重ビットテスト回路を提供することにある。
【００１８】
【課題を解決するための手段】
このような目的を達成するために本発明は、複数のデータバスにテストデータを出力するマルチプレクサと、複数のデータバスから入力されるテストデータの論理レベルを判別する比較器と、テストエネーブル信号、読出信号、及び書込信号を組合わせてマルチプレクサと比較器を相補的に制御するテスト制御部と、を備えた多重ビットテスト回路について、１つのデータバスに対し少なくとも２対のデータ入出力線をそれぞれ書込経路及び読出経路を介して接続すると共に、１つのデータバスに対する少なくとも２対のデータ入出力線のデータを比較するデータ入出力線比較器を設け、そして、第１のテストモードでは列アドレス信号を有効として、書込信号及び列アドレス信号の組合せから前記書込経路を選択的に導通させてテストデータを書込み、そして読出信号及び列アドレス信号の組合せから前記読出経路を選択的に導通させて読出したテストデータをデータバスへ出力してテストを行い、第２のテストモードでは列アドレス信号を無効として、書込信号に応じて前記書込経路をすべて導通させてテストデータを書込み、そして読出信号に応じて、読出したテストデータをデータ入出力線比較器で比較した結果をデータバスへ出力してテストを行うようにすることを特徴とする。
【００１９】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００２０】
図１に、本発明による多重ビットテスト回路における書込／読出回路の実施例を示す。同図には、セルアレイ（CELL ARREY）の２対のビット線ＢＬ１、ＢＬ２と接続された２対のデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２について代表的に示している。
【００２１】
データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２はデータバスＤｉに共通に接続される。すなわち、データ入出力線Ｉ／Ｏ１は、相互に並列させて設けた書込経路３０１及び読出経路３０２を介してデータバスＤｉに接続され、また、データ入出力線Ｉ／Ｏ２は、相互に並列させて設けた書込経路３０３及び読出経路３０４を介してデータバスＤｉに接続される。
【００２２】
データ入出力線Ｉ／Ｏ１の書込経路３０１は、データバスＤｉ側からデータ入出力線Ｉ／Ｏ１側にデータを伝達する一方向バッファ３０５と、書込信号ＷＲＩＴＥ及びデコーディングされた列アドレス信号バーＤＡＫ（反転）を論理積した信号によりゲートが制御されるパストランジスタ３０６と、からなる。また、データ入出力線Ｉ／Ｏ２の書込経路３０３は、データバスＤｉ側からデータ入出力線Ｉ／Ｏ２側にデータを伝達する一方向バッファ３０７と、書込信号ＷＲＩＴＥ及びデコーディングされた列アドレス信号ＤＡＫを論理積した信号によりゲートが制御されるパストランジスタ３０８と、からなる。したがって、書込信号ＷＲＩＴＥが論理“ハイ”で印加されると、列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従ってパストランジスタ３０６、３０８が相補的にＯＮ／ＯＦＦし、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２のいずれか一方にデータバスＤｉからデータが送られる。
【００２３】
データ入出力線Ｉ／Ｏ１の読出経路３０２は、データ入出力線Ｉ／Ｏ１のデータをデータバスＤｉに伝達する一方向バッファ３０９と、３入力ＡＮＤゲート３１０の出力によりゲートが制御されるパストランジスタ３１１と、からなる。また、データ入出力線Ｉ／Ｏ２の読出経路３０４は、データ入出力線Ｉ／Ｏ２のデータをデータバスＤｉに伝達する一方向バッファ３１２と、３入力ＡＮＤゲート３１３の出力によりゲートが制御されるパストランジスタ３１４と、からなる。読出経路３０２に関する３入力ＡＮＤゲート３１０は、読出信号ＲＥＡＤ、列アドレス信号バーＤＡＫ、拡張テストモード指定信号バーφ２Ｎ（反転）の３入力をもつ。そして、読出経路３０４に関する３入力ＡＮＤゲート３１３は、読出信号ＲＥＡＤ、列アドレス信号ＤＡＫ、拡張テストモード指定信号バーφ２Ｎの３入力をもつ。したがって、読出信号ＲＥＡＤが論理“ハイ”、拡張テストモード指定信号φ２Ｎが論理“ロウ”で印加されると、列アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従ってパストランジスタ３１１、３１４が相補的にＯＮし、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２のいずれかからデータバスＤｉにデータが送られる。
【００２４】
加えて、この書込／読出回路には、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各データを入力とするＥＸＮＯＲゲート３１５（exclusive NOR）と、ゲート端子が読出信号ＲＥＡＤ及び拡張テストモード指定信号φ２Ｎを論理積した信号によって制御され、ＥＸＮＯＲゲート３１５の出力をデータバスＤｉに伝送するパストランジスタ３１７と、が備えられている。ＥＸＮＯＲゲート３１５はデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各データの論理レベルを比較するデータ入出力線比較器として働き、そして、拡張テストモード指定信号φ２Ｎと読出信号ＲＥＡＤが共に論理“ハイ”であればパストランジスタ３１７が導通してＥＸＮＯＲゲート３１５の出力がデータバスＤｉに伝達される。
【００２５】
さらに、この例の列アドレス信号ＤＡＫ、バーＤＡＫのデコーディングに際しては、図２に示すような拡張テストモード指定信号φ２Ｎを一入力としたＯＲゲート４０１、４０２も用いられており、拡張テストモード指定信号φ２Ｎが論理“ハイ”で発生される場合には、列アドレス信号ＤＡＫ、バーＤＡＫが共に論理“ハイ”で出力されるようになっている。すなわち、ＯＲゲート４０１、４０２は、書込動作において列アドレス信号ＤＡＫ、バーＤＡＫを無効（don't care）とするために、デコーディングされる列アドレス信号ＤＡＫ、バーＤＡＫを共に論理“ハイ”とする制御回路である。図２に示すように、列アドレス信号ＤＡＫを出力するＯＲゲート４０１は、列アドレス信号Ａｋと拡張テストモード指定信号φ２Ｎを入力とし、列アドレス信号バーＤＡＫを出力するＯＲゲート４０３は、列アドレス信号バーＡｋ（反転）と拡張テストモード指定信号φ２Ｎを入力としている。
【００２６】
以下、この書込／読出回路を備えた多重ビットテスト回路の動作について説明する。
【００２７】
拡張テストモード指定信号φ２Ｎが論理“ロウ”の場合、まず従来例と同様にしてテスト用データの書込が実行され、読出信号ＲＥＡＤが論理“ハイ”に遷移して読出動作となると、ＡＮＤゲート３１６の出力は論理“ロウ”なのでパストランジスタ３１７がＯＦＦとなり、したがってＥＸＮＯＲゲート３１５の出力は伝送されないことになる。このとき、インバータ３１８により反転されて発生される拡張テストモード指定信号バーφ２Ｎは論理“ハイ”となるので、従来例と同様にして多重ビットテストモードが実行される。したがって、図３に示す比較器１４でｎ個のテストデータが判別されて出力されるエラーフラグにより、正常なアクセスが実行されるかどうかが判断される。
【００２８】
一方、拡張テストモード指定信号φ２Ｎが論理“ハイ”で入力される場合、書込信号ＷＲＩＴＥが論理“ハイ”で印加されて書込動作が開始され、例えばデータバスＤｉから論理“ハイ”のテストデータが送られるとすると、このとき、デコーディングに際して列アドレス信号ＤＡＫ、バーＤＡＫは共に論理“ハイ”で出力されるので（図２参照）、データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の両方に論理“ハイ”のデータが送られる。そしてこれらデータはビット線ＢＬ１、ＢＬ２を通じて対応メモリセルに書込まれる。
【００２９】
次いで所定の時間が経過した後、書込信号ＷＲＩＴＥが論理“ロウ”に遷移して読出信号ＲＥＡＤが論理“ハイ”に遷移し、読出動作開始となる。この場合、論理“ハイ”で印加される拡張テストモード指定信号φ２Ｎ及び読出信号ＲＥＡＤを論理積するＡＮＤゲート３１６の出力が論理“ハイ”となり、したがってパストランジスタ３１７がＯＮとなる。それにより、ＥＸＮＯＲゲート３１５の出力がデータバスＤｉに伝達可能となる。このとき、インバータ３１８により反転出力される拡張テストモード指定信号バーφ２Ｎは論理“ロウ”となるので、読出経路３０２、３０４を制御するパストランジスタ３１１、３１４はＯＦＦとなる。その結果、メモリセルから読出されてデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に送られたデータはＥＸＮＯＲゲート３１５で比較され、データレベルが同じであれば論理“ハイ”の信号が出力されてデータバスＤｉに伝達される。
【００３０】
各データバスＤ１〜Ｄｎに送られたデータは読出信号ＲＥＡＤにより活性化された比較器１４で比較され、データバスＤ１〜Ｄｎのデータがすべて同じ論理レベルであるかどうか判別される。そして、不良発生等により１つでも違ったデータがあれば、それを示すエラーフラグが発生される。このとき、各データバスＤ１〜Ｄｎのデータはそれぞれデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の両データを圧縮した結果であり、データバスの総数はｎ個なので、比較器１４での判別結果は２×ｎ、すなわち２ｎビットのデータを圧縮比較した結果となる。
【００３１】
このように、拡張テストモード指定信号φ２Ｎにより、ｎビットの多重ビットテストか２ｎビットの多重ビットテストを選択指定できるようになっており、したがって、テスト時の状況や使用者等の要求に従って２つのテストモードのいずれかを選択することができる。すなわち、同時テスト可能なビット数が可変とされているものである。
【００３２】
【発明の効果】
以上述べてきたように本発明の多重ビットテスト回路によれば、簡単な回路構成を付加しただけで必要に応じて適宜、同時テスト可能なビット数を変更することが可能となる。したがって、マルチプレクサや比較器をテストビット数増加のために大型化せずともテスト時間の短縮等の要求に答えることができ、高集積化にも非常に有利である。
【図面の簡単な説明】
【図１】 本発明による多重ビットテスト回路における書込／読出回路の実施例を示す回路図。
【図２】 図１の回路に使用される列アドレス信号を発生する際の制御回路を示す回路図。
【図３】 多重ビットテスト回路のデータ入／出力部の一例を示すブロック図。
【図４】 従来の多重ビットテスト回路における書込／読出回路を示す回路図。
【符号の説明】
３０１、３０３ 書込経路
３０２、３０４ 読出経路
３０５、３０７、３０９、３１２ バッファ
３０６、３０８、３１１、３１４、３１７ パストランジスタ
３１０、３１３、３１６ ＡＮＤゲート
３１５ ＥＸＮＯＲゲート
３１８ インバータ
Ｄ１〜Ｄｎ データバス
Ｉ／Ｏ１、Ｉ／Ｏ２ データ入出力線
ＢＬ１、ＢＬ２ ビット線
φ２Ｎ 拡張テストモード指定信号
ＷＲＩＴＥ 書込信号
ＲＥＡＤ 読出信号
ＤＡＫ、バーＤＡＫ 列アドレス信号
Claims (2)
- 複数のデータバスにテストデータを出力するマルチプレクサと、複数のデータバスから入力されるテストデータの論理レベルを判別する比較器と、テストエネーブル信号、読出信号、及び書込信号を組合わせてマルチプレクサと比較器を相補的に制御するテスト制御部と、を備えた多重ビットテスト回路において、
１つのデータバスに対し少なくとも２対のデータ入出力線をそれぞれ書込経路及び読出経路を介して接続すると共に、１つのデータバスに対する少なくとも２対のデータ入出力線のデータを比較するデータ入出力線比較器を設け、
第１のテストモードでは列アドレス信号を有効として、書込信号及び列アドレス信号の組合せから前記書込経路を選択的に導通させてテストデータを書込み、そして読出信号及び列アドレス信号の組合せから前記読出経路を選択的に導通させて読出したテストデータをデータバスへ出力してテストを行い、
第２のテストモードでは列アドレス信号を無効として、書込信号に応じて前記書込経路をすべて導通させてテストデータを書込み、そして読出信号に応じて、読出したテストデータをデータ入出力線比較器で比較した結果をデータバスへ出力してテストを行うようにしたことを特徴とする多重ビットテスト回路。 - 第１のテストモードで第１論理レベル、第２のテストモードで第２論理レベルとなる拡張テストモード指定信号を発生するようにし、そして、拡張テストモード指定信号を一入力とする論理ゲートを用いた制御回路を介しデコーディングして列アドレス信号を発生し、
データバスのデータを入力とするバッファと、書込信号及び列アドレス信号を論理演算する論理ゲートにより制御されてバッファの出力を伝送するパストランジスタと、から書込経路を構成し、
データ入出力線のデータを入力とするバッファと、読出信号、列アドレス信号、及び反転拡張テストモード指定信号を論理演算する論理ゲートにより制御されてバッファの出力を伝送するパストランジスタと、から読出経路を構成し、
そして、データ入出力線のデータを入力として排他的論理演算する倫理ゲートを用いてデータ入出力線比較器を構成し、さらに読出信号及び拡張テストモード指定信号を論理演算する論理ゲートにより制御されてデータ入出力線比較器の出力を伝送するパストランジスタを備えるようにした請求項１記載の多重ビットテスト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P24485 | 1993-11-17 | ||
| KR93024485A KR960008824B1 (en) | 1993-11-17 | 1993-11-17 | Multi bit test circuit and method of semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182897A JPH07182897A (ja) | 1995-07-21 |
| JP3645294B2 true JP3645294B2 (ja) | 2005-05-11 |
Family
ID=19368293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28319494A Expired - Fee Related JP3645294B2 (ja) | 1993-11-17 | 1994-11-17 | 半導体メモリ装置の多重ビットテスト回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5483493A (ja) |
| JP (1) | JP3645294B2 (ja) |
| KR (1) | KR960008824B1 (ja) |
| CN (1) | CN1043928C (ja) |
| DE (1) | DE4441007C2 (ja) |
| FR (1) | FR2712720B1 (ja) |
| IT (1) | IT1275666B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3361648B2 (ja) * | 1995-03-15 | 2003-01-07 | 富士通株式会社 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
| KR0147632B1 (ko) * | 1995-04-24 | 1998-11-02 | 김광호 | 반도체 메모리장치의 멀티 비트 테스트방법 및 테스트 회로 |
| KR0172372B1 (ko) * | 1995-12-22 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 병합 데이타 출력 모드 선택 방법 |
| US5983375A (en) * | 1995-12-27 | 1999-11-09 | Samsung Electronics, Co., Ltd. | Multi-bit test circuit and method thereof |
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| JP3322303B2 (ja) * | 1998-10-28 | 2002-09-09 | 日本電気株式会社 | 半導体記憶装置 |
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| CN1301464C (zh) * | 2002-12-10 | 2007-02-21 | 威盛电子股份有限公司 | 容错存储器模块电路 |
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| KR20080114359A (ko) * | 2007-06-27 | 2008-12-31 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그의 불량 경로 검출 방법 |
| US11145381B1 (en) | 2020-09-09 | 2021-10-12 | Powerchip Semiconductor Manufacturing Corporation | Memory with test function and test method thereof |
Family Cites Families (15)
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| FR2607956A1 (fr) * | 1986-12-05 | 1988-06-10 | Eurotechnique Sa | Procede de test des memoires integrees et memoires pour la mise en oeuvre du procede |
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-
1993
- 1993-11-17 KR KR93024485A patent/KR960008824B1/ko not_active IP Right Cessation
-
1994
- 1994-11-16 IT IT94MI002324A patent/IT1275666B1/it active IP Right Grant
- 1994-11-17 CN CN94120091A patent/CN1043928C/zh not_active Expired - Fee Related
- 1994-11-17 DE DE4441007A patent/DE4441007C2/de not_active Expired - Fee Related
- 1994-11-17 US US08/343,948 patent/US5483493A/en not_active Expired - Lifetime
- 1994-11-17 FR FR9413773A patent/FR2712720B1/fr not_active Expired - Fee Related
- 1994-11-17 JP JP28319494A patent/JP3645294B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI942324A0 (it) | 1994-11-16 |
| KR960008824B1 (en) | 1996-07-05 |
| ITMI942324A1 (it) | 1996-05-16 |
| CN1111017A (zh) | 1995-11-01 |
| US5483493A (en) | 1996-01-09 |
| KR950015397A (ko) | 1995-06-16 |
| DE4441007A1 (de) | 1995-05-18 |
| IT1275666B1 (it) | 1997-10-17 |
| DE4441007C2 (de) | 1998-07-30 |
| FR2712720B1 (fr) | 1996-07-12 |
| CN1043928C (zh) | 1999-06-30 |
| JPH07182897A (ja) | 1995-07-21 |
| FR2712720A1 (fr) | 1995-05-24 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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