CN1301464C - 容错存储器模块电路 - Google Patents

Abstract

本发明涉及一种容错存储器模块电路，包含比较电路、控制电路以及测试电路，比较电路，用以接收储存于复数个存储器中相同位置的数据，并比较这些数据以产生正确的读出数据；控制电路与存储器的控制信号相连接，并侦测该控制信号，控制电路具有数据输出入接点，当存储器的控制信号为写入时，进入写入模式，并且将由数据输出入接点接收的写入数据分别直接写入复数个存储器中相同的位置，当存储器的控制信号为读出时，进入读出模式，并接收由比较电路产生的读出数据，并由数据输出入接点输出；而测试电路用以接收储存于复数个存储器中相同位置的数据，以及这些数据经过上述比较电路后所产生的读出数据以产生测试结果，此测试结果可以指出发生问题的存储器或是比较电路。

Description

容错存储器模块电路

技术领域

本发明涉及一种容错电路设计，特别是一种具容错能力的存储器模块电路。

背景技术

需要高可靠度(high reliability)存储器系统的设备，如大型企业或是公营机构中的服务器、金融机构的主机、医院设备、飞机或宇宙飞船的导航系统、或是需要在恶劣环境下使用的设备。由于这些设备中的存储器系统需要储存非常重要的数据，因此需要高可靠度的存储器系统，以确保数据的正确性，使得整个系统得以正常的运作。

为了提高存储器的可靠度，现有的做法除了增加存储器出货前的测试项目，用以检测出不良有瑕疵的存储器，并将存储器中的错误位(error bit)废弃(disable)不使用之外，亦可使用软件侦错、除错的方式将错误位(error bit)更正。

然而，使用软件侦错/除错的方式固然可以实时、有效地提高存储器的可靠度，但是当遇到存储器内部的储存数据大量错误时，也只有更换新的存储器一途。而至于其它方法也都是只能事后补救，并无法实时侦测出错误。

因此，也就是说当存储器发生问题时，使用软件侦错/除错的方式可立即处理一个位(bit)或是小量数据的错误，然而出现大量数据错误时，只有使系统当机而遗失存储器中的重要数据。而其它大部分的方法，都是只能根据以往错误的分析其结果，用以提高将来产品的可靠度，并无法实时处理错误。

根据以上所述，实有必要提出一种具容错能力的存储器模块电路，用以实时侦错并更正存储器中的错误。

发明内容

鉴于上述的发明背景中，传统存储器模块所产生的诸多缺点，本发明提供一种具容错能力的存储器模块化电路，用以克服传统上所衍生的问题并提高存储器的可靠度。

本发明的主要目的为侦测并更正存储器中的错误。

本发明的另一目的为侦测出产生错误的存储器。

本发明的另一目的为提高存储器模块的可靠度。

为达上述目的，本发明提供一种容错存储器模块电路，其包含：

一比较电路，具有一输出接点，用以接收储存于复数个存储器中相同位置的数据，并比较该相同位置的数据以产生一正确的读出数据于该输出接点；及

一控制电路，该控制电路具有数据输出入接点，分别耦接至该些存储器与该比较电路的该输出接点，且该控制电路与复数个存储器的控制信号连接并侦测该控制信号，当该复数个存储器的控制信号为写入时，该控制电路进入写入模式，并且将由该数据输出入接点所接收的一写入数据分别直接写入该复数个存储器中相同的位置，当该复数个存储器的控制信号为读出时，该控制电路进入读出模式，该控制电路接收由该比较电路所产生的该读出数据，并由该数据输出入接点输出。

为达上述目的，本发明还提供一种容错存储器模块电路，其包含：

一比较电路，具有一输出接点，用以接收储存于复数个存储器相同位置的数据，并比较该相同位置的数据以产生一正确的读出数据于该输出接点；

一控制电路，该控制电路具有数据输出入接点，分别耦接至该些存储器与该比较电路的该输出接点，且该控制电路与复数个存储器的控制信号连接并侦测该控制信号，当该复数个存储器的控制信号为写入时，该控制电路进入写入模式，并且将由该数据输出入接点所接收的一写入数据分别直接写入该复数个存储器中相同的位置，当该复数个存储器的控制信号为读出时，该控制电路进入读出模式，该控制电路接收由该比较电路所产生的该读出数据，并由该数据输出入接点输出；及

一测试电路，该测试电路的复数个输入接点分别耦接至该些存储器与该比较电路的该输出接点，该测试电路接收储存于该复数个存储器中相同位置的数据，以及该相同位置的数据经过该比较电路后所产生的读出数据，用以在该测试电路的输出接点产生一测试结果，该测试结果可以指出具有问题的一存储器或是一比较电路。

根据以上所述的目的和技术方案，由于本发明提供一种容错存储器模块电路，包含比较电路、控制电路以及测试电路。其中的比较电路，用以接收储存于复数个存储器中相同位置的数据，并比较这些数据以产生正确的读出数据。控制电路与存储器的控制信号相连接，并侦测该控制信号。控制电路具有数据输出入接点，当存储器的控制信号为写入时，控制电路进入写入模式，并且将由数据输出入接点接收的写入数据分别直接写入复数个存储器中相同的位置。当存储器的控制信号为读出时，控制电路进入读出模式，并接收由比较电路产生的读出数据，并由数据输出入接点输出。而测试电路用以接收储存于复数个存储器中相同位置的数据，以及这些数据经过上述比较电路后所产生的读出数据以产生测试结果，此测试结果可以指出发生问题的存储器或是比较电路。

其中上述的测试电路、比较电路可由复数个具相同电路设计的次电路所组成。并且控制电路于写入模式时，阻断接收由比较电路传送的数据直到控制电路进入读出模式。而于读出模式时，阻断由比较电路写入至存储器的数据直到控制电路进入写入模式。

附图说明

图1A用以说明本发明的概念；

图1B用以说明本发明的一较佳实施电路图；

图2A为图1B中比较电路的逻辑电路图；

图2B为图2A所显示电路图的逻辑真值表；

图3A至图3D用以说明图1B中测试电路的输出结果及其对应的错误；

图4为图1B中测试电路的逻辑电路图；

图5A为图1B中控制电路的逻辑电路图；

图5B为图5A所显示电路图的逻辑真值表及存储器读出/写入动作状态说明。

图中符号说明

10    存储器

20    比较电路

30    控制电路

40    测试电路

100   第一存储器

102   第二存储器

104   第三存储器

106   第一比较电路

108   第二比较电路

110   第三比较电路

112   第四比较电路

114   第一测试电路

116   第二测试电路

118    第三测试电路

120    第四测试电路

122    第一控制电路

124    第二控制电路

126    第三控制电路

128    第四控制电路

具体实施方式

本发明的较佳实施例会详细描述如下。然而，除了详细描述外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以权利要求书的范围为准。

本发明提供一种容错存储器模块电路，包含比较电路、控制电路以及测试电路。其中的比较电路，用以接收储存于复数个存储器中相同位置的数据，并比较这些数据以产生正确的读出数据。控制电路与存储器的控制信号相连接，并侦测该控制信号。控制电路具有数据输出入接点，当存储器的控制信号为写入时，控制电路进入写入模式，并且将由数据输出入接点接收的写入数据分别直接写入复数个存储器中相同的位置。当存储器的控制信号为读出时，控制电路进入读出模式，并接收由比较电路产生的读出数据，并由数据输出入接点输出。而测试电路用以接收储存于复数个存储器中相同位置的数据，以及这些数据经过上述比较电路后所产生的读出数据以产生测试结果，此测试结果可以指出发生问题的存储器或是比较电路。

其中上述的测试电路、比较电路可由复数个具相同电路设计的次电路所组成。并且控制电路于写入模式时，阻断接收由比较电路传送的数据直到控制电路进入读出模式。而于读出模式时，阻断由比较电路写入至存储器的数据直到控制电路进入写入模式。

图1A用以说明本发明的概念，其中当一数据欲写入存储器10时，首先由控制电路40接收写入数据，然后将数据分别同时写入第一存储器100、第二存储器102、第三存储器104中的相同位置。当欲从存储器10读取数据时，则将第一存储器100、第二存储器102、第三存储器104中相同位置所读出的数据，送入比较电路20进行比较，用以确认读出数据的正确性，然后经由控制电路40输出读出数据。

本发明更揭露于读取数据时，测试电路30同时接收存储器10与比较电路20的数据，用以在第一存储器100、第二存储器102、第三存储器104或是比较电路20发生错误时，得知发生错误的部分。

图1B用以说明本发明的较佳实施例，其中，第一存储器100、第二存储器102以及第三存储器104为相同的存储器，同时储存相同的数据，于此较佳实施例中，第一存储器100、第二存储器102以及第三存储器104为使用同步动态随机存取存储器(Synchronous DynamicRandom Access Memory，SDRAM)。因此将第一存储器100、第二存储器102以及第三存储器104上，相同的数据输出入接点DQ0，各别连接至第一比较电路106的输入接点I1、I2、I3，如图1B中所示。

当所有的存储器运作无误时，第一存储器100、第二存储器102以及第三存储器104中储存的数据，理论上应该相同。第一比较电路106，用以比较三个存储器的输出入接点DQ0。假设三个输出入接点DQ0正确的数据应为”1”。当输出的数据皆为”1”时，或是任意两个输出为”1”，经过第一比较电路106的运算后，仍然可以得到正确的输出”1”。也就是说，本发明中的比较电路具有侦测并容许一个存储器发生错误的能力。意即，只要第一存储器100、第二存储器102以及第三存储器104上相同的输出入接点DQ0，不同时发生两个输出错误，则皆可经由比较电路得到正确的数据输出。

同样的，第一存储器100、第二存储器102以及第三存储器104上的数据输出入接点DQ1，各别连接至第二比较电路108的输入接点I4、I5、I6。而其数据输出入接点DQ2，各别连接至第三比较电路110的输入接点I7、I8、I9。而其数据输出入接点DQ3，各别连接至第四比较电路112的输入接点IA、IB、IC，如图1B中所示。

图2A显示实现上述比较电路的一较佳实施的逻辑电路。而图2B则为图2A所显示的比较电路的逻辑真值表(truth table)。然而，显示于图2A中的比较电路，仅为本实施例中的较佳实施电路，只要能实现图2B中真值表结果的逻辑电路，皆可应用于其它实施例中。

再者，本发明不但能侦测并更正错误的数据，更可进一步检测出发生问题的存储器，或是比较电路，让工程师可以实时进行维护，用以维持存储器可靠度。

继续参考图1B，第一测试电路114的四个输入接点分别与第一比较电路106的三个输入接点I1、I2、I3以及输出接点0A连接，而其输出接点为C0至C5。当第一测试电路114的输出接点C0至C5，产生如图3A所示的输出结果时，便可得知发生问题的存储器，或是比较电路。举例来说，当第一测试电路114的输出接点C0至C5，产生的输出为”C0＝1，C1＝0，C2＝0，C3＝1，C4＝1，C5＝0”时，由图3A中可知为第二存储器102的输出接点DQ0发生错误。又例如，当第一测试电路114的输出接点C0至C5，产生的输出为”C0＝0，C1＝0，C2＝1，C3＝0，C4＝1，C5＝1”时，由图3A中可知为第一比较电路106的输出接点0A发生错误。

同样的，图1B中的第二测试电路116的四个输入接点分别与第二比较电路108的三个输入接点I4、I5、I6以及输出接点1A连接，而其输出接点为C6至CB。第三测试电路118的四个输入接点分别与第三比较电路110的三个输入接点I7、I8、I9以及输出接点2A连接，而其输出接点为CC至CH。第四测试电路120的四个输入接点分别与第四比较电路112的三个输入接点IA、IB、IC以及输出接点3A连接，而其输出接点为CI至CN。并且，如同先前所描述的第一测试电路114，根据第二测试电路116、第三测试电路118以及第四测试电路120的输出结果，可以得知发生问题的存储器或比较电路。图4则用以显示图1B中测试电路的一较佳实施逻辑电路图。

再次参考图1B。由于存储器的写入(write)与读出(read)是使用同一个的接点，例如第一存储器100于进行数据写入或是读出时，皆共享接点DQ0～DQ3。因此第一控制电路122、第二控制电路124、第三控制电路126以及第四控制电路128用以控制各别存储器的数据输出入接点目前是处于数据读出或是写入状态。

举例来说，当存储器处于写入状态时，其控制信号接点T0至T3的状态为1CS(T0)＝0，1CAS(T1)＝0，1RAS(T2)＝1，1WE(T3)＝0，此时第一控制电路122的接点T0，T1，T2，T3经由与存储器的控制信号接点T0，T1，T2，T3连接，而得知存储器目前为写入状态，因此第一控制电路122会进入写入模式(write mode)。当第一控制电路122于写入模式时，其接点F0用以接受一写入信号，并经由第一控制电路122的接点11，I2，I3分别连接至第一存储器100、第二存储器102、第三存储器104的接点DQ0，用以将由接点F0的数据写入存储器中。如图1B所示，其中第一控制电路122的接点I0A连接至第一比较电路的接点0A，用以取得经比较电路后的正确输出信号。然而，当第一控制电路122于写入模式时，其接点I0A将会先被阻断以阻挡信号进入。

又，当存储器处于读出状态时，其控制信号接点T0至T3的状态为1CS(T0)＝0，1CAS(T1)＝0，1RAS(T2)＝1，1WE(T3)＝1，第一控制电路122转换成读出模式(read mode)，此时其接点I0A由第一比较电路的接点0A取得读出信号，然后由第一控制电路122的接点F0输出，当第一控制电路122于读出模式时，其接点I1、I2、I3将会被阻断。

因此根据以上所述，当第一控制电路122、第二控制电路124、第三控制电路126、第四控制电路128的接点F0、F1、F2、F3，用以接受一写入数据时，控制电路将接点I0A、I1A、I2A、I3A切断，而通过接点I1、I2、I3、I4、I5、I6、I7、I8、I9、IA、IB、IC与各别存储器的接点DQ0、DQ1、DQ2、DQ3连接，而将数据写入存储器中，如图1B所示。当F0、F1、F2、F3，用以输出一读出数据时，控制电路的接点I1、I2、I3、4、I5、I6、I7、I8、I9、IA、IB、IC切断，而接点I0A、I1A、I2A、I3A由比较电路得到正确的读出数据，而同样使用控制电路的接点F0、F1、F2、F3输出读出数据。

图5A用以显示本发明中控制电路的较佳实施逻辑电路图，而图5B则为图5A的逻辑真值表，以及存储器读出/写入动作状态说明。继续参阅图5A，当(X＝1、Y＝0)时，控制电路进入读出模式，P2及P3被关闭而P0及P1被打开，使P点为1；Q0及Q1被关闭而Q2及Q3被打开，使Q点为0，故使K的左端为0，L的左端为1，并且关闭N，开启M。而当在数据读出的过程中，若出现(X＝0、Y＝0)的状态，Q1及Q2会被关闭使Q点的电压维持在(X＝1，Y＝0)的状态，而L的左端仍为”1”；同理P0及P3也被关闭使P点的电压也维持在(X＝1，Y＝0)的状态而K的左端仍为”0”，用以继续保持在读出模式，直到(X＝0、Y＝1)时控制电路才会由读出模式转变为写入模式。此时，K的左端为1，L的左端为0，导致开启N，关闭M。在写入模式下，若出现(X＝0、Y＝0)时，Q1及Q2会被关闭使Q点的电压维持在(X＝0，Y＝1)的状况而L的左端为”0”；同理P0及P3也会被关闭使P点的电压维持在(X＝0，Y＝1)的状况，而K的左端为”1”使P2及P3被打开、P0及P1被关闭，使P点为0，Q0及Q1被打开，而Q2及Q3被关闭，使Q点为1，故使控制电路会继续保持在写入模式直到下次的模式转变。

以上所述仅为本发明的较佳实施例，并非用以限定本发明的保护范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求书的范围内。

Claims (10)

1.一种容错存储器模块电路，其特征在于，包含：

一比较电路，具有一输出接点，用以接收储存于复数个存储器中相同位置的数据，并比较该相同位置的数据以产生一正确的读出数据于该输出接点；及

一控制电路，该控制电路具有数据输出入接点，分别耦接至该些存储器与该比较电路的该输出接点，且该控制电路与复数个存储器的控制信号连接并侦测该控制信号，当该复数个存储器的控制信号为写入时，该控制电路进入写入模式，并且将由该数据输出入接点所接收的一写入数据分别直接写入该复数个存储器中相同的位置，当该复数个存储器的控制信号为读出时，该控制电路进入读出模式，该控制电路接收由该比较电路所产生的该读出数据，并由该数据输出入接点输出。

2.如权利要求1所述的容错存储器模块电路，其特征在于，上述的比较电路由复数个具相同电路设计的次比较电路所组成，该些次比较电路分别耦接至该些存储器中部分的相同位置，且该些次比较电路的任一次比较电路比较部分的该相同位置的数据以产生一正确的读出数据。

3.如权利要求1所述的容错存储器模块电路，其特征在于，上述的控制电路于写入模式时，阻断接收由该比较电路传送的数据直到该控制电路进入读出模式。

4.如权利要求1所述的容错存储器模块电路，其特征在于，上述的控制电路于读出模式时，阻断由该控制电路写入至该存储器的数据直到该控制电路进入写入模式。

5.一种容错存储器模块电路，其特征在于，包含：

一比较电路，具有一输出接点，用以接收储存于复数个存储器相同位置的数据，并比较该相同位置的数据以产生一正确的读出数据于该输出接点；

一控制电路，该控制电路具有数据输出入接点，分别耦接至该些存储器与该比较电路的该输出接点，且该控制电路与复数个存储器的控制信号连接并侦测该控制信号，当该复数个存储器的控制信号为写入时，该控制电路进入写入模式，并且将由该数据输出入接点所接收的一写入数据分别直接写入该复数个存储器中相同的位置，当该复数个存储器的控制信号为读出时，该控制电路进入读出模式，该控制电路接收由该比较电路所产生的该读出数据，并由该数据输出入接点输出；及

一测试电路，该测试电路的复数个输入接点分别耦接至该些存储器与该比较电路的该输出接点，该测试电路接收储存于该复数个存储器中相同位置的数据，以及该相同位置的数据经过该比较电路后所产生的读出数据，用以在该测试电路的输出接点产生一测试结果，该测试结果可以指出具有问题的一存储器或是一比较电路。

6.如权利要求5所述的容错存储器模块电路，其特征在于，上述的测试电路由复数个具相同电路设计的次测试电路所组成，该些次测试电路分别耦接至该些存储器中部分的相同位置，且该些次测试电路电路的任一次测试电路产生一测试结果。

7.如权利要求5所述的容错存储器模块电路，其特征在于，上述的比较电路由复数个具相同电路设计的次比较电路所组成，该些次比较电路分别耦接至该些存储器中部分的相同位置，且该些次比较电路的任一次比较电路比较部分的该相同位置的数据以产生一正确的读出数据。

8.如权利要求5所述的容错存储器模块电路，其特征在于，上述的测试结果为一错误码，该错误码用以指示该容错存储器模块电路可能发生问题的部分。

9.如权利要求5所述的容错存储器模块电路，其特征在于，上述的控制电路于写入模式时，阻断接收由该比较电路传送的数据直到该控制电路进入读出模式。

10.如权利要求5所述的容错存储器模块电路，其特征在于，上述的控制电路于读出模式时，阻断由该控制电路写入至该存储器的数据直到该控制电路进入写入模式。

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