JPH02143991A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH02143991A
JPH02143991A JP63295959A JP29595988A JPH02143991A JP H02143991 A JPH02143991 A JP H02143991A JP 63295959 A JP63295959 A JP 63295959A JP 29595988 A JP29595988 A JP 29595988A JP H02143991 A JPH02143991 A JP H02143991A
Authority
JP
Japan
Prior art keywords
circuit
data
semiconductor memory
parity
error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63295959A
Other languages
English (en)
Inventor
Shinji Nakazato
伸二 中里
Jun Funaki
純 船木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Akita Electronics Systems Co Ltd
Original Assignee
Hitachi Ltd
Akita Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Akita Electronics Co Ltd filed Critical Hitachi Ltd
Priority to JP63295959A priority Critical patent/JPH02143991A/ja
Publication of JPH02143991A publication Critical patent/JPH02143991A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体記憶装置、さらにはS RAM(スタチ
ック型ランダム・アクセス・メモリー)に適用して有効
な技術に関するもので、たとえばマイクロ・コンピュー
タ・システムの主メモリーに利用して有効な技術に関す
るものである。
[従来の技術] 例えば、第5図に示すように、CPU (中央処理ユニ
ット)20をアドレスバスおよびデータバスによってメ
モリー21などに接続することにより構成されるマイク
ロ・コンピュータ・システムでは、動作の信頼性を高め
るために、パリティ発生回路22とパリティチェック回
路23によるエラーチエツク機能が設けられることがあ
る。
パリティ発生回路22は、メモリー21に書き込みのた
めに入力されるデータDwをデータバスからバイト単位
(あるいはワード単位)で読み取り、この読み取ったデ
ータのビット内容に応じて“1”または“0”のパリテ
ィビットを生成する。
生成されたパリティビットは、書込データDwとともに
メモリー21に入力されて書き込まれる。
エラーチエツク回路23は、メモリー21からデータバ
スを介して読み出されたデータDrと、この読出データ
Drとともに上記メモリー21から読み出されたパリテ
ィビットから、その読出データDrにエラーがあるか否
かの検出を行なう。
このエラー検出出力BSTはCPU20へ送られる。
CPU20は、パリティチェック回路23から送られて
くるエラー検出出力BSTによって、読出データDrに
エラーが含まれているか否かを認識することができる。
ここで、CPU20が上記エラー検出出力BSTによっ
てエラー無しと認識した場合、この認識の後、CPU2
0は読出データDrを正式に読み取る。一方、エラー有
りと認識した場合、この′L2識の後、CPU20はメ
モリー21に対して読み出しの再試行を行なうなどのエ
ラ一対策処理を必要に応じて実行する。
以上のようなエラーチエツクを行なうことにより、マイ
クロ・コンピュータ・システムの信頼性を高めることが
できる(例えば、特開昭61−253550号公報参照
)。
[発明が解決しようとする課題] しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによって明らかとされた。
すなわち、第6図に示すように、エラーチエツクを行な
うことによってメモリーからのデータ読出時間が実質的
に長くなってしまい、これによりシステム全体の動作速
度が低下するようになってしまう、という問題があった
第6図は、CPU20によってメモリー21からデータ
が読み出される期間いわゆるリードサイクルにおけるタ
イミングチャートを示す。
同図において、φはCPU20のクロック、AXはCP
U20からアドレスバスを介してメモリー21に与えら
れるアドレス、Drはメモリー21からデータバスに読
み出されてくる読出データ、BSTはデータバスに読み
出されたデータDrに対するエラー検出出力である。
同図において、データバス上の読出データDrは、アド
レスバス上のアドレスAxが鑑定してから一定のアクセ
ス遅延時間を経た後に確定するが。
この読出データDrが確定した時点では、エラー検出出
力BSTはまだ確定していない。読出データDrが確定
しても、CPU20はその読出データDrにエラーがあ
るか否かを直ちに認識することはできない。エラーのな
い読出データDrを読み取るためには、エラー検出出力
BSTの内容をチエツクしてからでなければならない。
したがって、CPU20が読出データDrを正式に読み
取ることができるのは、その読出データDrに対するエ
ラー検出出力BSTが確定してからである。
ところが、上記エラー検出出力BSTは、メモリー2゛
からデータバス上に読み出された読出データDrがパリ
ティチェック回路23に入力され、このパリティチェッ
ク回路23が所定の論理操作によるパリティチェックを
行なってからでないと出力されない。
このため、CPU20は、確定した読出データDrがデ
ータバス上に読み出されていても、これを直ちに読み取
ることはできず、相当の遅延時間△tを待たなければ、
そのデータバス上の読出データDrを正式に読み取るこ
とができない。
このように、マイクロ・コンピュータ・システムにおい
て、メモリー21からの読出データDrのエラー検出を
行なうようにすると、読出データDrが確定するタイミ
ングと、読出データDrを正式に読み取ることができる
タイミングとの間に大きな時間的ずれ(Δt)が生じる
。この結果、メモリー21の見掛は上のアクセス速度が
遅くなって、システム全体の動作速度が低下するという
問題が生じる。
本発明の目的は、読出データのエラー認識を外部から迅
速に行なえるようにして、エラーチエツクを行なう場合
の見掛は上のアクセス速度を高め、これによって高速か
つ高信頼のシステム構築を可能にする、という技術を提
供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明m書の記述および添附図面から明らかに
なるであろう。
[課題を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を説明すれは、下記のとおりである。
すなわち、入カバッファ、アドレスデコーダ、書込みド
ライバ、記憶セル、センス回路、出力バッファなどから
なる記憶回路が集積形成された半導体記憶装置にあって
、パリティ発生回路とパリティチェック回路を上記記憶
回路とともに同一の半導体基板内に集積形成し、入力バ
ッファを介して入力された書込みデータにパリティデー
タを付加させる一方、センス回路から出力された読出デ
ータを出力バッファの入力前にパリティチェックして、
このパリティチェックの結果を上記読出データとともに
半導体記憶装置の外部へ出力させる、というものである
〔作用] 上記した手段によれは、半導体記憶装置の内部にて読出
データが確定すれば、その読出データが外部に出力され
る前からパリティチェックによるエラー検出動作が開始
されることにより、続出データが外部に出力されるタイ
ミングと、その読出データに対するエラー認識が外部か
ら行なえるようになるタイミングとの間の時間差が大幅
に縮小されるようになる。
このように、読出データのエラー認識が外部から迅速に
行なえるようになることにより、エラーチエツクが行わ
れる場合の見掛は上のアクセス速度を高めて、高速かつ
高信頼のシステム構築を可能にする、という目的が達成
される。
[実施例] 以下、本発明の好適な実施例を図面を参照しながら説明
する。
なお、図において、同一符号は同一あるいは相当部分を
示すものとする。
第1図は本発明の一実施例による半導体記憶装置10の
内部構成を示したものであって、1は書込データDwの
入力バッファ、2はアドレスAxの入力バッファ、3は
書込ドライバー、4はスタチック型記憶セルを配した記
憶セルアレイ、5はアドレスデコーダ、6はセンス回路
、7は読出データDrの出力バッファ、8はパリティ発
生回路。
9はパリティチェック回路である。
ここで、パリティ発生回路8は、入力バッファ1と書込
ドライバー3の間に設けられ、入力バッファ1を介して
入力された書込データDw(A。
〜Ah)に1ビツトのパリティデータいわゆるパリティ
ビットAiが付加されたデータA。−Ah。
Aiを記憶セルアレイ4内の記憶セルに書き込む。
パリティチェック回路9は、センス回路6と出力バッフ
ァ7の間に設けられ、センス回路6によって感知された
ばかりのパリティビット付読出データD r ’  (
A O−A h t A i)を読み取り、その読出デ
ータDr’ が出力バッファ7に入力される前にパリテ
ィチェックの論理操作を行なう。このパリティチェック
によって得られるエラー検出出力BST’は、上記読出
データDr’ とともに、出力バッファ7を介して半導
体記憶表210の外部へ出力される。DrおよびBST
はそれぞれ、出力バッファ7を経て半導体記憶装置10
の外部に出力された読出データおよびエラー検出出力を
示す。
第2図はパリティチェック回路10の構成原理とその内
部回路例を示す。
同図に示すように、パリティチェック回路1゜は、被チ
エツク・データのビットとパリティビットからなる論理
入力(A、B、C)の排他的論理和をとるゲートによっ
て構成される。この排他的論理和ゲートとしては、例え
ば同図に示すように、入力回路部分をCMOSトランジ
スタMp、Mnで構成するとともに、出力回路部分をバ
イポーラ・トランジスタQl、Q2で構成するいわゆる
バイポーラ・CMOS論理回路(BCL)が適している
。このバイポーラ・CMOS論理回路で構成される排他
的論理和ゲートは、論理信号の伝達段数が1段だけでも
って、パリティチェックのための論理機能をもつことが
できるため、データ入力からエラー検出出力までの遅延
時間を短縮するのに非常に有効である。
第:3図は、上述した半導体記憶装置10をCPU3O
の主メモリー21として組み込んだマイクロ・コンピュ
ータ・システムの概略構成を示す。
同図において、上記半導体記憶装置10からなる主メモ
リー21は、アドレスバスおよびデータバスを介してC
PU20から書込/読出のアクセスを受ける。主メモリ
ー21は、CPUからアドレスを与えられて読出アクセ
スを受けると、指定されたアドレスからの読出データD
rとともに、その読出データDrについてのエラー検出
出力BSTを出力する。
読出アクセスを行なったCPU20は、まず。
エラー検出出力BSTによってエラーの有無を認識する
。エラー無しを認識した場合には、読出データDrを正
式に読み取る。エラー有りを認識した場合には、読取再
試行などの必要なエラ一対策を実行する。
ここで、第4図は、CPU20が主メモリー21すなわ
ち第1図に示した半導体記憶装置10からデータDrを
読み出すときの動作、いわゆるリードサイクルにおける
動作をタイミングチャートによって示す。
同図において、φはCPU20のクロック、AXはCP
U20からアドレスバスを介してメモリー21に与えら
れるアドレス、Drはメモリー21からデータバス上に
読み出されてくる読出データ、BSTはその読出データ
Drに対するエラー検出出力である。
同図に示すように、半導体記憶装置10の内部では、読
出データDrが外部のデータバス上で確定する以前に、
センス回路6から出力されたばかりの読出データD r
 ’ に基づいてエラー検出出力BST’ が作成され
る。この内部で作成されたエラー検出出力BST’ が
、読出データDr’ とともに、出力バッファ7を介し
て外部に出力される。
これにより、半導体記憶装置10の外部においては、読
出データDrとエラー検出出力BSTの出力タイミング
差が大憎に短縮されるようになる。
場合によっては、読出データDrよりもエラー検出出力
BSTの方が早く出力されるようになる。
この結果、上記CPU20は、主メモリー21からデー
タバス上に出力された読出データDrのエラー認識を早
期に行なって、エラー無しと認識した場合には、直ちに
その読出データを正式に読み取ることができる。また、
エラー有りと認識した場合には、直ちに読取再試行など
のエラ一対策を実行することができる。
以上のように、上述した半導体記憶表UIOでは、読出
データDrが確定するタイミングと、読出データDrを
エラー検査して正式に読み取ることができるようになる
タイミングとの間の時間ずれ(Δt)を非常に小さくす
ることができる。これにより、読出データDrのエラー
認識が外部から迅速に行われるようになって、エラーチ
エツクが行われる場合の見掛は上のアクセス速度が高め
られ、高速かつ高信頼のシステム構築が可能になる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、パリティチェックを行なう論理回路部分だけを
さらに高速の論理回路例えばECL (エミッタ結合論
理)で構成することにより、エラー検出出力を読出デー
タに先立って出力させ、読出データが出力された時点で
エラー認識が完了させられるようにすることもできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタチック型RA 
Mに適用した場合について説明したが、それに限定され
るものではなく、例えばダイナミック型RAMなどにも
適用できる。
[発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれは下記のとおりである
すなわち、読出データのエラー認識が外部から迅速に行
なえるようになって、エラーチエツクが行われる場合の
見掛は上のアクセス速度を高め、高速かつ高信頼のシス
テム構築を可能にする、という効果が得られる。
【図面の簡単な説明】
第1図は本発明の一実施例による半導体記憶装置の内部
構成の要部を示す図、 第2図はパリティチェック回路の構成およびの内部回路
を示す図、 第3図は第1図に示した半導体記憶装置を用いて構成さ
れるマイクロ・コンピュータ・システムの概略構成を示
す図、 第4図は第3図に示したシステムにおける主メモリーの
読出動作例を示すタイミングチャート、第5図は従来の
半導体記憶装置を用いて構成されるマイクロ・コンピュ
ータ・システムの概略構成を示す図、 第6図は第5図に示したシステムにおける主メモリーの
読出動作例を示すタイミングチャートである。 1・・・・書込データDwの入力バッファ、2・・・・
アドレスAxの入力バッファ、3・・・・書込ドライバ
ー、4・・・・スタチック型記憶セルを配した記憶セル
アレイ、5・・・・アドレスデコーダ、6・・・・セン
ス回路、7・・・・読出データDrの出力バッファ、8
・・・・パリティ発生回路、9・・・・パリティチェッ
ク回路。 竿 図 第 図 第 図 第 図 テ’−9T搾之−−tack y1ルの第 図

Claims (1)

  1. 【特許請求の範囲】 1、入力バッファ、アドレスデコーダ、書込ドライバ、
    記憶セル、センス回路、出力バッファなどからなる記憶
    回路が集積形成された半導体記憶装置であって、入力バ
    ッファを介して入力された書込データにパリテイデータ
    を付加するパリテイ発生回路と、センス回路から出力さ
    れる読出データを出力バッファの入力前にパリテイチェ
    ックするパリテイチェック回路とが上記記憶回路ととも
    に集積形成された半導体記憶装置。 2、パリテイチェックを行なう論理回路部分をバイポー
    ラ・CMOS複合論理回路によって構成した特許請求の
    範囲第1項記載の半導体記憶装置。 3、パリテイチェックを行なう論理回路部分をECL(
    エミッタ結合論理)で構成した特許請求の範囲第1項記
    載の半導体記憶装置。
JP63295959A 1988-11-25 1988-11-25 半導体記憶装置 Pending JPH02143991A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63295959A JPH02143991A (ja) 1988-11-25 1988-11-25 半導体記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63295959A JPH02143991A (ja) 1988-11-25 1988-11-25 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH02143991A true JPH02143991A (ja) 1990-06-01

Family

ID=17827305

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63295959A Pending JPH02143991A (ja) 1988-11-25 1988-11-25 半導体記憶装置

Country Status (1)

Country Link
JP (1) JPH02143991A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008005695A3 (en) * 2006-06-30 2008-02-21 Intel Corp Memory device with speculative commands to memory core
KR100837802B1 (ko) * 2006-09-13 2008-06-13 주식회사 하이닉스반도체 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치
KR100951567B1 (ko) * 2008-02-29 2010-04-09 주식회사 하이닉스반도체 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008005695A3 (en) * 2006-06-30 2008-02-21 Intel Corp Memory device with speculative commands to memory core
US7627804B2 (en) 2006-06-30 2009-12-01 Intel Corporation Memory device with speculative commands to memory core
KR100837802B1 (ko) * 2006-09-13 2008-06-13 주식회사 하이닉스반도체 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치
US7877675B2 (en) 2006-09-13 2011-01-25 Hynix Semiconductor Inc. Semiconductor memory apparatus capable of detecting error in data input and output
KR100951567B1 (ko) * 2008-02-29 2010-04-09 주식회사 하이닉스반도체 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치
US8321779B2 (en) 2008-02-29 2012-11-27 Hynix Semiconductor Inc. Semiconductor device and method for operating the same

Similar Documents

Publication Publication Date Title
JPH01195557A (ja) データ処理システムにおけるデータ転送方法
US5872802A (en) Parity generation and check circuit and method in read data path
US7587658B1 (en) ECC encoding for uncorrectable errors
KR920001100B1 (ko) 논리연산장치
JP2659436B2 (ja) 半導体記憶装置
JP2007066423A (ja) 半導体集積回路装置
US4905242A (en) Pipelined error detection and correction apparatus with programmable address trap
JPH02143991A (ja) 半導体記憶装置
US11373699B2 (en) Address and command generation circuit, and semiconductor system
JPH0316655B2 (ja)
JPH09134314A (ja) メモリアクセス制御装置
JPH0773114A (ja) 宇宙用デジタル計算機のメモリ制御回路
US11847344B2 (en) Base die, memory system, and semiconductor structure
JPS60167051A (ja) 記憶装置
US20230134961A1 (en) Base die, memory system, and semiconductor structure
JPS61226853A (ja) 半導体メモリにおける誤り検出訂正機能テスト回路
JP2005044386A (ja) 半導体記憶装置及びマイクロコンピュータ
CN117393031A (zh) 半导体存储器件
JPS62212751A (ja) デ−タ処理装置
JPH04233052A (ja) 二重化メモリ装置
JPS6041151A (ja) メモリエラ−訂正方式
JPH02216563A (ja) 連想メモリ装置
JPH02162444A (ja) 演算処理装置
JPH01258054A (ja) 記憶装置のアクセス制御方式
JPH04145539A (ja) データ処理装置