JPH02143991A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置、さらにはＳ　ＲＡＭ（スタチ
ック型ランダム・アクセス・メモリー）に適用して有効
な技術に関するもので、たとえばマイクロ・コンピュー
タ・システムの主メモリーに利用して有効な技術に関す
るものである。

［従来の技術］ 例えば、第５図に示すように、ＣＰＵ　（中央処理ユニ
ット）２０をアドレスバスおよびデータバスによってメ
モリー２１などに接続することにより構成されるマイク
ロ・コンピュータ・システムでは、動作の信頼性を高め
るために、パリティ発生回路２２とパリティチェック回
路２３によるエラーチエツク機能が設けられることがあ
る。

パリティ発生回路２２は、メモリー２１に書き込みのた
めに入力されるデータＤｗをデータバスからバイト単位
（あるいはワード単位）で読み取り、この読み取ったデ
ータのビット内容に応じて“１”または“０”のパリテ
ィビットを生成する。

生成されたパリティビットは、書込データＤｗとともに
メモリー２１に入力されて書き込まれる。

エラーチエツク回路２３は、メモリー２１からデータバ
スを介して読み出されたデータＤｒと、この読出データ
Ｄｒとともに上記メモリー２１から読み出されたパリテ
ィビットから、その読出データＤｒにエラーがあるか否
かの検出を行なう。

このエラー検出出力ＢＳＴはＣＰＵ２０へ送られる。

ＣＰＵ２０は、パリティチェック回路２３から送られて
くるエラー検出出力ＢＳＴによって、読出データＤｒに
エラーが含まれているか否かを認識することができる。

ここで、ＣＰＵ２０が上記エラー検出出力ＢＳＴによっ
てエラー無しと認識した場合、この認識の後、ＣＰＵ２
０は読出データＤｒを正式に読み取る。一方、エラー有
りと認識した場合、この′Ｌ２識の後、ＣＰＵ２０はメ
モリー２１に対して読み出しの再試行を行なうなどのエ
ラ一対策処理を必要に応じて実行する。

以上のようなエラーチエツクを行なうことにより、マイ
クロ・コンピュータ・システムの信頼性を高めることが
できる（例えば、特開昭６１−２５３５５０号公報参照
）。

［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによって明らかとされた。

すなわち、第６図に示すように、エラーチエツクを行な
うことによってメモリーからのデータ読出時間が実質的
に長くなってしまい、これによりシステム全体の動作速
度が低下するようになってしまう、という問題があった
。

第６図は、ＣＰＵ２０によってメモリー２１からデータ
が読み出される期間いわゆるリードサイクルにおけるタ
イミングチャートを示す。

同図において、φはＣＰＵ２０のクロック、ＡＸはＣＰ
Ｕ２０からアドレスバスを介してメモリー２１に与えら
れるアドレス、Ｄｒはメモリー２１からデータバスに読
み出されてくる読出データ、ＢＳＴはデータバスに読み
出されたデータＤｒに対するエラー検出出力である。

同図において、データバス上の読出データＤｒは、アド
レスバス上のアドレスＡｘが鑑定してから一定のアクセ
ス遅延時間を経た後に確定するが。

この読出データＤｒが確定した時点では、エラー検出出
力ＢＳＴはまだ確定していない。読出データＤｒが確定
しても、ＣＰＵ２０はその読出データＤｒにエラーがあ
るか否かを直ちに認識することはできない。エラーのな
い読出データＤｒを読み取るためには、エラー検出出力
ＢＳＴの内容をチエツクしてからでなければならない。

したがって、ＣＰＵ２０が読出データＤｒを正式に読み
取ることができるのは、その読出データＤｒに対するエ
ラー検出出力ＢＳＴが確定してからである。

ところが、上記エラー検出出力ＢＳＴは、メモリー２゛
からデータバス上に読み出された読出データＤｒがパリ
ティチェック回路２３に入力され、このパリティチェッ
ク回路２３が所定の論理操作によるパリティチェックを
行なってからでないと出力されない。

このため、ＣＰＵ２０は、確定した読出データＤｒがデ
ータバス上に読み出されていても、これを直ちに読み取
ることはできず、相当の遅延時間△ｔを待たなければ、
そのデータバス上の読出データＤｒを正式に読み取るこ
とができない。

このように、マイクロ・コンピュータ・システムにおい
て、メモリー２１からの読出データＤｒのエラー検出を
行なうようにすると、読出データＤｒが確定するタイミ
ングと、読出データＤｒを正式に読み取ることができる
タイミングとの間に大きな時間的ずれ（Δｔ）が生じる
。この結果、メモリー２１の見掛は上のアクセス速度が
遅くなって、システム全体の動作速度が低下するという
問題が生じる。

本発明の目的は、読出データのエラー認識を外部から迅
速に行なえるようにして、エラーチエツクを行なう場合
の見掛は上のアクセス速度を高め、これによって高速か
つ高信頼のシステム構築を可能にする、という技術を提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明ｍ書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれは、下記のとおりである。

すなわち、入カバッファ、アドレスデコーダ、書込みド
ライバ、記憶セル、センス回路、出力バッファなどから
なる記憶回路が集積形成された半導体記憶装置にあって
、パリティ発生回路とパリティチェック回路を上記記憶
回路とともに同一の半導体基板内に集積形成し、入力バ
ッファを介して入力された書込みデータにパリティデー
タを付加させる一方、センス回路から出力された読出デ
ータを出力バッファの入力前にパリティチェックして、
このパリティチェックの結果を上記読出データとともに
半導体記憶装置の外部へ出力させる、というものである
。

〔作用］ 上記した手段によれは、半導体記憶装置の内部にて読出
データが確定すれば、その読出データが外部に出力され
る前からパリティチェックによるエラー検出動作が開始
されることにより、続出データが外部に出力されるタイ
ミングと、その読出データに対するエラー認識が外部か
ら行なえるようになるタイミングとの間の時間差が大幅
に縮小されるようになる。

このように、読出データのエラー認識が外部から迅速に
行なえるようになることにより、エラーチエツクが行わ
れる場合の見掛は上のアクセス速度を高めて、高速かつ
高信頼のシステム構築を可能にする、という目的が達成
される。

［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説明
する。

なお、図において、同一符号は同一あるいは相当部分を
示すものとする。

第１図は本発明の一実施例による半導体記憶装置１０の
内部構成を示したものであって、１は書込データＤｗの
入力バッファ、２はアドレスＡｘの入力バッファ、３は
書込ドライバー、４はスタチック型記憶セルを配した記
憶セルアレイ、５はアドレスデコーダ、６はセンス回路
、７は読出データＤｒの出力バッファ、８はパリティ発
生回路。

９はパリティチェック回路である。

ここで、パリティ発生回路８は、入力バッファ１と書込
ドライバー３の間に設けられ、入力バッファ１を介して
入力された書込データＤｗ（Ａ。

〜Ａｈ）に１ビツトのパリティデータいわゆるパリティ
ビットＡｉが付加されたデータＡ。−Ａｈ。

Ａｉを記憶セルアレイ４内の記憶セルに書き込む。

パリティチェック回路９は、センス回路６と出力バッフ
ァ７の間に設けられ、センス回路６によって感知された
ばかりのパリティビット付読出データＤ　ｒ　’　　（
Ａ　Ｏ−Ａ　ｈ　ｔ　Ａ　ｉ）を読み取り、その読出デ
ータＤｒ’　が出力バッファ７に入力される前にパリテ
ィチェックの論理操作を行なう。このパリティチェック
によって得られるエラー検出出力ＢＳＴ’は、上記読出
データＤｒ’　とともに、出力バッファ７を介して半導
体記憶表２１０の外部へ出力される。ＤｒおよびＢＳＴ
はそれぞれ、出力バッファ７を経て半導体記憶装置１０
の外部に出力された読出データおよびエラー検出出力を
示す。

第２図はパリティチェック回路１０の構成原理とその内
部回路例を示す。

同図に示すように、パリティチェック回路１゜は、被チ
エツク・データのビットとパリティビットからなる論理
入力（Ａ、Ｂ、Ｃ）の排他的論理和をとるゲートによっ
て構成される。この排他的論理和ゲートとしては、例え
ば同図に示すように、入力回路部分をＣＭＯＳトランジ
スタＭｐ、Ｍｎで構成するとともに、出力回路部分をバ
イポーラ・トランジスタＱｌ、Ｑ２で構成するいわゆる
バイポーラ・ＣＭＯＳ論理回路（ＢＣＬ）が適している
。このバイポーラ・ＣＭＯＳ論理回路で構成される排他
的論理和ゲートは、論理信号の伝達段数が１段だけでも
って、パリティチェックのための論理機能をもつことが
できるため、データ入力からエラー検出出力までの遅延
時間を短縮するのに非常に有効である。

第：３図は、上述した半導体記憶装置１０をＣＰＵ３Ｏ
の主メモリー２１として組み込んだマイクロ・コンピュ
ータ・システムの概略構成を示す。

同図において、上記半導体記憶装置１０からなる主メモ
リー２１は、アドレスバスおよびデータバスを介してＣ
ＰＵ２０から書込／読出のアクセスを受ける。主メモリ
ー２１は、ＣＰＵからアドレスを与えられて読出アクセ
スを受けると、指定されたアドレスからの読出データＤ
ｒとともに、その読出データＤｒについてのエラー検出
出力ＢＳＴを出力する。

読出アクセスを行なったＣＰＵ２０は、まず。

エラー検出出力ＢＳＴによってエラーの有無を認識する
。エラー無しを認識した場合には、読出データＤｒを正
式に読み取る。エラー有りを認識した場合には、読取再
試行などの必要なエラ一対策を実行する。

ここで、第４図は、ＣＰＵ２０が主メモリー２１すなわ
ち第１図に示した半導体記憶装置１０からデータＤｒを
読み出すときの動作、いわゆるリードサイクルにおける
動作をタイミングチャートによって示す。

同図において、φはＣＰＵ２０のクロック、ＡＸはＣＰ
Ｕ２０からアドレスバスを介してメモリー２１に与えら
れるアドレス、Ｄｒはメモリー２１からデータバス上に
読み出されてくる読出データ、ＢＳＴはその読出データ
Ｄｒに対するエラー検出出力である。

同図に示すように、半導体記憶装置１０の内部では、読
出データＤｒが外部のデータバス上で確定する以前に、
センス回路６から出力されたばかりの読出データＤ　ｒ
　’　に基づいてエラー検出出力ＢＳＴ’　が作成され
る。この内部で作成されたエラー検出出力ＢＳＴ’　が
、読出データＤｒ’　とともに、出力バッファ７を介し
て外部に出力される。

これにより、半導体記憶装置１０の外部においては、読
出データＤｒとエラー検出出力ＢＳＴの出力タイミング
差が大憎に短縮されるようになる。

場合によっては、読出データＤｒよりもエラー検出出力
ＢＳＴの方が早く出力されるようになる。

この結果、上記ＣＰＵ２０は、主メモリー２１からデー
タバス上に出力された読出データＤｒのエラー認識を早
期に行なって、エラー無しと認識した場合には、直ちに
その読出データを正式に読み取ることができる。また、
エラー有りと認識した場合には、直ちに読取再試行など
のエラ一対策を実行することができる。

以上のように、上述した半導体記憶表ＵＩＯでは、読出
データＤｒが確定するタイミングと、読出データＤｒを
エラー検査して正式に読み取ることができるようになる
タイミングとの間の時間ずれ（Δｔ）を非常に小さくす
ることができる。これにより、読出データＤｒのエラー
認識が外部から迅速に行われるようになって、エラーチ
エツクが行われる場合の見掛は上のアクセス速度が高め
られ、高速かつ高信頼のシステム構築が可能になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、パリティチェックを行なう論理回路部分だけを
さらに高速の論理回路例えばＥＣＬ　（エミッタ結合論
理）で構成することにより、エラー検出出力を読出デー
タに先立って出力させ、読出データが出力された時点で
エラー認識が完了させられるようにすることもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタチック型ＲＡ　
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えばダイナミック型ＲＡＭなどにも
適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれは下記のとおりである
。

すなわち、読出データのエラー認識が外部から迅速に行
なえるようになって、エラーチエツクが行われる場合の
見掛は上のアクセス速度を高め、高速かつ高信頼のシス
テム構築を可能にする、という効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置の内部
構成の要部を示す図、 第２図はパリティチェック回路の構成およびの内部回路
を示す図、 第３図は第１図に示した半導体記憶装置を用いて構成さ
れるマイクロ・コンピュータ・システムの概略構成を示
す図、 第４図は第３図に示したシステムにおける主メモリーの
読出動作例を示すタイミングチャート、第５図は従来の
半導体記憶装置を用いて構成されるマイクロ・コンピュ
ータ・システムの概略構成を示す図、 第６図は第５図に示したシステムにおける主メモリーの
読出動作例を示すタイミングチャートである。 １・・・・書込データＤｗの入力バッファ、２・・・・
アドレスＡｘの入力バッファ、３・・・・書込ドライバ
ー、４・・・・スタチック型記憶セルを配した記憶セル
アレイ、５・・・・アドレスデコーダ、６・・・・セン
ス回路、７・・・・読出データＤｒの出力バッファ、８
・・・・パリティ発生回路、９・・・・パリティチェッ
ク回路。 竿 図 第 図 第 図 第 図 テ’−９Ｔ搾之−−ｔａｃｋ　ｙ１ルの第 図

Claims (1)

1. 【特許請求の範囲】 １、入力バッファ、アドレスデコーダ、書込ドライバ、
   記憶セル、センス回路、出力バッファなどからなる記憶
   回路が集積形成された半導体記憶装置であって、入力バ
   ッファを介して入力された書込データにパリテイデータ
   を付加するパリテイ発生回路と、センス回路から出力さ
   れる読出データを出力バッファの入力前にパリテイチェ
   ックするパリテイチェック回路とが上記記憶回路ととも
   に集積形成された半導体記憶装置。 ２、パリテイチェックを行なう論理回路部分をバイポー
   ラ・ＣＭＯＳ複合論理回路によって構成した特許請求の
   範囲第１項記載の半導体記憶装置。 ３、パリテイチェックを行なう論理回路部分をＥＣＬ（
   エミッタ結合論理）で構成した特許請求の範囲第１項記
   載の半導体記憶装置。