JP2659436B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2659436B2 JP2659436B2 JP1219973A JP21997389A JP2659436B2 JP 2659436 B2 JP2659436 B2 JP 2659436B2 JP 1219973 A JP1219973 A JP 1219973A JP 21997389 A JP21997389 A JP 21997389A JP 2659436 B2 JP2659436 B2 JP 2659436B2
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- Japan
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- signal
- circuit
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- time
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Description
【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 十分なリセット時間を確保して高速かつ確実にアクセ
スしうる半導体記憶装置を提供することを目的とし、 入力アドレス信号の変化を検出して所要の時間幅を有
するアドレス変化検出信号を出力するアドレス変化検出
回路と、前記アドレス変化検出信号に基づいて動作す
る、スペアメモリセルを含むセルアレイおよびその周辺
回路からなる記憶回路と、前記セルアレイ内の不良メモ
リセルをスペアメモリセルに置き換えるための冗長回路
と、を備えた半導体記憶装置において、前記冗長回路の
動作時に少なくとも前記アドレス変化信号と同一もしく
はそれ以上の時間幅を有するシフトパルスを前記記憶回
路に出力するシフトパルス発生回路を備えて構成する。
スしうる半導体記憶装置を提供することを目的とし、 入力アドレス信号の変化を検出して所要の時間幅を有
するアドレス変化検出信号を出力するアドレス変化検出
回路と、前記アドレス変化検出信号に基づいて動作す
る、スペアメモリセルを含むセルアレイおよびその周辺
回路からなる記憶回路と、前記セルアレイ内の不良メモ
リセルをスペアメモリセルに置き換えるための冗長回路
と、を備えた半導体記憶装置において、前記冗長回路の
動作時に少なくとも前記アドレス変化信号と同一もしく
はそれ以上の時間幅を有するシフトパルスを前記記憶回
路に出力するシフトパルス発生回路を備えて構成する。
本発明は半導体記憶装置に関する。
近年、半導体記憶装置においては、記憶容量の大容量
化が要請され、１つのICチップ内に含まれる素子数がの
巨大化しつつある。記憶容量の大容量化に際しては、単
なる大容量化のみでは十分な性能をひき出すことはでき
ない。ここに、動作速度の高速化や歩留りの向上等が問
題となる。大容量化に伴なって素子の微細加工技術の進
歩がみられるが、製造過程で発生する欠陥セルは歩留り
を向上するうえでのひとつの課題であり、かかる欠陥を
救済するための冗長回路技術が採用されている。また、
動作速度の面ではアドレス信号の変化を検出してクロッ
クパルスを発生させるアドレストランジションディテク
タ（以下、ATDという。）の採用により高速化を図って
いる。本発明は、このATD機能および冗長回路を備えた
半導体記憶装置における内部タイミングの適正化に関す
るものである。
化が要請され、１つのICチップ内に含まれる素子数がの
巨大化しつつある。記憶容量の大容量化に際しては、単
なる大容量化のみでは十分な性能をひき出すことはでき
ない。ここに、動作速度の高速化や歩留りの向上等が問
題となる。大容量化に伴なって素子の微細加工技術の進
歩がみられるが、製造過程で発生する欠陥セルは歩留り
を向上するうえでのひとつの課題であり、かかる欠陥を
救済するための冗長回路技術が採用されている。また、
動作速度の面ではアドレス信号の変化を検出してクロッ
クパルスを発生させるアドレストランジションディテク
タ（以下、ATDという。）の採用により高速化を図って
いる。本発明は、このATD機能および冗長回路を備えた
半導体記憶装置における内部タイミングの適正化に関す
るものである。
第３図の従来の半導体記憶装置の概要を示す。第３図
において、外部から入力アドレス信号Ａが入力される
と、入力アドレス信号Ａはアドレスバッファ１に与えら
れる。アドレスバッファ１は入力アドレス信号Ａに対応
するアドレスバッファ出力信号Ｂをデコーダ２、ATDパ
ルス発生回路６、冗長回路７にそれぞれ出力する。
において、外部から入力アドレス信号Ａが入力される
と、入力アドレス信号Ａはアドレスバッファ１に与えら
れる。アドレスバッファ１は入力アドレス信号Ａに対応
するアドレスバッファ出力信号Ｂをデコーダ２、ATDパ
ルス発生回路６、冗長回路７にそれぞれ出力する。
デコーダ２はアドレスバッファ出力信号Ｂをデコード
し、アドレス指定される特定のワード線およびビット線
を選択するデコード出力信号Ｃをセルアレイ３に出力
し、セルアレイ３内のいずれか１つのメモリセルを選択
する。
し、アドレス指定される特定のワード線およびビット線
を選択するデコード出力信号Ｃをセルアレイ３に出力
し、セルアレイ３内のいずれか１つのメモリセルを選択
する。
同時に、ATDパルス発生回路６はアドレスバッファ出
力信号Ｂを受け、そのアドレス変化を検出し、所要の時
間幅（以下、リセット時間という。）t1を有するATDパ
ルス信号Ｄを出力し、セルアレイ３、センサアップ４、
データ出力バッファ５に与える。このリセット時間t1の
間に、セルアレイ３中のビット線、センスアップ４およ
びデータ出力バッファ５等をデータ読出し可能状態にリ
セットする。
力信号Ｂを受け、そのアドレス変化を検出し、所要の時
間幅（以下、リセット時間という。）t1を有するATDパ
ルス信号Ｄを出力し、セルアレイ３、センサアップ４、
データ出力バッファ５に与える。このリセット時間t1の
間に、セルアレイ３中のビット線、センスアップ４およ
びデータ出力バッファ５等をデータ読出し可能状態にリ
セットする。
一方、もし、入力アドレス信号Ａがセルアレイ３内の
不良メモリセルを選択する内容の場合、その不良メモリ
セルのデータは不良アドレス記憶回路８内に予め記憶さ
れており、両者を比較した結果一致したとすると、冗長
回路７は冗長信号Ｅをデコーダ２に出力する。冗長信号
Ｅを受けたデコーダ２は改めてデコードを行ない、冗長
信号Ｅにより指定されるスペアメモリセルを選択するデ
コード出力信号Ｃをセルアレイ３に出力し、当該スペア
メモリセルを選択する。これで、不良メモリセルはスペ
アメモリセルに置換えられる。
不良メモリセルを選択する内容の場合、その不良メモリ
セルのデータは不良アドレス記憶回路８内に予め記憶さ
れており、両者を比較した結果一致したとすると、冗長
回路７は冗長信号Ｅをデコーダ２に出力する。冗長信号
Ｅを受けたデコーダ２は改めてデコードを行ない、冗長
信号Ｅにより指定されるスペアメモリセルを選択するデ
コード出力信号Ｃをセルアレイ３に出力し、当該スペア
メモリセルを選択する。これで、不良メモリセルはスペ
アメモリセルに置換えられる。
上記従来の半導体記憶装置の問題点は、冗長回路７の
動作に伴なってアクセス速度の遅れが生じるという点に
ある。
動作に伴なってアクセス速度の遅れが生じるという点に
ある。
すなわち、第４図に示すように、入力アドレス信号Ａ
の変化時点t0で、ATDパルス信号Ｄが発生し、このATDパ
ルス信号Ｄはt1だけ持続されてセルアレイ３、センスア
ップ４、データ出力バッファ５等のリセット動作が実行
されるのであるが、冗長回路７においてはある一定の動
作の遅れがあるため、冗長信号Ｅは変化時点t0から遅れ
時間t2を経たのち立上ることになる。そうすると、リセ
ット時間t1は実際にはt2分だけ減った時間t3（t3＝t1−
t2）になることになる。t1はリセットに要する時間であ
り、これよりも短い時間t3になることは十分にリセット
できなくなることとなり、アクセス時間が大幅に遅れる
おそれがある。この問題はt1がt0を基準として設定され
ていることに起因する。
の変化時点t0で、ATDパルス信号Ｄが発生し、このATDパ
ルス信号Ｄはt1だけ持続されてセルアレイ３、センスア
ップ４、データ出力バッファ５等のリセット動作が実行
されるのであるが、冗長回路７においてはある一定の動
作の遅れがあるため、冗長信号Ｅは変化時点t0から遅れ
時間t2を経たのち立上ることになる。そうすると、リセ
ット時間t1は実際にはt2分だけ減った時間t3（t3＝t1−
t2）になることになる。t1はリセットに要する時間であ
り、これよりも短い時間t3になることは十分にリセット
できなくなることとなり、アクセス時間が大幅に遅れる
おそれがある。この問題はt1がt0を基準として設定され
ていることに起因する。
そこで、本発明は、十分なリセット時間を確保して高
速かつ確実にアクセスしうる半導体記憶装置を提供する
ことを目的とする。
速かつ確実にアクセスしうる半導体記憶装置を提供する
ことを目的とする。
上記課題を解決するために、本発明は入力アドレス信
号（Ａ）の変化を検出して所要の時間幅（t1）を有する
アドレス変化検出信号（Ｄ）を出力するアドレス変化検
出回路（６）と、前記アドレス変化検出信号（Ｄ）に基
づいて動作する、スペアメモリセルを含むセルアレイ
（３）およびその周辺回路（４、５）からなる記憶回路
と、前記セルアレイ（３）内の不良メモリセルをスペア
メモリセルに置き換えるための冗長回路（７）と、を備
えた半導体記憶装置において、前記冗長回路（７）の動
作時に少なくとも前記アドレス変化信号（Ｄ）と同一も
しくはそれ以上の時間幅（t1）を有するシフトパルス
（Ｅ）を前記記憶回路（３、４、５）に出力するシフト
パルス発生回路（９）を備えて構成する。
号（Ａ）の変化を検出して所要の時間幅（t1）を有する
アドレス変化検出信号（Ｄ）を出力するアドレス変化検
出回路（６）と、前記アドレス変化検出信号（Ｄ）に基
づいて動作する、スペアメモリセルを含むセルアレイ
（３）およびその周辺回路（４、５）からなる記憶回路
と、前記セルアレイ（３）内の不良メモリセルをスペア
メモリセルに置き換えるための冗長回路（７）と、を備
えた半導体記憶装置において、前記冗長回路（７）の動
作時に少なくとも前記アドレス変化信号（Ｄ）と同一も
しくはそれ以上の時間幅（t1）を有するシフトパルス
（Ｅ）を前記記憶回路（３、４、５）に出力するシフト
パルス発生回路（９）を備えて構成する。
本発明によれば、シフトパルス発生回路（９）は冗長
回路（７）の動作時点（冗長信号の出力時点）におい
て、少なくともアドレス変化検出信号（Ｄ）と同一もし
くはそれ以上の時間幅（t1）を有する冗長信号（Ｅ）を
セルアレイ（３）、センスアップ（４）、データ出力バ
ッファ（５）に出力するため、冗長回路（７）の動作遅
れがあっても確実にリセットに必要な時間が確保され
る。
回路（７）の動作時点（冗長信号の出力時点）におい
て、少なくともアドレス変化検出信号（Ｄ）と同一もし
くはそれ以上の時間幅（t1）を有する冗長信号（Ｅ）を
セルアレイ（３）、センスアップ（４）、データ出力バ
ッファ（５）に出力するため、冗長回路（７）の動作遅
れがあっても確実にリセットに必要な時間が確保され
る。
次に、本発明を図面に基づいて説明する。
第１図に本発明の実施例を示す。第１図において、第
３図の従来例と重複する部分には同一の符号を附してそ
の詳細な説明は省略する。
３図の従来例と重複する部分には同一の符号を附してそ
の詳細な説明は省略する。
第１図において、第３図と異なる部分は、冗長回路７
とセルアレイ３、センスアップ４データ出力バッファ５
との間にシフトパルス発生回路９およびORゲート10を介
在させた点である。
とセルアレイ３、センスアップ４データ出力バッファ５
との間にシフトパルス発生回路９およびORゲート10を介
在させた点である。
シフトパルス発生回路９は冗長回路７からの冗長信号
Ｅを受けた時点で時間幅t1（すなわちt1と同一もしくは
それ以上の時間）を有するシフトパルス信号ＦをORゲー
ト10に出力する。
Ｅを受けた時点で時間幅t1（すなわちt1と同一もしくは
それ以上の時間）を有するシフトパルス信号ＦをORゲー
ト10に出力する。
ORゲート10はATDパルス発生回路６からのATDパルス信
号Ｄとシフトパルス発生回路９からのシフトパルス信号
Ｆとの論理和をとり、いずれか早く立上る入力信号（AT
Dパルス信号Ｄ）の入力時点（t0）からいずれか遅く立
下る入力信号（シフトパルス信号Ｆ）の入力時点まで持
続するOR出力信号Ｇをセルアレイ３、センスアップ４、
データ出力バッファ５に出力する。
号Ｄとシフトパルス発生回路９からのシフトパルス信号
Ｆとの論理和をとり、いずれか早く立上る入力信号（AT
Dパルス信号Ｄ）の入力時点（t0）からいずれか遅く立
下る入力信号（シフトパルス信号Ｆ）の入力時点まで持
続するOR出力信号Ｇをセルアレイ３、センスアップ４、
データ出力バッファ５に出力する。
次に、一連の概略動作を説明する。
第２図において、いま、時刻t0で入力アドレス信号Ａ
が変化したとすると、その変化はATDパルス発生回路６
により検出され、ATDパルス発生回路６はATDパルス信号
Ｄを出力する。このATDパルス信号ＤはORゲート10の一
方の入力端に送られる。このとき、入力アドレス信号Ａ
が不良メモリセルに対応するものではない場合には、AT
Dパルス信号ＤはORゲート10を介してセルアレイ３、セ
ンスアップ４、データ出力バッファ５に送られ、セルア
レイ３、センスアップ４、データ出力バッファ５には十
分なリセット時間t1が与えられるので、高速読出しのた
めの準備が完了する。
が変化したとすると、その変化はATDパルス発生回路６
により検出され、ATDパルス発生回路６はATDパルス信号
Ｄを出力する。このATDパルス信号ＤはORゲート10の一
方の入力端に送られる。このとき、入力アドレス信号Ａ
が不良メモリセルに対応するものではない場合には、AT
Dパルス信号ＤはORゲート10を介してセルアレイ３、セ
ンスアップ４、データ出力バッファ５に送られ、セルア
レイ３、センスアップ４、データ出力バッファ５には十
分なリセット時間t1が与えられるので、高速読出しのた
めの準備が完了する。
しかし、もし、入力アドレス信号Ａが不良メモリセル
に対応するものである場合、冗長回路７は遅れ時間t2経
過後に冗長信号Ｅを出力する。この冗長信号Ｅおよびシ
フトパルス発生回路９に与えられる。デコーダ２はこの
冗長信号Ｅに基づいてスペアメモリセルの選択動作を開
始する。一方、シフトパルス発生回路９は冗長信号Ｅに
よりシフトパルス信号Ｆを生成し、このシフトパルス信
号ＦをORゲート10の他方の入力端に出力する。このと
き、ORゲート10の一方の入力端にはすでにATDパルス信
号Ｄが与えられている。シフトパルス信号ＦはＤと同一
の時間幅t1を有する。その結果、ORゲート10から出力さ
れるOR出力信号Ｇはt2とt1との和（Ｇ＝t1＋t2）の時間
幅を有することになる。このOR出力信号Ｇはセルアレイ
３、センスアップ４、データ出力バッファ５に与えら
れ、これらはリセットに必要なリセット時間t1を受ける
ので、確実にリセットされることになる。また、アクセ
ス動作としては時間t2分だけ遅れることになるが、従来
のような不完全なリセットによる動作遅延に比べて確実
なリセットが行えるので、全体として高速性の妨げとは
ならない。
に対応するものである場合、冗長回路７は遅れ時間t2経
過後に冗長信号Ｅを出力する。この冗長信号Ｅおよびシ
フトパルス発生回路９に与えられる。デコーダ２はこの
冗長信号Ｅに基づいてスペアメモリセルの選択動作を開
始する。一方、シフトパルス発生回路９は冗長信号Ｅに
よりシフトパルス信号Ｆを生成し、このシフトパルス信
号ＦをORゲート10の他方の入力端に出力する。このと
き、ORゲート10の一方の入力端にはすでにATDパルス信
号Ｄが与えられている。シフトパルス信号ＦはＤと同一
の時間幅t1を有する。その結果、ORゲート10から出力さ
れるOR出力信号Ｇはt2とt1との和（Ｇ＝t1＋t2）の時間
幅を有することになる。このOR出力信号Ｇはセルアレイ
３、センスアップ４、データ出力バッファ５に与えら
れ、これらはリセットに必要なリセット時間t1を受ける
ので、確実にリセットされることになる。また、アクセ
ス動作としては時間t2分だけ遅れることになるが、従来
のような不完全なリセットによる動作遅延に比べて確実
なリセットが行えるので、全体として高速性の妨げとは
ならない。
以上の通り、本発明によれば、冗長回路の動作時にお
いて記憶回路のリセット動作の遅れが生じても、シフト
パルス発生回路はATDパルス信号と同様の時間幅を有す
る冗長信号を記憶回路に与えることができるため、内部
タイミングの適正化が可能であり、確実なデータアクセ
スが可能となる。
いて記憶回路のリセット動作の遅れが生じても、シフト
パルス発生回路はATDパルス信号と同様の時間幅を有す
る冗長信号を記憶回路に与えることができるため、内部
タイミングの適正化が可能であり、確実なデータアクセ
スが可能となる。
第１図は本発明の実施例のブロック図、 第２図は本発明の実施例の動作タイムチャート、 第３図は従来例のブロック図、 第４図は従来例の動作タイムチャートである。 １……アドレスバッファ ２……デコーダ ３……セルアレイ ４……センスアップ ５……データ出力バッファ ６……ATDパルス発生回路 ７……冗長回路 ８……不良アドレス記憶回路 ９……シフトパルス発生回路 10……ORゲート Ａ……入力アドレス信号 Ｂ……アドレスバッファ出力信号 Ｃ……デコード出力信号 Ｄ……ATDパルス信号 Ｅ……冗長信号 Ｆ……シフトパルス信号 Ｇ……OR出力信号
Claims (1)
- 【請求項１】入力アドレス信号（Ａ）の変化を検出して
所要の時間幅（t1）を有するアドレス変化検出信号
（Ｄ）を出力するアドレス変化検出回路（６）と、前記
アドレス変化検出信号（Ｄ）に基づいて動作する、スペ
アメモリセルを含むセルアレイ（３）およびその周辺回
路（４、５）からなる記憶回路と、前記セルアレイ
（３）内の不良メモリセルをスペアメモリセルに置き換
えるための冗長回路（７）と、を備えた半導体記憶装置
において、 前記冗長回路（７）の動作時に少なくとも前記アドレス
変化信号（Ｄ）と同一もしくはそれ以上の時間幅（t1）
を有するシフトパルス（Ｅ）を前記記憶回路（３、４、
５）に出力するシフトパルス発生回路（９）を備えたこ
とを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219973A JP2659436B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
| US07/570,057 US5197030A (en) | 1989-08-25 | 1990-08-20 | Semiconductor memory device having redundant memory cells |
| DE69025516T DE69025516D1 (de) | 1989-08-25 | 1990-08-21 | Halbleiter-Speichergerät mit redundanten Speicherzellen |
| EP90309123A EP0414477B1 (en) | 1989-08-25 | 1990-08-21 | Semiconductor memory device having redundant memory cells |
| KR1019900013047A KR940005697B1 (ko) | 1989-08-25 | 1990-08-23 | 용장 메모리 셀을 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219973A JP2659436B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0383299A JPH0383299A (ja) | 1991-04-09 |
| JP2659436B2 true JP2659436B2 (ja) | 1997-09-30 |
Family
ID=16743932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219973A Expired - Lifetime JP2659436B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5197030A (ja) |
| EP (1) | EP0414477B1 (ja) |
| JP (1) | JP2659436B2 (ja) |
| KR (1) | KR940005697B1 (ja) |
| DE (1) | DE69025516D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990016069A1 (en) * | 1989-06-12 | 1990-12-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2619170B2 (ja) * | 1990-10-02 | 1997-06-11 | 株式会社東芝 | 半導体メモリ及びその試験方法 |
| JPH06139797A (ja) * | 1992-10-22 | 1994-05-20 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| US5323360A (en) * | 1993-05-03 | 1994-06-21 | Motorola Inc. | Localized ATD summation for a memory |
| KR0172844B1 (ko) * | 1995-12-11 | 1999-03-30 | 문정환 | 반도체 메모리 소자의 리페어 회로 |
| EP0798642B1 (en) * | 1996-03-29 | 2001-11-07 | STMicroelectronics S.r.l. | Redundancy management method and architecture, particularly for non-volatile memories |
| GB9609834D0 (en) * | 1996-05-10 | 1996-07-17 | Memory Corp Plc | Semiconductor device |
| DE19821459A1 (de) * | 1998-05-13 | 1999-11-18 | Siemens Ag | Anordnung zur Redundanzauswertung bei einem Halbleiterspeicherchip |
| US6175936B1 (en) * | 1998-07-17 | 2001-01-16 | Lucent Technologies Inc. | Apparatus for detecting faults in multiple computer memories |
| JP2000243096A (ja) | 1998-12-11 | 2000-09-08 | Toshiba Corp | パルス発生回路及び半導体メモリ |
| US6571348B1 (en) | 1999-04-06 | 2003-05-27 | Genesis Semiconductor, Inc. | Method of and apparatus for providing look ahead column redundancy access within a memory |
| US10127979B2 (en) | 2016-03-11 | 2018-11-13 | Western Digital Technologies, Inc. | Memory cell located pulse generator |
| US10381408B2 (en) | 2016-03-24 | 2019-08-13 | Western Digital Technologies, Inc. | Method to fabricate discrete vertical transistors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963091A (ja) * | 1982-09-30 | 1984-04-10 | Fujitsu Ltd | スタテイツクメモリ回路 |
| EP0121394B1 (en) * | 1983-03-28 | 1991-10-23 | Fujitsu Limited | Static semiconductor memory device incorporating redundancy memory cells |
| JPS59203299A (ja) * | 1983-05-06 | 1984-11-17 | Nec Corp | 冗長ビット付メモリ |
| US4558435A (en) * | 1983-05-31 | 1985-12-10 | Rca Corporation | Memory system |
| JPS60117492A (ja) * | 1983-11-29 | 1985-06-24 | Fujitsu Ltd | 半導体記憶装置 |
| US4800552A (en) * | 1985-12-18 | 1989-01-24 | Fujitsu Limited | Semiconductor memory device with reset signal generating circuit |
| JPS6324494A (ja) * | 1986-07-17 | 1988-02-01 | 富士通株式会社 | 警報システムにおける異常表示方法 |
| JP2577724B2 (ja) * | 1986-07-31 | 1997-02-05 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63244494A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体記憶装置 |
| US4953130A (en) * | 1988-06-27 | 1990-08-28 | Texas Instruments, Incorporated | Memory circuit with extended valid data output time |
-
1989
- 1989-08-25 JP JP1219973A patent/JP2659436B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-20 US US07/570,057 patent/US5197030A/en not_active Expired - Lifetime
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- 1990-08-21 EP EP90309123A patent/EP0414477B1/en not_active Expired - Lifetime
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