JP2000243096A - パルス発生回路及び半導体メモリ - Google Patents
パルス発生回路及び半導体メモリInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】
【課題】電源電圧に依存せずに常に一定パルス幅のパル
ス信号を出力する。 【解決手段】キャパシタ１２と、入力信号ＩＮに応答し
てキャパシタ１２を一定電流で充電する定電流源回路１
４と、キャパシタ１２における充電電圧を所定の基準電
圧Ｖｒｅｆと比較することによってパルス信号ＯＵＴを
出力する差動増幅回路１１とを具備する。
ス信号を出力する。 【解決手段】キャパシタ１２と、入力信号ＩＮに応答し
てキャパシタ１２を一定電流で充電する定電流源回路１
４と、キャパシタ１２における充電電圧を所定の基準電
圧Ｖｒｅｆと比較することによってパルス信号ＯＵＴを
出力する差動増幅回路１１とを具備する。
Description
【０００１】
【発明の属する技術分野】この発明は、トリガ信号に応
答して所定パルス幅のパルス信号を出力するパルス発生
回路及びこのパルス発生回路を備えた半導体メモリに係
り、特にパルス信号のパルス幅の電源電圧依存性をなく
すようにした改良に関する。
答して所定パルス幅のパルス信号を出力するパルス発生
回路及びこのパルス発生回路を備えた半導体メモリに係
り、特にパルス信号のパルス幅の電源電圧依存性をなく
すようにした改良に関する。
【０００２】
【従来の技術】半導体メモリでは、アドレスの変化を捕
らえて発生されるパルス信号をトリガとして用いて一定
パルス幅のタイミング信号を生成し、このタイミング信
号によってメモリ内部の各回路の動作を制御している。
らえて発生されるパルス信号をトリガとして用いて一定
パルス幅のタイミング信号を生成し、このタイミング信
号によってメモリ内部の各回路の動作を制御している。
【０００３】図１４は、トリガ信号に応答してパルス信
号を発生する従来のパルス発生回路の構成を示してい
る。この回路は、多段縦続接続された偶数個（本例では
６個）のインバータＩＮＶ１〜ＩＮＶ６と、最終段を除
く偶数段目の各インバータの出力ノードと接地電圧ノー
ドとの間及び初段を除く奇数段目の各インバータの出力
ノードと電源電圧ノードとの間にそれぞれ接続されたキ
ャパシタＣと、最終段を除く偶数段目の各インバータの
出力ノードと電源電圧ノードとの間にソース、ドレイン
間が挿入され、各ゲートが初段のインバータＩＮＶ１の
出力ノードに接続されたＰチャネルトランジスタＴＰ
と、初段を除く奇数段目の各インバータの出力ノードと
接地電圧ノードとの間にソース、ドレイン間が挿入さ
れ、各ゲートがトリガ信号の入力ノードに接続されたＮ
チャネルトランジスタＴＮとから構成されている。
号を発生する従来のパルス発生回路の構成を示してい
る。この回路は、多段縦続接続された偶数個（本例では
６個）のインバータＩＮＶ１〜ＩＮＶ６と、最終段を除
く偶数段目の各インバータの出力ノードと接地電圧ノー
ドとの間及び初段を除く奇数段目の各インバータの出力
ノードと電源電圧ノードとの間にそれぞれ接続されたキ
ャパシタＣと、最終段を除く偶数段目の各インバータの
出力ノードと電源電圧ノードとの間にソース、ドレイン
間が挿入され、各ゲートが初段のインバータＩＮＶ１の
出力ノードに接続されたＰチャネルトランジスタＴＰ
と、初段を除く奇数段目の各インバータの出力ノードと
接地電圧ノードとの間にソース、ドレイン間が挿入さ
れ、各ゲートがトリガ信号の入力ノードに接続されたＮ
チャネルトランジスタＴＮとから構成されている。
【０００４】図１５は、上記図１４のパルス発生回路の
動作の一例を示すタイミングチャートである。なお、こ
こでは初段のインバータＩＮＶ１に入力されるトリガ信
号をＩＮ、初段から最終段のインバータＩＮＶ１〜ＩＮ
Ｖ６の出力ノードの信号をＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ
５、ＯＵＴで示している。
動作の一例を示すタイミングチャートである。なお、こ
こでは初段のインバータＩＮＶ１に入力されるトリガ信
号をＩＮ、初段から最終段のインバータＩＮＶ１〜ＩＮ
Ｖ６の出力ノードの信号をＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ
５、ＯＵＴで示している。
【０００５】いま、パルス幅Ｔａの信号ＩＮが入力され
ると、信号Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５及びＯＵＴが
それぞれＬ、Ｈ、Ｌ、Ｈ、Ｌ及びＨレベルに初期設定さ
れる。
ると、信号Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５及びＯＵＴが
それぞれＬ、Ｈ、Ｌ、Ｈ、Ｌ及びＨレベルに初期設定さ
れる。
【０００６】次に、信号ＩＮがＬレベルに下がると、初
段のインバータＩＮＶ１の出力ノードの信号Ｖ１が初期
値のＬレベルから直ちにＨレベルに立ち上がる。この
後、次段のインバータＩＮＶ２の出力ノードの信号Ｖ２
が初期値のＨレベルからＬレベルに向かって降下を開始
するが、その出力ノードにはキャパシタＣが接続されて
いるので、その下がり方はなだらかなものになる。
段のインバータＩＮＶ１の出力ノードの信号Ｖ１が初期
値のＬレベルから直ちにＨレベルに立ち上がる。この
後、次段のインバータＩＮＶ２の出力ノードの信号Ｖ２
が初期値のＨレベルからＬレベルに向かって降下を開始
するが、その出力ノードにはキャパシタＣが接続されて
いるので、その下がり方はなだらかなものになる。
【０００７】そして、時刻Ｔｂに信号Ｖ２が次段のイン
バータＩＮＶ３の回路閾値電圧よりも低くなると、この
インバータＩＮＶ３の出力ノードの信号Ｖ３が初期値の
ＬレベルからＨレベルに向かって上昇を開始する。この
場合にも、その出力ノードにはキャパシタＣが接続され
ているので、その上がり方はなだらかなものになる。
バータＩＮＶ３の回路閾値電圧よりも低くなると、この
インバータＩＮＶ３の出力ノードの信号Ｖ３が初期値の
ＬレベルからＨレベルに向かって上昇を開始する。この
場合にも、その出力ノードにはキャパシタＣが接続され
ているので、その上がり方はなだらかなものになる。
【０００８】時刻Ｔｃに、信号Ｖ３が次段のインバータ
ＩＮＶ４の回路閾値電圧よりも高くなると、このインバ
ータＩＮＶ４の出力ノードの信号Ｖ４が初期値のＨレベ
ルからＬレベルに向かって降下を開始する。この場合に
も、その出力ノードにはキャパシタＣが接続されている
ので、その下がり方はなだらかなものになる。
ＩＮＶ４の回路閾値電圧よりも高くなると、このインバ
ータＩＮＶ４の出力ノードの信号Ｖ４が初期値のＨレベ
ルからＬレベルに向かって降下を開始する。この場合に
も、その出力ノードにはキャパシタＣが接続されている
ので、その下がり方はなだらかなものになる。
【０００９】時刻Ｔｄに、信号Ｖ４が次段のインバータ
ＩＮＶ５の回路閾値電圧よりも低くなると、このインバ
ータＩＮＶ５の出力ノードの信号Ｖ５が初期値のＬレベ
ルからＨレベルに向かって上昇を開始する。この場合に
も、インバータＩＮＶ５の出力ノードにはキャパシタが
接続されているので、その上がり方はなだらかなものに
なる。
ＩＮＶ５の回路閾値電圧よりも低くなると、このインバ
ータＩＮＶ５の出力ノードの信号Ｖ５が初期値のＬレベ
ルからＨレベルに向かって上昇を開始する。この場合に
も、インバータＩＮＶ５の出力ノードにはキャパシタが
接続されているので、その上がり方はなだらかなものに
なる。
【００１０】時刻Ｔｅに、信号Ｖ５が最終段のインバー
タＩＮＶ６の回路閾値電圧よりも高くなると、このイン
バータＩＮＶ６の出力ノードの信号ＯＵＴが初期値のＨ
レベルから直ちにＬレベルに降下する。
タＩＮＶ６の回路閾値電圧よりも高くなると、このイン
バータＩＮＶ６の出力ノードの信号ＯＵＴが初期値のＨ
レベルから直ちにＬレベルに降下する。
【００１１】すなわち、このパルス発生回路は、トリガ
信号である信号ＩＮが入力されると所定のパルス幅を持
つ信号ＯＵＴを出力する。そして、出力信号ＯＵＴのパ
ルス幅は、インバータＩＮＶ２〜ＩＮＶ５の各出力ノー
ドに接続されているキャパシタＣの値と、それぞれの出
力ノードを充放電する各インバータを構成するＰチャネ
ルもしくはＮチャネルトランジスタ（インバータＩＮＶ
２、ＩＮＶ４ではＮチャネルトランジスタ、インバータ
ＩＮＶ３、ＩＮＶ５ではＰチャネルトランジスタ）の素
子サイズと、各インバータの回路閾値電圧、特にインバ
ータＩＮＶ３〜ＩＮＶ６の回路閾値電圧に応じて決定さ
れる。
信号である信号ＩＮが入力されると所定のパルス幅を持
つ信号ＯＵＴを出力する。そして、出力信号ＯＵＴのパ
ルス幅は、インバータＩＮＶ２〜ＩＮＶ５の各出力ノー
ドに接続されているキャパシタＣの値と、それぞれの出
力ノードを充放電する各インバータを構成するＰチャネ
ルもしくはＮチャネルトランジスタ（インバータＩＮＶ
２、ＩＮＶ４ではＮチャネルトランジスタ、インバータ
ＩＮＶ３、ＩＮＶ５ではＰチャネルトランジスタ）の素
子サイズと、各インバータの回路閾値電圧、特にインバ
ータＩＮＶ３〜ＩＮＶ６の回路閾値電圧に応じて決定さ
れる。
【００１２】
【発明が解決しようとする課題】ところで、図１４の従
来回路では、各インバータに供給されている電源電圧の
値によって各インバータの回路閾値電圧や各インバータ
を構成するＰチャネル及びＮチャネルトランジスタの電
流駆動能力が変動する。このため、出力信号ＯＵＴのパ
ルス幅は電源電圧依存性を持つことになる。例えば、電
源電圧が高い方にシフトすると出力信号ＯＵＴのパルス
幅は短くなり、逆に低い方にシフトすると長くなる。
来回路では、各インバータに供給されている電源電圧の
値によって各インバータの回路閾値電圧や各インバータ
を構成するＰチャネル及びＮチャネルトランジスタの電
流駆動能力が変動する。このため、出力信号ＯＵＴのパ
ルス幅は電源電圧依存性を持つことになる。例えば、電
源電圧が高い方にシフトすると出力信号ＯＵＴのパルス
幅は短くなり、逆に低い方にシフトすると長くなる。
【００１３】また、このようなパルス発生回路を半導体
メモリ内に設けて内部回路の動作を制御する場合に、パ
ルス発生回路で発生されるパルス信号のパルス幅の電源
電圧依存性を考慮して、電源電圧が高く、パルス幅が短
くても、回路例えばイコライズ回路やラッチ回路が誤動
作をしないように設定しておくと、電源電圧が低くな
り、パルス幅が長くなると、イコライズ回路やラッチ回
路の動作を制御するためのパルス信号のパルス幅が長く
なる。これより、アクセスタイムが遅くなったり、パワ
ーダウンするようなものでは消費電力が増大する等の問
題が発生する。
メモリ内に設けて内部回路の動作を制御する場合に、パ
ルス発生回路で発生されるパルス信号のパルス幅の電源
電圧依存性を考慮して、電源電圧が高く、パルス幅が短
くても、回路例えばイコライズ回路やラッチ回路が誤動
作をしないように設定しておくと、電源電圧が低くな
り、パルス幅が長くなると、イコライズ回路やラッチ回
路の動作を制御するためのパルス信号のパルス幅が長く
なる。これより、アクセスタイムが遅くなったり、パワ
ーダウンするようなものでは消費電力が増大する等の問
題が発生する。
【００１４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電源電圧に依存せずに
常に一定のパルス幅を持つパルス信号を出力することが
できるパルス発生回路及びこのパルス発生回路を備えた
半導体メモリを提供することである。
されたものであり、その目的は、電源電圧に依存せずに
常に一定のパルス幅を持つパルス信号を出力することが
できるパルス発生回路及びこのパルス発生回路を備えた
半導体メモリを提供することである。
【００１５】
【課題を解決するための手段】この発明のパルス発生回
路は、充電が行われるキャパシタと、制御信号に応答し
て前記キャパシタを一定電流で充電する充電制御回路
と、前記キャパシタにおける充電電圧を基準電圧と比較
し、その比較結果に基づいてパルス信号を出力する比較
回路とを具備している。
路は、充電が行われるキャパシタと、制御信号に応答し
て前記キャパシタを一定電流で充電する充電制御回路
と、前記キャパシタにおける充電電圧を基準電圧と比較
し、その比較結果に基づいてパルス信号を出力する比較
回路とを具備している。
【００１６】この発明の半導体メモリは、メモリセルを
有するメモリセルアレイと、前記メモリセルアレイのメ
モリセルを選択するためのアドレス信号を受け、このア
ドレス信号の切り替わりを検知してパルス信号を発生す
るアドレス遷移検知回路と、前記アドレス遷移検知回路
で発生されるパルス信号に応答してタイミング信号を発
生するタイミング制御回路と、前記タイミング制御回路
で発生されるタイミング信号に基づいて動作が制御さ
れ、前記メモリセルからの読み出しデータを検知するデ
ータ検知回路とを具備し、前記タイミング制御回路は、
充電が行われるキャパシタと、前記パルス信号に応答し
て前記キャパシタを一定電流で充電する充電制御回路
と、前記キャパシタにおける充電電圧を所定の基準電圧
と比較し、この比較結果に応じて前記タイミング信号を
出力する比較回路とを有して構成される。
有するメモリセルアレイと、前記メモリセルアレイのメ
モリセルを選択するためのアドレス信号を受け、このア
ドレス信号の切り替わりを検知してパルス信号を発生す
るアドレス遷移検知回路と、前記アドレス遷移検知回路
で発生されるパルス信号に応答してタイミング信号を発
生するタイミング制御回路と、前記タイミング制御回路
で発生されるタイミング信号に基づいて動作が制御さ
れ、前記メモリセルからの読み出しデータを検知するデ
ータ検知回路とを具備し、前記タイミング制御回路は、
充電が行われるキャパシタと、前記パルス信号に応答し
て前記キャパシタを一定電流で充電する充電制御回路
と、前記キャパシタにおける充電電圧を所定の基準電圧
と比較し、この比較結果に応じて前記タイミング信号を
出力する比較回路とを有して構成される。
【００１７】また、この発明の半導体メモリは、メモリ
セルを有するメモリセルアレイと、前記メモリセルアレ
イのメモリセルを選択するためのアドレス信号を受け、
このアドレス信号の切り替わりを検知してパルス信号を
発生するアドレス遷移検知回路と、前記アドレス遷移検
知回路で発生されるパルス信号に応答してタイミング信
号を発生するタイミング制御回路と、前記タイミング制
御回路で発生されるタイミング信号に基づいて動作が制
御され、前記メモリセルからの読み出しデータを検知す
るデータ検知回路と、前記タイミング制御回路で発生さ
れるタイミング信号に基づいて動作が制御され、前記デ
ータ検知回路で検知されたデータをラッチするラッチ回
路と、前記ラッチ回路の出力を受け、データを出力する
出力バッファ回路とを具備し、前記タイミング制御回路
は、前記アドレス遷移検知回路で発生される前記パルス
信号を受けて、前記アドレス信号が切り替わった後の所
定の期間、前記データ検知回路が動作するように前記タ
イミングを発生して前記データ検知回路に供給し、前記
データ検知回路における検知データが確定した後に、前
記ラッチ回路がこの検知データを通過して前記出力バッ
ファ回路に出力するように前記タイミングを発生して前
記ラッチ回路に供給する。
セルを有するメモリセルアレイと、前記メモリセルアレ
イのメモリセルを選択するためのアドレス信号を受け、
このアドレス信号の切り替わりを検知してパルス信号を
発生するアドレス遷移検知回路と、前記アドレス遷移検
知回路で発生されるパルス信号に応答してタイミング信
号を発生するタイミング制御回路と、前記タイミング制
御回路で発生されるタイミング信号に基づいて動作が制
御され、前記メモリセルからの読み出しデータを検知す
るデータ検知回路と、前記タイミング制御回路で発生さ
れるタイミング信号に基づいて動作が制御され、前記デ
ータ検知回路で検知されたデータをラッチするラッチ回
路と、前記ラッチ回路の出力を受け、データを出力する
出力バッファ回路とを具備し、前記タイミング制御回路
は、前記アドレス遷移検知回路で発生される前記パルス
信号を受けて、前記アドレス信号が切り替わった後の所
定の期間、前記データ検知回路が動作するように前記タ
イミングを発生して前記データ検知回路に供給し、前記
データ検知回路における検知データが確定した後に、前
記ラッチ回路がこの検知データを通過して前記出力バッ
ファ回路に出力するように前記タイミングを発生して前
記ラッチ回路に供給する。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。
実施の形態により説明する。
【００１９】図１はこの発明に係るパルス発生回路の第
１の実施の形態による概略的な構成を示している。
１の実施の形態による概略的な構成を示している。
【００２０】差動増幅回路（比較回路）１１の第１の入
力端子（＋）と接地電圧の供給ノードとの間にはキャパ
シタ１２が接続されている。さらに、第１の入力端子
（＋）と接地電圧の供給ノードとの間にはスイッチ回路
１３が接続されている。また、電源電圧ＶＤＤの供給ノ
ードと第１の入力端子（＋）との間には、入力信号（制
御信号）ＩＮに応答して上記キャパシタ１２を一定電流
で充電する定電流源回路（充電制御回路）１４が接続さ
れている。
力端子（＋）と接地電圧の供給ノードとの間にはキャパ
シタ１２が接続されている。さらに、第１の入力端子
（＋）と接地電圧の供給ノードとの間にはスイッチ回路
１３が接続されている。また、電源電圧ＶＤＤの供給ノ
ードと第１の入力端子（＋）との間には、入力信号（制
御信号）ＩＮに応答して上記キャパシタ１２を一定電流
で充電する定電流源回路（充電制御回路）１４が接続さ
れている。
【００２１】上記差動増幅回路１１の第２の入力端子
（−）には、基準電圧発生回路１５で発生される一定値
の基準電圧Ｖｒｅｆが供給される。また、上記差動増幅
回路１１の出力端子にはインバータ１６が接続されてお
り、このインバータ１６からパルス信号ＯＵＴが出力さ
れる。
（−）には、基準電圧発生回路１５で発生される一定値
の基準電圧Ｖｒｅｆが供給される。また、上記差動増幅
回路１１の出力端子にはインバータ１６が接続されてお
り、このインバータ１６からパルス信号ＯＵＴが出力さ
れる。
【００２２】このような構成でなるパルス発生回路で
は、入力信号ＩＮが供給される前、すなわち入力信号Ｉ
ＮがＬレベルのとき、スイッチ回路１３はオフしてい
る。また、このとき、予めキャパシタ１２は電源電圧Ｖ
ＤＤまで充電されており、差動増幅回路１１の出力信号
はＨレベルになっており、インバータ１６の出力信号Ｏ
ＵＴはＬレベルになっている。
は、入力信号ＩＮが供給される前、すなわち入力信号Ｉ
ＮがＬレベルのとき、スイッチ回路１３はオフしてい
る。また、このとき、予めキャパシタ１２は電源電圧Ｖ
ＤＤまで充電されており、差動増幅回路１１の出力信号
はＨレベルになっており、インバータ１６の出力信号Ｏ
ＵＴはＬレベルになっている。
【００２３】次に、定電流源回路１４に入力信号ＩＮが
供給されると、この定電流源回路１４から一定電流が出
力される。また、スイッチ回路１３は入力信号ＩＮがＨ
レベルの期間にオンしており、入力信号ＩＮがＬレベル
に落ちてスイッチ回路１３がオフした後に、キャパシタ
１２がこの一定電流によって充電され始める。そして、
差動増幅回路１１により、キャパシタ１２による充電電
圧が基準電圧Ｖｒｅｆと比較され、その比較結果がイン
バータ１６によって反転されて出力信号ＯＵＴが得られ
る。
供給されると、この定電流源回路１４から一定電流が出
力される。また、スイッチ回路１３は入力信号ＩＮがＨ
レベルの期間にオンしており、入力信号ＩＮがＬレベル
に落ちてスイッチ回路１３がオフした後に、キャパシタ
１２がこの一定電流によって充電され始める。そして、
差動増幅回路１１により、キャパシタ１２による充電電
圧が基準電圧Ｖｒｅｆと比較され、その比較結果がイン
バータ１６によって反転されて出力信号ＯＵＴが得られ
る。
【００２４】ここで、定電流源回路１４から出力される
電流の値は電源電圧ＶＤＤの値に左右されず常に一定で
あり、電源電圧が変動しても変化しない。従って、入力
信号ＩＮが供給される毎に、常にその一定時間後にキャ
パシタ１２の充電電圧が基準電圧Ｖｒｅｆを越えて、イ
ンバータ１６からは常に一定パルス幅のパルス信号ＯＵ
Ｔが出力される。
電流の値は電源電圧ＶＤＤの値に左右されず常に一定で
あり、電源電圧が変動しても変化しない。従って、入力
信号ＩＮが供給される毎に、常にその一定時間後にキャ
パシタ１２の充電電圧が基準電圧Ｖｒｅｆを越えて、イ
ンバータ１６からは常に一定パルス幅のパルス信号ＯＵ
Ｔが出力される。
【００２５】図２は、図１に示したパルス発生回路の一
部を具体化して示す回路図である。図示するように、ス
イッチ回路１３は、ソース・ドレイン間が差動増幅回路
１１の第１の入力端子（＋）と接地電圧の供給ノードと
の間に接続され、ゲートに入力信号ＩＮが供給されるＮ
チャネルトランジスタ１７によって構成されている。
部を具体化して示す回路図である。図示するように、ス
イッチ回路１３は、ソース・ドレイン間が差動増幅回路
１１の第１の入力端子（＋）と接地電圧の供給ノードと
の間に接続され、ゲートに入力信号ＩＮが供給されるＮ
チャネルトランジスタ１７によって構成されている。
【００２６】定電流源回路１４は、３個のＰチャネルト
ランジスタ１８〜２０と１個のＮチャネルトランジスタ
２１とから構成されている。上記Ｐチャネルトランジス
タ１８のソースは電源電圧ＶＤＤの供給ノードに接続さ
れている。このトランジスタ１８のドレインには２個の
Ｐチャネルトランジスタ１９、２０のソースが接続され
ている。上記両トランジスタ１９、２０のゲートは共通
に接続されており、このゲート共通接続ノードにはトラ
ンジスタ１９のドレインが接続されている。さらに、上
記トランジスタ１９のドレインにはＮチャネルトランジ
スタ２１のドレインが接続されており、このトランジス
タ２１のソースは接地電圧の供給ノードに接続されてい
る。また、トランジスタ２１のゲートには基準電圧Ｖｒ
ｅｆが供給される。上記トランジスタ２０のドレインは
差動増幅回路１１の第１の入力端子（＋）とキャパシタ
１２との共通接続ノードに接続されている。
ランジスタ１８〜２０と１個のＮチャネルトランジスタ
２１とから構成されている。上記Ｐチャネルトランジス
タ１８のソースは電源電圧ＶＤＤの供給ノードに接続さ
れている。このトランジスタ１８のドレインには２個の
Ｐチャネルトランジスタ１９、２０のソースが接続され
ている。上記両トランジスタ１９、２０のゲートは共通
に接続されており、このゲート共通接続ノードにはトラ
ンジスタ１９のドレインが接続されている。さらに、上
記トランジスタ１９のドレインにはＮチャネルトランジ
スタ２１のドレインが接続されており、このトランジス
タ２１のソースは接地電圧の供給ノードに接続されてい
る。また、トランジスタ２１のゲートには基準電圧Ｖｒ
ｅｆが供給される。上記トランジスタ２０のドレインは
差動増幅回路１１の第１の入力端子（＋）とキャパシタ
１２との共通接続ノードに接続されている。
【００２７】すなわち、上記定電流源回路１４は、ゲー
トに基準電圧Ｖｒｅｆが供給されているトランジスタ２
１に基準電圧Ｖｒｅｆに応じた電流Ｉ１を流し、カレン
トミラー回路を構成する２個のトランジスタ１９、２０
の入力側のトランジスタ１９にこの電流Ｉ１を入力し、
電流Ｉ２を出力側のトランジスタ２０から流し出すこと
によってキャパシタ１２の充電を行うものである。な
お、定電流源回路１４内トランジスタ１８は、入力信号
ＩＮに応答して上記カレントミラー回路に電流を流した
り遮断したりする制御を行うスイッチとして作用する。
トに基準電圧Ｖｒｅｆが供給されているトランジスタ２
１に基準電圧Ｖｒｅｆに応じた電流Ｉ１を流し、カレン
トミラー回路を構成する２個のトランジスタ１９、２０
の入力側のトランジスタ１９にこの電流Ｉ１を入力し、
電流Ｉ２を出力側のトランジスタ２０から流し出すこと
によってキャパシタ１２の充電を行うものである。な
お、定電流源回路１４内トランジスタ１８は、入力信号
ＩＮに応答して上記カレントミラー回路に電流を流した
り遮断したりする制御を行うスイッチとして作用する。
【００２８】図３は、図２に示すパルス発生回路の動作
の一例を示すタイミングチャートである。なお、ここで
はＰチャネルトランジスタ１９、２０のソース共通接続
ノードにおける信号をＶ１、トランジスタ１９、２０の
ゲート共通接続ノードにおける信号をＶ２、差動増幅回
路１１の第１の入力端子（＋）における信号、すなわち
キャパシタ１２の充電信号をＶ３、差動増幅回路１１の
出力端子における信号をＶ４で示している。
の一例を示すタイミングチャートである。なお、ここで
はＰチャネルトランジスタ１９、２０のソース共通接続
ノードにおける信号をＶ１、トランジスタ１９、２０の
ゲート共通接続ノードにおける信号をＶ２、差動増幅回
路１１の第１の入力端子（＋）における信号、すなわち
キャパシタ１２の充電信号をＶ３、差動増幅回路１１の
出力端子における信号をＶ４で示している。
【００２９】いま、時刻０で信号ＩＮがＨレベルに立ち
上がると、Ｎチャネルトランジスタ１７がオンし、信号
Ｖ３がＬレベルに放電される。このとき、差動増幅回路
１１の出力端子における信号Ｖ４はＬレベルであり、イ
ンバータ１６の出力である信号ＯＵＴはＨレベルであ
る。
上がると、Ｎチャネルトランジスタ１７がオンし、信号
Ｖ３がＬレベルに放電される。このとき、差動増幅回路
１１の出力端子における信号Ｖ４はＬレベルであり、イ
ンバータ１６の出力である信号ＯＵＴはＨレベルであ
る。
【００３０】次に、時刻Ｔａで信号ＩＮがＬレベルに下
がると、Ｎチャネルトランジスタ１７がオフし、さらに
Ｐチャネルトランジスタ１８がオンし、Ｐチャネルトラ
ンジスタ１９には基準電圧Ｖｒｅｆに応じた一定電流Ｉ
１が流れ、Ｐチャネルトランジスタ２０には電流Ｉ２が
流れる。そして、キャパシタ１２がこの一定電流Ｉ２に
よって充電され始める。
がると、Ｎチャネルトランジスタ１７がオフし、さらに
Ｐチャネルトランジスタ１８がオンし、Ｐチャネルトラ
ンジスタ１９には基準電圧Ｖｒｅｆに応じた一定電流Ｉ
１が流れ、Ｐチャネルトランジスタ２０には電流Ｉ２が
流れる。そして、キャパシタ１２がこの一定電流Ｉ２に
よって充電され始める。
【００３１】ここで、Ｐチャネルトランジスタ２０が五
極管領域で動作するならば、このトランジスタ２０に流
れる電流Ｉ２は、ゲートを共通にしているＰチャネルト
ランジスタ１９に流れる電流Ｉ１に比例したものとな
る。例えば、２個のトランジスタ１９、２０のチャネル
幅が同じに設定されているならば、Ｉ２はＩ１に一致す
る。
極管領域で動作するならば、このトランジスタ２０に流
れる電流Ｉ２は、ゲートを共通にしているＰチャネルト
ランジスタ１９に流れる電流Ｉ１に比例したものとな
る。例えば、２個のトランジスタ１９、２０のチャネル
幅が同じに設定されているならば、Ｉ２はＩ１に一致す
る。
【００３２】トランジスタ２０が五極管領域で動作する
ための条件は、その閾値電圧の絶対値を｜ＶｔｈＰ｜と
すると、 Ｖ３≦Ｖ２−｜ＶｔｈＰ｜ … （１） を満たすことである。
ための条件は、その閾値電圧の絶対値を｜ＶｔｈＰ｜と
すると、 Ｖ３≦Ｖ２−｜ＶｔｈＰ｜ … （１） を満たすことである。
【００３３】また、基準電圧ＶｒｅｆはＮチャネルトラ
ンジスタ２１のゲートに供給されており、このトランジ
スタ２１が五極管領域で動作するならば、このトランジ
スタ２１に流れる電流も定電流となる。そして、トラン
ジスタ２１が五極管領域で動作するための条件は、その
閾値電圧ＶｔｈＮとすると、 Ｖ２≧Ｖｒｅｆ−ＶｔｈＮ … （２） を満たすことである。
ンジスタ２１のゲートに供給されており、このトランジ
スタ２１が五極管領域で動作するならば、このトランジ
スタ２１に流れる電流も定電流となる。そして、トラン
ジスタ２１が五極管領域で動作するための条件は、その
閾値電圧ＶｔｈＮとすると、 Ｖ２≧Ｖｒｅｆ−ＶｔｈＮ … （２） を満たすことである。
【００３４】そして、差動増幅回路１１により、キャパ
シタ１２による充電電圧（信号Ｖ３）が基準電圧Ｖｒｅ
ｆと比較され、信号Ｖ３の値が基準電圧Ｖｒｅｆを越え
た時刻Ｔｂの時に差動増幅回路１１の出力ノードの信号
Ｖ４がＨレベルに反転し、この信号Ｖ４がインバータ１
６によって反転されることにより出力信号ＯＵＴがＬレ
ベルとなり、出力信号ＯＵＴのパルス期間が終了する。
シタ１２による充電電圧（信号Ｖ３）が基準電圧Ｖｒｅ
ｆと比較され、信号Ｖ３の値が基準電圧Ｖｒｅｆを越え
た時刻Ｔｂの時に差動増幅回路１１の出力ノードの信号
Ｖ４がＨレベルに反転し、この信号Ｖ４がインバータ１
６によって反転されることにより出力信号ＯＵＴがＬレ
ベルとなり、出力信号ＯＵＴのパルス期間が終了する。
【００３５】ここで、先の不等号式（１）、（２）を満
たしているならば、定電流源回路１４から出力される電
流の値Ｉ２は電源電圧ＶＤＤの値に左右されず、常に一
定であるから、入力信号ＩＮが供給される毎に、常にそ
の一定時間後にキャパシタ１２の充電電圧が基準電圧Ｖ
ｒｅｆを越え、インバータ１６からは常に一定パルス幅
のパルス信号ＯＵＴが出力される。
たしているならば、定電流源回路１４から出力される電
流の値Ｉ２は電源電圧ＶＤＤの値に左右されず、常に一
定であるから、入力信号ＩＮが供給される毎に、常にそ
の一定時間後にキャパシタ１２の充電電圧が基準電圧Ｖ
ｒｅｆを越え、インバータ１６からは常に一定パルス幅
のパルス信号ＯＵＴが出力される。
【００３６】ところで、上記図１及び図２に示すパルス
発生回路において、信号Ｖ４がＨレベルに反転しかつ信
号ＯＵＴがＬレベルに反転する図３中の時刻Ｔｂでは、
信号Ｖ３の電圧値はＶｒｅｆよりもわずかに大きい程度
である。従って、このパルス発生回路からの出力信号Ｏ
ＵＴの変化を受けて、図示しない次段の回路が動作し、
この次段回路が動作したことによって電源ノイズが発生
する。この電源ノイズは差動増幅回路１１にも伝えられ
る。
発生回路において、信号Ｖ４がＨレベルに反転しかつ信
号ＯＵＴがＬレベルに反転する図３中の時刻Ｔｂでは、
信号Ｖ３の電圧値はＶｒｅｆよりもわずかに大きい程度
である。従って、このパルス発生回路からの出力信号Ｏ
ＵＴの変化を受けて、図示しない次段の回路が動作し、
この次段回路が動作したことによって電源ノイズが発生
する。この電源ノイズは差動増幅回路１１にも伝えられ
る。
【００３７】一般に、差動増幅回路１１の第１の入力端
子（＋）からみた外部容量の値と、第２の入力端子
（−）からみた外部容量の値とは異なるので、上記電源
ノイズが差動増幅回路１１に伝わることにより、信号Ｖ
３の電圧と基準電圧Ｖｒｅｆの大小関係が逆転する可能
性がある。この大小関係が逆転すると、パルス回路が誤
動作することになる。
子（＋）からみた外部容量の値と、第２の入力端子
（−）からみた外部容量の値とは異なるので、上記電源
ノイズが差動増幅回路１１に伝わることにより、信号Ｖ
３の電圧と基準電圧Ｖｒｅｆの大小関係が逆転する可能
性がある。この大小関係が逆転すると、パルス回路が誤
動作することになる。
【００３８】そこで、次に上記のような電源ノイズによ
る誤動作を防止するようにしたこの発明の第２の実施の
形態によるパルス発生回路について説明する。
る誤動作を防止するようにしたこの発明の第２の実施の
形態によるパルス発生回路について説明する。
【００３９】図４は、その概略的な構成を示しており、
この実施の形態によるパルス発生回路が図１のものと異
なる点は、電源電圧ＶＤＤの供給ノードと差動増幅回路
１１の第１の入力端子（＋）との間にスイッチ回路２２
が新たに接続されていることである。そして、上記スイ
ッチ回路２２はインバータ１６から出力されるパルス信
号ＯＵＴで導通制御される。
この実施の形態によるパルス発生回路が図１のものと異
なる点は、電源電圧ＶＤＤの供給ノードと差動増幅回路
１１の第１の入力端子（＋）との間にスイッチ回路２２
が新たに接続されていることである。そして、上記スイ
ッチ回路２２はインバータ１６から出力されるパルス信
号ＯＵＴで導通制御される。
【００４０】図５は、図４に示したパルス発生回路の一
部を具体化して示す回路図であり、上記スイッチ回路２
２は図示するように、ソース・ドレイン間が電源電圧Ｖ
ＤＤの供給ノードと差動増幅回路１１の第１の入力端子
（＋）との間に接続され、ゲートにインバータ１６から
の出力信号ＯＵＴが供給されるＰチャネルトランジスタ
２３によって構成されている。
部を具体化して示す回路図であり、上記スイッチ回路２
２は図示するように、ソース・ドレイン間が電源電圧Ｖ
ＤＤの供給ノードと差動増幅回路１１の第１の入力端子
（＋）との間に接続され、ゲートにインバータ１６から
の出力信号ＯＵＴが供給されるＰチャネルトランジスタ
２３によって構成されている。
【００４１】図６は図５に示すパルス発生回路の動作の
一例を示すタイミングチャートであり、図３の場合と同
様にＰチャネルトランジスタ１９、２０のソース共通接
続ノードにおける信号をＶ１、トランジスタ１９、２０
のゲート共通接続ノードにおける信号をＶ２、差動増幅
回路１１の第１の入力端子（＋）における信号をＶ３、
差動増幅回路１１の出力端子における信号をＶ４で示し
ている。
一例を示すタイミングチャートであり、図３の場合と同
様にＰチャネルトランジスタ１９、２０のソース共通接
続ノードにおける信号をＶ１、トランジスタ１９、２０
のゲート共通接続ノードにおける信号をＶ２、差動増幅
回路１１の第１の入力端子（＋）における信号をＶ３、
差動増幅回路１１の出力端子における信号をＶ４で示し
ている。
【００４２】図６において、入力信号ＩＮが入力するこ
とによってキャパシタ１２が充電され、時刻Ｔｂで信号
Ｖ３の値が基準電圧Ｖｒｅｆを越えることによって、差
動増幅回路１１の出力ノードの信号Ｖ４がＨレベルに反
転した後、この信号Ｖ４がインバータ１６によって反転
されることにより出力信号ＯＵＴがＬレベルとなり、出
力信号ＯＵＴのパルス期間が終了するまでの動作は図３
の場合と同じである。
とによってキャパシタ１２が充電され、時刻Ｔｂで信号
Ｖ３の値が基準電圧Ｖｒｅｆを越えることによって、差
動増幅回路１１の出力ノードの信号Ｖ４がＨレベルに反
転した後、この信号Ｖ４がインバータ１６によって反転
されることにより出力信号ＯＵＴがＬレベルとなり、出
力信号ＯＵＴのパルス期間が終了するまでの動作は図３
の場合と同じである。
【００４３】そして、この実施の形態では、出力信号Ｏ
ＵＴがＬレベルに反転した後に、Ｐチャネルトランジス
タ２３が導通する。これにより、時刻Ｔｂにおいて基準
電圧Ｖｒｅｆに近い値であった信号Ｖ３の電圧値はＶｒ
ｅｆよりも十分に大きい電源電圧ＶＤＤに設定される。
ＵＴがＬレベルに反転した後に、Ｐチャネルトランジス
タ２３が導通する。これにより、時刻Ｔｂにおいて基準
電圧Ｖｒｅｆに近い値であった信号Ｖ３の電圧値はＶｒ
ｅｆよりも十分に大きい電源電圧ＶＤＤに設定される。
【００４４】この結果、このパルス発生回路からの出力
信号ＯＵＴの変化を受けて、図示しない次段の回路が動
作し、この次段回路が動作したことによって電源ノイズ
が発生し、この電源ノイズが差動増幅回路１１にも伝え
られたとしても、既に信号Ｖ３の電圧が基準電圧Ｖｒｅ
ｆよりも十分に高くなっているので、電源ノイズの影響
によって差動増幅回路１１の出力信号Ｖ４が反転するこ
とが防止される。
信号ＯＵＴの変化を受けて、図示しない次段の回路が動
作し、この次段回路が動作したことによって電源ノイズ
が発生し、この電源ノイズが差動増幅回路１１にも伝え
られたとしても、既に信号Ｖ３の電圧が基準電圧Ｖｒｅ
ｆよりも十分に高くなっているので、電源ノイズの影響
によって差動増幅回路１１の出力信号Ｖ４が反転するこ
とが防止される。
【００４５】上記トランジスタ２３は、次に入力信号Ｉ
Ｎが入力され、トランジスタ１３がオンして差動増幅回
路１１の出力信号Ｖ４がＬレベルに反転し、さらにイン
バータ１６の出力信号ＯＵＴがＨレベルに反転した後に
元のオフ状態にされる。
Ｎが入力され、トランジスタ１３がオンして差動増幅回
路１１の出力信号Ｖ４がＬレベルに反転し、さらにイン
バータ１６の出力信号ＯＵＴがＨレベルに反転した後に
元のオフ状態にされる。
【００４６】図７は、上記第１及び第２の実施の形態の
パルス発生回路で用いられる基準電圧発生回路１５の詳
細な回路構成を示している。この基準電圧発生回路はバ
ンド・ギャップ・レファレンス（Band Gap Reference）
回路（以下、ＢＧＲ回路と称する）としてよく知られた
ものであり、電源電圧ＶＤＤの供給ノードと基準電圧Ｖ
ｒｅｆの出力ノードとの間にソース、ドレイン間が挿入
されたＰチャネルトランジスタ３１と、基準電圧Ｖｒｅ
ｆの出力ノードと接地電圧の供給ノードとの間に直列に
接続された抵抗３２及び１個のダイオード３３と、基準
電圧Ｖｒｅｆの出力ノードと接地電圧の供給ノードとの
間に直列に接続された２個の抵抗３４、３５及びＮ個
（Ｎは正の整数）のダイオード３６−１、…３６−Ｎ
と、第１の入力端子（＋）と第２の入力端子（−）を有
し、第１の入力端子（＋）に上記抵抗３２とダイオード
３３との直列接続ノード３７における電圧Ｖａが供給さ
れ、第２の入力端子（−）に上記２個の抵抗３４と３５
の直列接続ノード３８における電圧Ｖｂが供給される差
動増幅回路３９とから構成されている。
パルス発生回路で用いられる基準電圧発生回路１５の詳
細な回路構成を示している。この基準電圧発生回路はバ
ンド・ギャップ・レファレンス（Band Gap Reference）
回路（以下、ＢＧＲ回路と称する）としてよく知られた
ものであり、電源電圧ＶＤＤの供給ノードと基準電圧Ｖ
ｒｅｆの出力ノードとの間にソース、ドレイン間が挿入
されたＰチャネルトランジスタ３１と、基準電圧Ｖｒｅ
ｆの出力ノードと接地電圧の供給ノードとの間に直列に
接続された抵抗３２及び１個のダイオード３３と、基準
電圧Ｖｒｅｆの出力ノードと接地電圧の供給ノードとの
間に直列に接続された２個の抵抗３４、３５及びＮ個
（Ｎは正の整数）のダイオード３６−１、…３６−Ｎ
と、第１の入力端子（＋）と第２の入力端子（−）を有
し、第１の入力端子（＋）に上記抵抗３２とダイオード
３３との直列接続ノード３７における電圧Ｖａが供給さ
れ、第２の入力端子（−）に上記２個の抵抗３４と３５
の直列接続ノード３８における電圧Ｖｂが供給される差
動増幅回路３９とから構成されている。
【００４７】なお、上記ダイオード３３、３６−１、…
３６−Ｎに代えてダイオード接続されたＭＯＳトランジ
スタを用いることもできる。
３６−Ｎに代えてダイオード接続されたＭＯＳトランジ
スタを用いることもできる。
【００４８】このような構成でなる回路において、得ら
れる基準電圧Ｖｒｅｆの値は、ノード３７の電圧Ｖａと
ノード３８の電圧Ｖｂとが一致した時に安定状態とな
り、抵抗３４と３５の抵抗値をＲ１、Ｒ２、抵抗３５と
ダイオード３６−１との直列接続ノードの電圧をＶｃと
すると、基準電圧Ｖｒｅｆの値は下記の式で与えられ
る。
れる基準電圧Ｖｒｅｆの値は、ノード３７の電圧Ｖａと
ノード３８の電圧Ｖｂとが一致した時に安定状態とな
り、抵抗３４と３５の抵抗値をＲ１、Ｒ２、抵抗３５と
ダイオード３６−１との直列接続ノードの電圧をＶｃと
すると、基準電圧Ｖｒｅｆの値は下記の式で与えられ
る。
【００４９】 Ｖｒｅｆ＝Ｖａ＋（Ｒ１／Ｒ２）×（Ｖａ−Ｖｃ） … （３） ここで、各ダイオードの順方向降下電圧をＶｆとする
と、ＶａはＶｆ、ＶｃはＮ×Ｖｆとなる。
と、ＶａはＶｆ、ＶｃはＮ×Ｖｆとなる。
【００５０】従って、上記（３）式で与えられる基準電
圧Ｖｒｅｆは電源電圧依存性を持たず、抵抗３４と３５
の抵抗比と、直列接続されたダイオード３６−１、…３
６−Ｎの個数Ｎに応じた一定値となる。
圧Ｖｒｅｆは電源電圧依存性を持たず、抵抗３４と３５
の抵抗比と、直列接続されたダイオード３６−１、…３
６−Ｎの個数Ｎに応じた一定値となる。
【００５１】図８は、図７のＢＧＲ回路における差動増
幅回路３９の詳細な回路構成を示している。この回路
は、２個のＰチャネルトランジスタ４１、４２と３個の
Ｎチャネルトランジスタ４３、４４、４５とから構成さ
れており、Ｎチャネルトランジスタ４３、４４の各ゲー
トが第１の入力端子（＋）、第２の入力端子（−）に相
当し、Ｐチャネルトランジスタ４２とＮチャネルトラン
ジスタ４４の共通ドレインが出力端子に相当する。
幅回路３９の詳細な回路構成を示している。この回路
は、２個のＰチャネルトランジスタ４１、４２と３個の
Ｎチャネルトランジスタ４３、４４、４５とから構成さ
れており、Ｎチャネルトランジスタ４３、４４の各ゲー
トが第１の入力端子（＋）、第２の入力端子（−）に相
当し、Ｐチャネルトランジスタ４２とＮチャネルトラン
ジスタ４４の共通ドレインが出力端子に相当する。
【００５２】このような構成の差動増幅回路において、
Ｎチャネルトランジスタ４３のゲートの電位がＮチャネ
ルトランジスタ４４のゲートの電位よりも高い時に、出
力信号ＯＵＴは電源電圧ＶＤＤに近いＨレベルとなり、
逆にＮチャネルトランジスタ４３のゲートの電位がＮチ
ャネルトランジスタ４４のゲートの電位よりも低い時に
は、出力信号ＯＵＴは接地電圧に近いＬレベルとなる。
また、Ｎチャネルトランジスタ４３、４４のゲートの電
位が実質的に同じ電位の時には、出力信号ＯＵＴはＰチ
ャネルトランジスタ４１、４２のゲート共通接続ノード
における電位と実質的に同じ電位となる。
Ｎチャネルトランジスタ４３のゲートの電位がＮチャネ
ルトランジスタ４４のゲートの電位よりも高い時に、出
力信号ＯＵＴは電源電圧ＶＤＤに近いＨレベルとなり、
逆にＮチャネルトランジスタ４３のゲートの電位がＮチ
ャネルトランジスタ４４のゲートの電位よりも低い時に
は、出力信号ＯＵＴは接地電圧に近いＬレベルとなる。
また、Ｎチャネルトランジスタ４３、４４のゲートの電
位が実質的に同じ電位の時には、出力信号ＯＵＴはＰチ
ャネルトランジスタ４１、４２のゲート共通接続ノード
における電位と実質的に同じ電位となる。
【００５３】ここで、一般的には、Ｐチャネルトランジ
スタ４１、４２としてチャネル幅、チャネル長とも実質
的に同一サイズのものが使用され、Ｎチャネルトランジ
スタ４３、４４としてチャネル幅、チャネル長とも実質
的に同一サイズのものが使用される。
スタ４１、４２としてチャネル幅、チャネル長とも実質
的に同一サイズのものが使用され、Ｎチャネルトランジ
スタ４３、４４としてチャネル幅、チャネル長とも実質
的に同一サイズのものが使用される。
【００５４】図９は、図１及び図２または図４及び図５
に示すパルス発生回路を備えた、この発明に係る半導体
メモリの第１の実施の形態による構成を示すブロック図
である。なお、図９ではデータの読み出し系の回路の構
成のみを示しており、書き込み系の回路の構成について
は図示を省略している。
に示すパルス発生回路を備えた、この発明に係る半導体
メモリの第１の実施の形態による構成を示すブロック図
である。なお、図９ではデータの読み出し系の回路の構
成のみを示しており、書き込み系の回路の構成について
は図示を省略している。
【００５５】図９において、メモリセルアレイ５１には
図示しない複数のメモリセルが設けられている。また、
メモリセルアレイ５１内には図示しないそれぞれ複数の
ワード線及びビット線が設けられている。
図示しない複数のメモリセルが設けられている。また、
メモリセルアレイ５１内には図示しないそれぞれ複数の
ワード線及びビット線が設けられている。
【００５６】アドレスバッファ５２は、メモリ外部から
入力されるアドレス信号ＡＤＤをバッファ増幅して内部
アドレス信号を出力する。アドレスバッファ５２から出
力される内部アドレス信号はロウデコーダ５３及びカラ
ムデコーダ５４に供給される。
入力されるアドレス信号ＡＤＤをバッファ増幅して内部
アドレス信号を出力する。アドレスバッファ５２から出
力される内部アドレス信号はロウデコーダ５３及びカラ
ムデコーダ５４に供給される。
【００５７】ロウデコーダ５３は、アドレスバッファ５
２から出力される内部アドレス信号に基づいてメモリセ
ルアレイ５１内のワード線を選択駆動する。カラムデコ
ーダ５４は、アドレスバッファ５２から出力される内部
アドレス信号に基づいてカラム選択ゲート回路５５を制
御する。このカラム選択ゲート回路５５は、メモリセル
アレイ５１のカラム（ビット線）を、カラムデコーダ５
４からのデコード出力に応じて選択する。カラム選択ゲ
ート回路５５にはセンスアンプ５６が接続されている。
２から出力される内部アドレス信号に基づいてメモリセ
ルアレイ５１内のワード線を選択駆動する。カラムデコ
ーダ５４は、アドレスバッファ５２から出力される内部
アドレス信号に基づいてカラム選択ゲート回路５５を制
御する。このカラム選択ゲート回路５５は、メモリセル
アレイ５１のカラム（ビット線）を、カラムデコーダ５
４からのデコード出力に応じて選択する。カラム選択ゲ
ート回路５５にはセンスアンプ５６が接続されている。
【００５８】センスアンプ５６は、タイミング信号ＡＳ
Ａによって活性化制御され、活性状態のときに、カラム
選択ゲート回路５５によって選択されたビット線に生じ
る電位差を増幅して読み出しデータをセンスする。セン
スアンプ５６でセンスされたデータは第１のデータラッ
チ回路５７に供給される。第１のデータラッチ回路５７
は、タイミング信号ＤＬＰ１に基づいて動作が制御さ
れ、センスアンプ５６でセンスされたデータをそのまま
通過させるかあるいはラッチする。第１のデータラッチ
回路５７の出力は第２のデータラッチ回路５７に供給さ
れる。第２のデータラッチ回路５８は、タイミング信号
ＤＬＰ２に基づいて動作が制御され、第１のデータラッ
チ回路５７の出力をそのまま通過させるかあるいはラッ
チする。第２のデータラッチ回路５８の出力は出力バッ
ファ５９を経由してメモリ外部に読み出しデータＤｏｕ
ｔとして出力される。
Ａによって活性化制御され、活性状態のときに、カラム
選択ゲート回路５５によって選択されたビット線に生じ
る電位差を増幅して読み出しデータをセンスする。セン
スアンプ５６でセンスされたデータは第１のデータラッ
チ回路５７に供給される。第１のデータラッチ回路５７
は、タイミング信号ＤＬＰ１に基づいて動作が制御さ
れ、センスアンプ５６でセンスされたデータをそのまま
通過させるかあるいはラッチする。第１のデータラッチ
回路５７の出力は第２のデータラッチ回路５７に供給さ
れる。第２のデータラッチ回路５８は、タイミング信号
ＤＬＰ２に基づいて動作が制御され、第１のデータラッ
チ回路５７の出力をそのまま通過させるかあるいはラッ
チする。第２のデータラッチ回路５８の出力は出力バッ
ファ５９を経由してメモリ外部に読み出しデータＤｏｕ
ｔとして出力される。
【００５９】一方、アドレスバッファ５２から出力され
る内部アドレス信号はアドレス・トランジション・デイ
テクタ（アドレス遷移検知回路、以下ＡＴＤと称する）
６０にも供給される。ＡＴＤ６０は、内部アドレス信号
の切り替わり（すなわち外部アドレス信号の切り替わり
と等価）を検知してパルス信号ΦＡＴＤを発生する。こ
のパルス信号ΦＡＴＤはタイミング制御回路６１に供給
される。
る内部アドレス信号はアドレス・トランジション・デイ
テクタ（アドレス遷移検知回路、以下ＡＴＤと称する）
６０にも供給される。ＡＴＤ６０は、内部アドレス信号
の切り替わり（すなわち外部アドレス信号の切り替わり
と等価）を検知してパルス信号ΦＡＴＤを発生する。こ
のパルス信号ΦＡＴＤはタイミング制御回路６１に供給
される。
【００６０】タイミング制御回路６１は、ＡＴＤ６０で
発生されるパルス信号ΦＡＴＤに応答して、センスアン
プ５６の活性化制御を行うためのタイミング信号ＡＳ
Ａ、第１のデータラッチ回路５７の動作を制御するため
のタイミングＤＬＰ１及び第２のデータラッチ回路５８
の動作を制御するためのタイミングＤＬＰ２を始めとす
る、半導体メモリ内の各種回路の動作を制御するための
種々のタイミング信号を発生する。
発生されるパルス信号ΦＡＴＤに応答して、センスアン
プ５６の活性化制御を行うためのタイミング信号ＡＳ
Ａ、第１のデータラッチ回路５７の動作を制御するため
のタイミングＤＬＰ１及び第２のデータラッチ回路５８
の動作を制御するためのタイミングＤＬＰ２を始めとす
る、半導体メモリ内の各種回路の動作を制御するための
種々のタイミング信号を発生する。
【００６１】ここで、上記タイミング制御回路６１に
は、種々のタイミング信号を発生するために、図１及び
図２または図４及び図５に示すようなパルス発生回路が
複数設けられている。
は、種々のタイミング信号を発生するために、図１及び
図２または図４及び図５に示すようなパルス発生回路が
複数設けられている。
【００６２】図１０は上記タイミング制御回路６１にお
いて、上記タイミング信号ＡＳＡ、ＤＬＰ１及びＤＬＰ
２を発生する回路部分を抽出して示す回路図である。こ
こでは図１及び図２または図４及び図５に示すものと同
様の回路構成を有する２個のパルス発生回路７１、７２
が設けられている。一方のパルス発生回路７１にはＡＴ
Ｄ６０で発生されるパルス信号ΦＡＴＤが入力される。
このパルス発生回路７２の出力は他方のパルス発生回路
７２に入力されるとともに、インバータ７３によって反
転され、このインバータ７３から第１のデータラッチ回
路５７の動作を制御するためのタイミングＤＬＰ１が出
力される。また、パルス発生回路７２からはセンスアン
プ５６の活性化制御を行うためのタイミング信号ＡＳＡ
が出力される。上記両タイミングＤＬＰ１及びＡＳＡは
ＮＡＮＤ回路７４に入力され、このＮＡＮＤ回路７４か
ら第２のデータラッチ回路５８の動作を制御するための
タイミングＤＬＰ２が出力される。
いて、上記タイミング信号ＡＳＡ、ＤＬＰ１及びＤＬＰ
２を発生する回路部分を抽出して示す回路図である。こ
こでは図１及び図２または図４及び図５に示すものと同
様の回路構成を有する２個のパルス発生回路７１、７２
が設けられている。一方のパルス発生回路７１にはＡＴ
Ｄ６０で発生されるパルス信号ΦＡＴＤが入力される。
このパルス発生回路７２の出力は他方のパルス発生回路
７２に入力されるとともに、インバータ７３によって反
転され、このインバータ７３から第１のデータラッチ回
路５７の動作を制御するためのタイミングＤＬＰ１が出
力される。また、パルス発生回路７２からはセンスアン
プ５６の活性化制御を行うためのタイミング信号ＡＳＡ
が出力される。上記両タイミングＤＬＰ１及びＡＳＡは
ＮＡＮＤ回路７４に入力され、このＮＡＮＤ回路７４か
ら第２のデータラッチ回路５８の動作を制御するための
タイミングＤＬＰ２が出力される。
【００６３】図１１は、図９に示すような構成の半導体
メモリの動作の一例を示すタイミングチャートである。
いま、メモリ外部から入力されるアドレス信号ＡＤＤが
切り替わると、この切り替わりを受けてＡＴＤ６０から
パルス信号ΦＡＴＤが出力される。さらにこのパルス信
号ΦＡＴＤを受けてタイミング制御回路６１は各種タイ
ミング信号を発生するが、まず、図１０中のパルス発生
回路７２から出力されるタイミング信号ＡＳＡがＨレベ
ルに立ち上がる。これによりセンスアンプ５６が活性化
され、カラム選択ゲート回路５５によって選択されたビ
ット線に予め読み出されたメモリセルのデータのセンス
が開始される。
メモリの動作の一例を示すタイミングチャートである。
いま、メモリ外部から入力されるアドレス信号ＡＤＤが
切り替わると、この切り替わりを受けてＡＴＤ６０から
パルス信号ΦＡＴＤが出力される。さらにこのパルス信
号ΦＡＴＤを受けてタイミング制御回路６１は各種タイ
ミング信号を発生するが、まず、図１０中のパルス発生
回路７２から出力されるタイミング信号ＡＳＡがＨレベ
ルに立ち上がる。これによりセンスアンプ５６が活性化
され、カラム選択ゲート回路５５によって選択されたビ
ット線に予め読み出されたメモリセルのデータのセンス
が開始される。
【００６４】また、タイミング信号ＡＳＡがＨレベルに
立ち上がった後に、図１０中のインバータ７３から出力
されるタイミング信号ＤＬＰ１がＬレベルに立ち下が
る。信号ＤＬＰ１がＬレベルのとき、第１のデータラッ
チ回路５７はラッチ状態が解除され、センスアンプ５６
でセンスされたデータを通過する。一方、このとき、第
２のデータラッチ回路５８はセンスアンプ５６でセンス
された以前のデータをラッチしている。
立ち上がった後に、図１０中のインバータ７３から出力
されるタイミング信号ＤＬＰ１がＬレベルに立ち下が
る。信号ＤＬＰ１がＬレベルのとき、第１のデータラッ
チ回路５７はラッチ状態が解除され、センスアンプ５６
でセンスされたデータを通過する。一方、このとき、第
２のデータラッチ回路５８はセンスアンプ５６でセンス
された以前のデータをラッチしている。
【００６５】次に、センスアンプ５６が活性化され、セ
ンスデータが確定した後（図１１中にＤａｔａの立ち上
がりとして示している）、パルス発生回路７１から出力
される信号がＬレベルに立ち下がり、タイミング信号Ｄ
ＬＰ１がＨレベルに立ち上がる。これにより、第１のデ
ータラッチ回路５７がラッチ状態となり、確定したセン
スデータがこの第１のデータラッチ回路５７でラッチさ
れる（図１１中にＤｌａｔ１として示している）。ま
た、タイミング信号ＤＬＰ１がＨレベルに立ち上がった
後にＮＡＮＤ回路７４の出力であるタイミング信号ＤＬ
Ｐ２がＬレベルに立ち下がり、これにより第２のデータ
ラッチ回路５８のラッチ状態が解除され、第１のデータ
ラッチ回路５７でラッチされているデータが出力される
（図１１中にＤｌａｔ２として示している）。そして、
データＤｌａｔ２が出力バッファ５９に入力され、メモ
リ外部に読み出しデータＤｏｕｔとして出力される。
ンスデータが確定した後（図１１中にＤａｔａの立ち上
がりとして示している）、パルス発生回路７１から出力
される信号がＬレベルに立ち下がり、タイミング信号Ｄ
ＬＰ１がＨレベルに立ち上がる。これにより、第１のデ
ータラッチ回路５７がラッチ状態となり、確定したセン
スデータがこの第１のデータラッチ回路５７でラッチさ
れる（図１１中にＤｌａｔ１として示している）。ま
た、タイミング信号ＤＬＰ１がＨレベルに立ち上がった
後にＮＡＮＤ回路７４の出力であるタイミング信号ＤＬ
Ｐ２がＬレベルに立ち下がり、これにより第２のデータ
ラッチ回路５８のラッチ状態が解除され、第１のデータ
ラッチ回路５７でラッチされているデータが出力される
（図１１中にＤｌａｔ２として示している）。そして、
データＤｌａｔ２が出力バッファ５９に入力され、メモ
リ外部に読み出しデータＤｏｕｔとして出力される。
【００６６】ここで、データの読み出し後、ある所定の
時間内にアドレスが切り替わらないでいると、タイミン
グ信号ＡＳＡが所定のタイミングでＬレベルに立ち下が
り、センスアンプ５６が非活性状態となり、さらにタイ
ミング信号ＤＬＰ２がＨレベルになって第２のデータラ
ッチ回路５８がラッチ状態になる。これにより、センス
アンプ５６がパワーダウンして無駄な電流がセンスアン
プ５６で消費されないようにすることができる。
時間内にアドレスが切り替わらないでいると、タイミン
グ信号ＡＳＡが所定のタイミングでＬレベルに立ち下が
り、センスアンプ５６が非活性状態となり、さらにタイ
ミング信号ＤＬＰ２がＨレベルになって第２のデータラ
ッチ回路５８がラッチ状態になる。これにより、センス
アンプ５６がパワーダウンして無駄な電流がセンスアン
プ５６で消費されないようにすることができる。
【００６７】このような半導体メモリにおいて、データ
アクセスのスピードは、タイミング信号ＡＳＡ、ＤＬＰ
１及びＤＬＰ２のタイミング時間によってほぼ決定され
る。従って、上記両パルス発生回路７１、７２の出力パ
ルス幅の電源電圧依存性を極力無くすことが半導体メモ
リとしての性能を向上させることにつながる。この実施
の形態の半導体メモリでは、パルス発生回路７１、７２
として図１及び図２または図４及び図５に示すようにパ
ルス幅の電源電圧依存性を持たない回路を用いており、
電源電圧の変動を考慮することなくタイミング信号ＡＳ
Ａ、ＤＬＰ１及びＤＬＰ２のタイミング時間を最短にす
ることができるので、データアクセスのスピードの向上
を図ることができる。
アクセスのスピードは、タイミング信号ＡＳＡ、ＤＬＰ
１及びＤＬＰ２のタイミング時間によってほぼ決定され
る。従って、上記両パルス発生回路７１、７２の出力パ
ルス幅の電源電圧依存性を極力無くすことが半導体メモ
リとしての性能を向上させることにつながる。この実施
の形態の半導体メモリでは、パルス発生回路７１、７２
として図１及び図２または図４及び図５に示すようにパ
ルス幅の電源電圧依存性を持たない回路を用いており、
電源電圧の変動を考慮することなくタイミング信号ＡＳ
Ａ、ＤＬＰ１及びＤＬＰ２のタイミング時間を最短にす
ることができるので、データアクセスのスピードの向上
を図ることができる。
【００６８】一方、センス期間にセンスアンプ５６には
大きな電流が流れる。また、センスアンプ５６における
消費電力は、半導体メモリの内部回路の中で比較的多
い。
大きな電流が流れる。また、センスアンプ５６における
消費電力は、半導体メモリの内部回路の中で比較的多
い。
【００６９】一般に、センスアンプの動作速度の電源電
圧依存性と、タイミング制御回路で発生されるセンスア
ンプの動作を制御する制御信号のパルス幅の電源電圧依
存性とは整合しておらず、従って、従来ではこの制御信
号のパルス幅を無駄に長くして電源変動に対処してい
た。
圧依存性と、タイミング制御回路で発生されるセンスア
ンプの動作を制御する制御信号のパルス幅の電源電圧依
存性とは整合しておらず、従って、従来ではこの制御信
号のパルス幅を無駄に長くして電源変動に対処してい
た。
【００７０】しかし、この実施の形態による半導体メモ
リでは、タイミング制御回路６１内のパルス発生回路７
１、７２としてパルス幅が電源電圧依存性を持たない回
路を用いており、センスアンプの動作を制御するタイミ
ング信号ＡＳＡのパルス幅を無駄に長くする必要がない
ので、センスアンプ５６における消費電力の抑制を図る
ことができる。
リでは、タイミング制御回路６１内のパルス発生回路７
１、７２としてパルス幅が電源電圧依存性を持たない回
路を用いており、センスアンプの動作を制御するタイミ
ング信号ＡＳＡのパルス幅を無駄に長くする必要がない
ので、センスアンプ５６における消費電力の抑制を図る
ことができる。
【００７１】ただし、図９の半導体メモリでは、センス
アンプ５６のセンスデータＤａｔａを第１及び第２のデ
ータラッチ回路５７、５８でラッチしてから外部に出力
するようにしているので、センスアンプ５６におけるデ
ータセンスのタイミングと第１のデータラッチ回路５７
におけるラッチのタイミングがずれると正しいデータが
第２のデータラッチ回路５８に送られず、正しいデータ
が出力されないことがある。従って、製造中のプロセス
ばらつきが生じてもこのようなことが起こらないように
するため、センスアンプ５６でセンスデータが確定して
から十分な時間のマージン（図１１中のｔ）を持ってタ
イミング信号ＤＬＰ１が立ち上がるようにタイミング制
御回路６１を構成する必要がある。
アンプ５６のセンスデータＤａｔａを第１及び第２のデ
ータラッチ回路５７、５８でラッチしてから外部に出力
するようにしているので、センスアンプ５６におけるデ
ータセンスのタイミングと第１のデータラッチ回路５７
におけるラッチのタイミングがずれると正しいデータが
第２のデータラッチ回路５８に送られず、正しいデータ
が出力されないことがある。従って、製造中のプロセス
ばらつきが生じてもこのようなことが起こらないように
するため、センスアンプ５６でセンスデータが確定して
から十分な時間のマージン（図１１中のｔ）を持ってタ
イミング信号ＤＬＰ１が立ち上がるようにタイミング制
御回路６１を構成する必要がある。
【００７２】また、図１０中の２個のパルス発生回路７
１、７２におけるパルス幅の設定は、基準電圧Ｖｒｅｆ
の値によって行うことができる。
１、７２におけるパルス幅の設定は、基準電圧Ｖｒｅｆ
の値によって行うことができる。
【００７３】図１２は、図１及び図２または図４及び図
５に示すパルス発生回路を備えた、この発明に係る半導
体メモリの第２の実施の形態による構成を示すブロック
図である。なお、この場合にも図９と同様にデータの読
み出し系の回路の構成のみを示し、書き込み系の回路の
構成については図示を省略している。
５に示すパルス発生回路を備えた、この発明に係る半導
体メモリの第２の実施の形態による構成を示すブロック
図である。なお、この場合にも図９と同様にデータの読
み出し系の回路の構成のみを示し、書き込み系の回路の
構成については図示を省略している。
【００７４】この半導体メモリが図９のものと異なる点
は、図９のものでは第１及び第２のデータラッチ回路５
７、５８を設けていたが、１個のデータラッチ回路６２
のみを設けるようにしたことである。このデータラッチ
回路６２は、タイミング制御回路６１で発生されるタイ
ミング信号ＤＬＰによって動作が制御される。
は、図９のものでは第１及び第２のデータラッチ回路５
７、５８を設けていたが、１個のデータラッチ回路６２
のみを設けるようにしたことである。このデータラッチ
回路６２は、タイミング制御回路６１で発生されるタイ
ミング信号ＤＬＰによって動作が制御される。
【００７５】上記タイミング信号ＤＬＰは、図１０に示
されるタイミング制御回路６１内のＮＡＮＤ回路７４か
ら出力される信号ＤＬＰ２と同じものでよい。
されるタイミング制御回路６１内のＮＡＮＤ回路７４か
ら出力される信号ＤＬＰ２と同じものでよい。
【００７６】図１３は上記図１２に示す半導体メモリの
動作の一例を示すタイミングチャートである。なお、図
において、Ｄｌａｔはデータラッチ回路６２の出力であ
る。
動作の一例を示すタイミングチャートである。なお、図
において、Ｄｌａｔはデータラッチ回路６２の出力であ
る。
【００７７】この実施の形態の場合にも、データの読み
出し後、ある所定の時間内にアドレスが切り替わらない
でいると、タイミング信号ＡＳＡが所定のタイミングで
Ｌレベルに立ち下がり、センスアンプ５６が非活性状態
となり、さらにタイミング信号ＤＬＰがＨレベルになっ
てデータラッチ回路６２がラッチ状態になる。これによ
り、センスアンプ５６がパワーダウンして無駄な電流が
センスアンプ５６で消費されないようにすることができ
る。
出し後、ある所定の時間内にアドレスが切り替わらない
でいると、タイミング信号ＡＳＡが所定のタイミングで
Ｌレベルに立ち下がり、センスアンプ５６が非活性状態
となり、さらにタイミング信号ＤＬＰがＨレベルになっ
てデータラッチ回路６２がラッチ状態になる。これによ
り、センスアンプ５６がパワーダウンして無駄な電流が
センスアンプ５６で消費されないようにすることができ
る。
【００７８】さらにこの実施の形態では、センスアンプ
５６におけるセンスデータが確定した後に、データラッ
チ回路６２をスルー状態（ラッチ状態の解除）にしてデ
ータを出力するので、データセンスのタイミングとラッ
チするタイミングとがずれたとしてもデータを出力する
ことができる。
５６におけるセンスデータが確定した後に、データラッ
チ回路６２をスルー状態（ラッチ状態の解除）にしてデ
ータを出力するので、データセンスのタイミングとラッ
チするタイミングとがずれたとしてもデータを出力する
ことができる。
【００７９】
【発明の効果】以上説明したように、この発明によれ
ば、電源電圧に依存せずに常に一定のパルス幅を持つパ
ルス信号を出力することができるパルス発生回路及びこ
のパルス発生回路を備えた半導体メモリを提供すること
ができる。
ば、電源電圧に依存せずに常に一定のパルス幅を持つパ
ルス信号を出力することができるパルス発生回路及びこ
のパルス発生回路を備えた半導体メモリを提供すること
ができる。
【図１】第１の実施の形態によるパルス発生回路の概略
的な構成を示す回路図。
的な構成を示す回路図。
【図２】図１のパルス発生回路の一部を具体化した回路
図。
図。
【図３】図２のパルス発生回路の動作の一例を示すタイ
ミングチャート。
ミングチャート。
【図４】第２の実施の形態によるパルス発生回路の概略
的な構成を示す回路図。
的な構成を示す回路図。
【図５】図４のパルス発生回路の一部を具体化した回路
図。
図。
【図６】図５のパルス発生回路の動作の一例を示すタイ
ミングチャート。
ミングチャート。
【図７】図１及び図４中の基準電圧発生回路の詳細な構
成を示す回路図。
成を示す回路図。
【図８】図７のＢＧＲ回路における差動増幅回路の詳細
な構成示す回路図。
な構成示す回路図。
【図９】第１の実施の形態による半導体メモリのブロッ
ク図。
ク図。
【図１０】図９の半導体メモリにおけるタイミング制御
回路の一例を示す回路図。
回路の一例を示す回路図。
【図１１】図９の半導体メモリの動作の一例を示すタイ
ミングチャート。
ミングチャート。
【図１２】第２の実施の形態による半導体メモリのブロ
ック図。
ック図。
【図１３】図１２の半導体メモリにおけるタイミング制
御回路の一例を示す回路図。
御回路の一例を示す回路図。
【図１４】従来のパルス発生回路の構成を示す回路図。
【図１５】図１４のパルス発生回路の動作の一例を示す
タイミングチャート。
タイミングチャート。
１１…差動増幅回路、 １２…キャパシタ、 １３、２２…スイッチ回路、 １４…定電流源回路（充電制御回路）、 １５…基準電圧発生回路、 １６…インバータ、 １７、２１…Ｎチャネルトランジスタ、 １８〜２０、２２…Ｐチャネルトランジスタ、 ５１…メモリセルアレイ、 ５２…アドレスバッファ、 ５３…ロウデコーダ、 ５４…カラムデコーダ、 ５５…カラム選択ゲート回路、 ５６…センスアンプ、 ５７…第１のデータラッチ回路、 ５８…第２のデータラッチ回路、 ５９…出力バッファ、 ６０…ＡＴＤ（アドレス・トランジション・デイテク
タ）、 ６１…タイミング制御回路、 ６２…データラッチ回路、 ７１、７２…パルス発生回路、 ７３…インバータ、 ７４…ＮＡＮＤ回路。
タ）、 ６１…タイミング制御回路、 ６２…データラッチ回路、 ７１、７２…パルス発生回路、 ７３…インバータ、 ７４…ＮＡＮＤ回路。
フロントページの続き (72)発明者 池田 尚史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (17)
- 【請求項１】 充電が行われるキャパシタと、 制御信号に応答して前記キャパシタを一定電流で充電す
る充電制御回路と、 前記キャパシタにおける充電電圧を基準電圧と比較し、
その比較結果に基づいてパルス信号を出力する比較回路
とを具備したことを特徴とするパルス発生回路。 - 【請求項２】 前記制御信号に応答して、前記キャパシ
タにおける充電電圧を強制的に前記基準電圧よりも低い
電圧に設定する第１の電圧設定回路をさらに具備したこ
とを特徴とする請求項１に記載のパルス発生回路。 - 【請求項３】 前記比較回路から出力されるパルス信号
に応答して、前記キャパシタにおける充電電圧を強制的
に前記基準電圧よりも高い電圧に設定する第２の電圧設
定回路をさらに具備したことを特徴とする請求項１に記
載のパルス発生回路。 - 【請求項４】 前記比較回路が、第１及び第２の入力端
子を有し、第１の入力端子に前記キャパシタにおける充
電電圧が供給され、第２の入力端子に前記基準電圧が供
給される差動増幅回路であることを特徴とする請求項１
に記載のパルス発生回路。 - 【請求項５】 前記基準電圧を発生する基準電圧発生回
路をさらに具備したことを特徴とする請求項１に記載の
パルス発生回路。 - 【請求項６】 前記基準電圧発生回路がバンドギャップ
型基準電圧発生回路であることを特徴とする請求項５に
記載のパルス発生回路。 - 【請求項７】 前記充電制御回路は、前記基準電圧を受
けてこの基準電圧に応じた値の一定電流を発生するよう
に構成されていることを特徴とする請求項１に記載のパ
ルス発生回路。 - 【請求項８】 メモリセルを有するメモリセルアレイ
と、 前記メモリセルアレイのメモリセルを選択するためのア
ドレス信号を受け、このアドレス信号の切り替わりを検
知してパルス信号を発生するアドレス遷移検知回路と、 前記アドレス遷移検知回路で発生されるパルス信号に応
答してタイミング信号を発生するタイミング制御回路
と、 前記タイミング制御回路で発生されるタイミング信号に
基づいて動作が制御され、前記メモリセルからの読み出
しデータを検知するデータ検知回路とを具備し、 前記タイミング制御回路は、 充電が行われるキャパシタと、 前記パルス信号に応答して前記キャパシタを一定電流で
充電する充電制御回路と、 前記キャパシタにおける充電電圧を所定の基準電圧と比
較し、この比較結果に応じて前記タイミング信号を出力
する比較回路とを有して構成されることを特徴とする半
導体メモリ。 - 【請求項９】 前記制御信号に応答して、前記キャパシ
タにおける充電電圧を強制的に前記基準電圧よりも低い
電圧に設定する第１の電圧設定回路をさらに具備したこ
とを特徴とする請求項８に記載の半導体メモリ。 - 【請求項１０】 前記比較回路から出力されるパルス信
号に応答して、前記キャパシタにおける充電電圧を強制
的に前記基準電圧よりも高い電圧に設定する第２の電圧
設定回路をさらに具備したことを特徴とする請求項８に
記載の半導体メモリ。 - 【請求項１１】 前記比較回路が、第１及び第２の入力
端子を有し、第１の入力端子に前記キャパシタにおける
充電電圧が供給され、第２の入力端子に前記基準電圧が
供給される差動増幅回路であることを特徴とする請求項
８に記載の半導体メモリ。 - 【請求項１２】 前記基準電圧を発生する基準電圧発生
回路をさらに具備したことを特徴とする請求項８に記載
の半導体メモリ。 - 【請求項１３】 前記基準電圧発生回路がバンドギャッ
プ型基準電圧発生回路であることを特徴とする請求項１
２に記載の半導体メモリ。 - 【請求項１４】 前記充電制御回路は、前記基準電圧を
受けてこの基準電圧に応じた値の一定電流を発生するよ
うに構成されていることを特徴とする請求項８に記載の
半導体メモリ。 - 【請求項１５】 メモリセルを有するメモリセルアレイ
と、 前記メモリセルアレイのメモリセルを選択するためのア
ドレス信号を受け、このアドレス信号の切り替わりを検
知してパルス信号を発生するアドレス遷移検知回路と、 前記アドレス遷移検知回路で発生されるパルス信号に応
答してタイミング信号を発生するタイミング制御回路
と、 前記タイミング制御回路で発生されるタイミング信号に
基づいて動作が制御され、前記メモリセルからの読み出
しデータを検知するデータ検知回路と、 前記タイミング制御回路で発生されるタイミング信号に
基づいて動作が制御され、前記データ検知回路で検知さ
れたデータをラッチするラッチ回路と、 前記ラッチ回路の出力を受け、データを出力する出力バ
ッファ回路とを具備し、 前記タイミング制御回路は、 前記アドレス遷移検知回路で発生される前記パルス信号
を受けて、前記アドレス信号が切り替わった後の所定の
期間、前記データ検知回路が動作するように前記タイミ
ングを発生して前記データ検知回路に供給し、 前記データ検知回路における検知データが確定した後
に、前記ラッチ回路がこの検知データを通過して前記出
力バッファ回路に出力するように前記タイミングを発生
して前記ラッチ回路に供給することを特徴とする半導体
メモリ。 - 【請求項１６】 前記タイミング制御回路は、 前記出力バッファ回路からデータが出力された後は、前
記ラッチ回路がラッチ動作するように前記タイミングを
発生して前記ラッチ回路に供給し、 かつ前記出力バッファ回路からデータが出力された後
は、前記データ検知回路のデータ検知動作が終了するよ
うに前記タイミングを発生する請求項１５に記載の半導
体メモリ。 - 【請求項１７】 前記タイミング制御回路は、 充電が行われるキャパシタと、 制御信号に応答して前記キャパシタを一定電流で充電す
る充電制御回路と、 前記キャパシタにおける充電電圧を基準電圧と比較し、
その比較結果に基づいて前記タイミング信号を出力する
比較回路とを含んで構成されることを特徴とする請求項
１５または１６に記載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33631199A JP2000243096A (ja) | 1998-12-11 | 1999-11-26 | パルス発生回路及び半導体メモリ |
| US09/459,266 US6278638B1 (en) | 1998-12-11 | 1999-12-10 | Pulse generator circuit and semiconductor memory provided with the same |
| US09/892,062 US6407951B2 (en) | 1998-12-11 | 2001-06-25 | Pulse generator circuit and semiconductor memory provided with the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-352912 | 1998-12-11 | ||
| JP35291298 | 1998-12-11 | ||
| JP33631199A JP2000243096A (ja) | 1998-12-11 | 1999-11-26 | パルス発生回路及び半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243096A true JP2000243096A (ja) | 2000-09-08 |
Family
ID=26575431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33631199A Pending JP2000243096A (ja) | 1998-12-11 | 1999-11-26 | パルス発生回路及び半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6278638B1 (ja) |
| JP (1) | JP2000243096A (ja) |
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| JP2009098802A (ja) * | 2007-10-15 | 2009-05-07 | Toshiba Corp | 基準電圧発生回路 |
| CN107516542A (zh) * | 2017-07-03 | 2017-12-26 | 合肥格易集成电路有限公司 | 一种io电路及存储器 |
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|---|---|---|---|---|
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