JP3323119B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
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- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は特に電源電圧Ｖcc
に依存しない定電流発生回路を有し、これを利用した半
導体集積回路装置に関する。
に依存しない定電流発生回路を有し、これを利用した半
導体集積回路装置に関する。
【０００２】
【従来の技術】図９は、従来の定電流発生回路の構成を
示す回路図である。電源電圧Ｖccと接地電位ＧＮＤとの
間に、ＰチャネルＭＯＳトランジスタＱｐ１、Ｎチャネ
ルＭＯＳトランジスタＱｎ１、抵抗素子Ｒ１、Ｎチャネ
ルＭＯＳトランジスタＱｎ２の各素子が直列に接続され
ている。トランジスタＱｐ１のゲートには、この回路が
スタンバイ状態からアクティブ状態に制御される起動信
号Ｖstart が供給される。また、トランジスタＱｎ１の
ゲートには、外部回路で作られた基準電圧Ｖrefが供給
される。トランジスタＱｎ２のゲートはダイオード接続
され、この回路の出力Ｖout となり、カレントミラー接
続のＮチャネルＭＯＳトランジスタＱｎ６（Ｑｎ６はＱ
ｎ２と同一の特性、寸法の素子）に抵抗素子Ｒ１に流れ
る電流と同じ定電流（Ｉref ）を流す。
示す回路図である。電源電圧Ｖccと接地電位ＧＮＤとの
間に、ＰチャネルＭＯＳトランジスタＱｐ１、Ｎチャネ
ルＭＯＳトランジスタＱｎ１、抵抗素子Ｒ１、Ｎチャネ
ルＭＯＳトランジスタＱｎ２の各素子が直列に接続され
ている。トランジスタＱｐ１のゲートには、この回路が
スタンバイ状態からアクティブ状態に制御される起動信
号Ｖstart が供給される。また、トランジスタＱｎ１の
ゲートには、外部回路で作られた基準電圧Ｖrefが供給
される。トランジスタＱｎ２のゲートはダイオード接続
され、この回路の出力Ｖout となり、カレントミラー接
続のＮチャネルＭＯＳトランジスタＱｎ６（Ｑｎ６はＱ
ｎ２と同一の特性、寸法の素子）に抵抗素子Ｒ１に流れ
る電流と同じ定電流（Ｉref ）を流す。
【０００３】上記構成の回路では、抵抗素子Ｒ１の両端
の電圧をそれぞれＶ１，Ｖ２とすると、この定電流発生
回路の電流値Ｉref はＶ１とＶ２の電位で決まる。Ｖ１
は基準電圧Ｖref とトランジスタＱｎ１のしきい値電
圧、Ｖ２はトランジスタＱｎ２のしきい値電圧に依存す
ることを考慮すると、電位Ｖ１、Ｖ２は、基準電圧Ｖre
f とトランジスタＱｎ１、Ｑｎ２のしきい値電圧Ｖthで
決定される（次式）。 Ｖ１＝Ｖref −Ｖth ， Ｖ２＝Ｖth …(1) よって、電流値Ｉref は、抵抗素子Ｒ１の抵抗をＲ１と
して次式のように表わせる。 Ｉref ＝（Ｖ１−Ｖ２）／Ｒ１＝（Ｖref −２Ｖth）／Ｒ１ …(2) 上記 (2)式で分かるようにＩref においては電源電圧Ｖ
ccの項を含まない式となり、基準電圧Ｖref としきい値
電圧Ｖth、抵抗Ｒ１で決定される。従って、電源電圧に
Ｖccに依存しない定電流発生回路といえる。
の電圧をそれぞれＶ１，Ｖ２とすると、この定電流発生
回路の電流値Ｉref はＶ１とＶ２の電位で決まる。Ｖ１
は基準電圧Ｖref とトランジスタＱｎ１のしきい値電
圧、Ｖ２はトランジスタＱｎ２のしきい値電圧に依存す
ることを考慮すると、電位Ｖ１、Ｖ２は、基準電圧Ｖre
f とトランジスタＱｎ１、Ｑｎ２のしきい値電圧Ｖthで
決定される（次式）。 Ｖ１＝Ｖref −Ｖth ， Ｖ２＝Ｖth …(1) よって、電流値Ｉref は、抵抗素子Ｒ１の抵抗をＲ１と
して次式のように表わせる。 Ｉref ＝（Ｖ１−Ｖ２）／Ｒ１＝（Ｖref −２Ｖth）／Ｒ１ …(2) 上記 (2)式で分かるようにＩref においては電源電圧Ｖ
ccの項を含まない式となり、基準電圧Ｖref としきい値
電圧Ｖth、抵抗Ｒ１で決定される。従って、電源電圧に
Ｖccに依存しない定電流発生回路といえる。
【０００４】図１０は、図９の定電流発生回路を用いた
従来の発振回路の構成を示す回路図である。この回路は
特開平８−１９０７９８号に開示されているものと基本
的には同様である。図９の構成部分には同一の符号を付
している。
従来の発振回路の構成を示す回路図である。この回路は
特開平８−１９０７９８号に開示されているものと基本
的には同様である。図９の構成部分には同一の符号を付
している。
【０００５】キャパシタＣ１は、ＮチャネルＭＯＳトラ
ンジスタＱｎ４５とＰチャネルＭＯＳトランジスタＱｐ
２０の共通ゲートの電圧レベルによって、一端が電源電
圧ＶccとＮチャネルＭＯＳトランジスタＱｎ６のドレイ
ンとに選択的に接続される。キャパシタＣ２も同様に、
ＮチャネルＭＯＳトランジスタＱｎ４６とＰチャネルＭ
ＯＳトランジスタＱｐ２１の共通ゲートの電圧レベルに
よって、一端が電源電圧ＶccとＮチャネルＭＯＳトラン
ジスタＱｎ７のドレインとに選択的に接続される。
ンジスタＱｎ４５とＰチャネルＭＯＳトランジスタＱｐ
２０の共通ゲートの電圧レベルによって、一端が電源電
圧ＶccとＮチャネルＭＯＳトランジスタＱｎ６のドレイ
ンとに選択的に接続される。キャパシタＣ２も同様に、
ＮチャネルＭＯＳトランジスタＱｎ４６とＰチャネルＭ
ＯＳトランジスタＱｐ２１の共通ゲートの電圧レベルに
よって、一端が電源電圧ＶccとＮチャネルＭＯＳトラン
ジスタＱｎ７のドレインとに選択的に接続される。
【０００６】ＰチャネルＭＯＳトランジスタＱｐ１４〜
１６とＮチャネルＭＯＳトランジスタＱｎ３８〜４０
は、基準電圧Ｖref とキャパシタＣ１の一端の電圧Ｖca
p1とを比較し、それらの差を増幅して出力する第１の増
幅回路Ａ１を構成している。同じく、ＰチャネルＭＯＳ
トランジスタＱｐ１７〜１９とＮチャネルＭＯＳトラン
ジスタＱｎ４１〜４３は、基準電圧Ｖref とキャパシタ
Ｃ２の一端の電圧Ｖcap2とを比較し、それらの差を増幅
して出力する第２の増幅回路Ａ２を構成している。
１６とＮチャネルＭＯＳトランジスタＱｎ３８〜４０
は、基準電圧Ｖref とキャパシタＣ１の一端の電圧Ｖca
p1とを比較し、それらの差を増幅して出力する第１の増
幅回路Ａ１を構成している。同じく、ＰチャネルＭＯＳ
トランジスタＱｐ１７〜１９とＮチャネルＭＯＳトラン
ジスタＱｎ４１〜４３は、基準電圧Ｖref とキャパシタ
Ｃ２の一端の電圧Ｖcap2とを比較し、それらの差を増幅
して出力する第２の増幅回路Ａ２を構成している。
【０００７】また、ＮＡＮＤゲートＧ１，Ｇ２は、これ
ら２つの増幅回路の出力の順序論理を出力する順序論理
回路を構成している。すなわち、トランジスタＱｎ４５
とＱｐ２０の共通ゲートの電圧レベルと、トランジスタ
Ｑｎ４６とＱｐ２１の共通ゲートの電圧レベルは、この
順序論理回路の出力に従って交互に“Ｈ”（ハイレベ
ル），“Ｌ”（ローレベル）にされる。
ら２つの増幅回路の出力の順序論理を出力する順序論理
回路を構成している。すなわち、トランジスタＱｎ４５
とＱｐ２０の共通ゲートの電圧レベルと、トランジスタ
Ｑｎ４６とＱｐ２１の共通ゲートの電圧レベルは、この
順序論理回路の出力に従って交互に“Ｈ”（ハイレベ
ル），“Ｌ”（ローレベル）にされる。
【０００８】図１０の発振回路の動作について説明す
る。スタンバイ時、信号Ｖstart は“Ｈ”になってい
る。これにより、ＰチャネルＭＯＳトランジスタＱｐ
１，１４，１７、及び、ＮチャネルＭＯＳトランジスタ
Ｑｎ４０，４３はオフして各回路の電源供給系は遮断さ
れ、一方、ＰチャネルＭＯＳトランジスタＱｐ１３、Ｎ
チャネルＭＯＳトランジスタＱｎ３４，３５，３６はオ
ンするので回路は初期設定される。すなわち、ＮＡＮＤ
ゲートＧ２の出力が“Ｈ”、ＮＡＮＤゲートＧ１の出力
が“Ｌ”となるので、Ｖcap1は“Ｌ”、Ｖcap2は
“Ｈ”、発振回路の出力ＶＯＳＣは“Ｌ”になってい
る。
る。スタンバイ時、信号Ｖstart は“Ｈ”になってい
る。これにより、ＰチャネルＭＯＳトランジスタＱｐ
１，１４，１７、及び、ＮチャネルＭＯＳトランジスタ
Ｑｎ４０，４３はオフして各回路の電源供給系は遮断さ
れ、一方、ＰチャネルＭＯＳトランジスタＱｐ１３、Ｎ
チャネルＭＯＳトランジスタＱｎ３４，３５，３６はオ
ンするので回路は初期設定される。すなわち、ＮＡＮＤ
ゲートＧ２の出力が“Ｈ”、ＮＡＮＤゲートＧ１の出力
が“Ｌ”となるので、Ｖcap1は“Ｌ”、Ｖcap2は
“Ｈ”、発振回路の出力ＶＯＳＣは“Ｌ”になってい
る。
【０００９】信号Ｖstart が“Ｈ”から“Ｌ”になる
と、以下のようにして発振が始まる。ＰチャネルＭＯＳ
トランジスタＱｐ１３、ＮチャネルＭＯＳトランジスタ
Ｑｎ３４，３５，３６はオフ、ＰチャネルＭＯＳトラン
ジスタＱｐ１，１４，１７、ＮチャネルＭＯＳトランジ
スタＱｎ４０，４３はオンするので、この発明の定電流
発生回路、及び、発振回路内の差動増幅回路Ａ１、Ａ２
が動作状態になる。
と、以下のようにして発振が始まる。ＰチャネルＭＯＳ
トランジスタＱｐ１３、ＮチャネルＭＯＳトランジスタ
Ｑｎ３４，３５，３６はオフ、ＰチャネルＭＯＳトラン
ジスタＱｐ１，１４，１７、ＮチャネルＭＯＳトランジ
スタＱｎ４０，４３はオンするので、この発明の定電流
発生回路、及び、発振回路内の差動増幅回路Ａ１、Ａ２
が動作状態になる。
【００１０】まず、差動増幅回路Ａ１において、Ｖref
に対してＶcap1が“Ｌ”のためノードＮ１のレベルは下
がり、ＮＡＮＤゲートＧ１の出力は“Ｈ”に反転する。
一方の差動増幅回路Ａ２においては、Ｖref に対してＶ
cap2が”Ｈ”のためノードＮ２のレベルは“Ｈ”とな
る。これに伴い、ＮＡＮＤゲートＧ２の出力は“Ｌ”に
反転する（発振回路の出力ＶＯＳＣは“Ｈ”）。
に対してＶcap1が“Ｌ”のためノードＮ１のレベルは下
がり、ＮＡＮＤゲートＧ１の出力は“Ｈ”に反転する。
一方の差動増幅回路Ａ２においては、Ｖref に対してＶ
cap2が”Ｈ”のためノードＮ２のレベルは“Ｈ”とな
る。これに伴い、ＮＡＮＤゲートＧ２の出力は“Ｌ”に
反転する（発振回路の出力ＶＯＳＣは“Ｈ”）。
【００１１】ＮＡＮＤゲートＧ１の“Ｈ”出力から、ト
ランジスタＱｎ４６がオンし、Ｃ２が定電流発生回路の
抵抗素子Ｒ１を流れる電流と同じＩref で放電される。
Ｖcap2が下降し、Ｖref の方が大きくなるとノードＮ２
は下がり、ＮＡＮＤゲートＧ２の出力は“Ｈ”に反転す
る（発振回路の出力ＶＯＳＣは“Ｌ”）。
ランジスタＱｎ４６がオンし、Ｃ２が定電流発生回路の
抵抗素子Ｒ１を流れる電流と同じＩref で放電される。
Ｖcap2が下降し、Ｖref の方が大きくなるとノードＮ２
は下がり、ＮＡＮＤゲートＧ２の出力は“Ｈ”に反転す
る（発振回路の出力ＶＯＳＣは“Ｌ”）。
【００１２】一方、ＮＡＮＤゲートＧ２の“Ｌ”出力か
ら、トランジスタＱｐ２０がオンし、Ｃ１が充電され
る。Ｖcap1が上昇してノードＮ１のレベルは上がる。こ
うしてＶcap2がＶccからＶref に降下するまでの間、Ｇ
１は“Ｈ”、Ｇ２は“Ｌ”で安定する。
ら、トランジスタＱｐ２０がオンし、Ｃ１が充電され
る。Ｖcap1が上昇してノードＮ１のレベルは上がる。こ
うしてＶcap2がＶccからＶref に降下するまでの間、Ｇ
１は“Ｈ”、Ｇ２は“Ｌ”で安定する。
【００１３】ＮＡＮＤゲートＧ２の“Ｈ”出力から、ト
ランジスタＱｎ４５がオンし、Ｃ１が定電流発生回路の
抵抗素子Ｒ１を流れる電流と同じＩref で放電される
（ただし、Ｑｎ２，Ｑｎ６，Ｑｎ７は寸法、特性が同一
の素子）。Ｖcap1が下降し、Ｖref の方が大きくなると
ノードＮ１は下がり、ＮＡＮＤゲートＧ１の出力は
“Ｈ”に反転する（発振回路の出力ＶＯＳＣは
“Ｈ”）。
ランジスタＱｎ４５がオンし、Ｃ１が定電流発生回路の
抵抗素子Ｒ１を流れる電流と同じＩref で放電される
（ただし、Ｑｎ２，Ｑｎ６，Ｑｎ７は寸法、特性が同一
の素子）。Ｖcap1が下降し、Ｖref の方が大きくなると
ノードＮ１は下がり、ＮＡＮＤゲートＧ１の出力は
“Ｈ”に反転する（発振回路の出力ＶＯＳＣは
“Ｈ”）。
【００１４】一方、ＮＡＮＤゲートＧ１の“Ｌ”出力か
ら、トランジスタＱｐ２１がオンし、Ｃ２が充電され
る。Ｖcap2が上昇してノードＮ２のレベルは上がる。こ
うして、Ｖcap1がＶccからＶref に下降するまでの間、
Ｇ１は“Ｌ”、Ｇ２は“Ｈ”で安定する。このような２
つの状態が繰り返されて、発振回路出力は発振する。上
述の図９、１０の回路には次のような問題点がある。図
９の回路は、上記 (2)式から、電源電圧依存性のない回
路ではあるが、しきい値電圧Ｖthに依存し、しきい値電
圧のばらつきに対して大きな影響を受けてしまう。
ら、トランジスタＱｐ２１がオンし、Ｃ２が充電され
る。Ｖcap2が上昇してノードＮ２のレベルは上がる。こ
うして、Ｖcap1がＶccからＶref に下降するまでの間、
Ｇ１は“Ｌ”、Ｇ２は“Ｈ”で安定する。このような２
つの状態が繰り返されて、発振回路出力は発振する。上
述の図９、１０の回路には次のような問題点がある。図
９の回路は、上記 (2)式から、電源電圧依存性のない回
路ではあるが、しきい値電圧Ｖthに依存し、しきい値電
圧のばらつきに対して大きな影響を受けてしまう。
【００１５】ＭＯＳトランジスタにおけるプロセスによ
るしきい値電圧のばらつきをΔＶth、しきい値電圧の平
均値をＶth、ばらつきを含めたしきい値電圧をＶth’と
すると、Ｖth’＝Ｖth＋ΔＶthとなる。これを考慮する
と電流値Ｉref は、 Ｉref ＝（Ｖref −２Ｖth−２ΔＶth）／Ｒ１ …(3) ここで、Ｉref のΔＶthによるばらつきを考えると、ば
らつきの比率ΔＩref ／Ｉref は、 ΔＩref ／Ｉref ＝２ΔＶth／（Ｖref −２Ｖth） …(4) ここで、例えば、Ｖref ＝２．４Ｖ，Ｖth＝０．７Ｖ，
ΔＶth＝０．２Ｖとした場合、ばらつきの比率は、０．
４／１．０＝４０％となる。この結果、この定電流発生
回路は、しきい値電圧のばらつきに対して依存性の小さ
い電流を提供することはできない。
るしきい値電圧のばらつきをΔＶth、しきい値電圧の平
均値をＶth、ばらつきを含めたしきい値電圧をＶth’と
すると、Ｖth’＝Ｖth＋ΔＶthとなる。これを考慮する
と電流値Ｉref は、 Ｉref ＝（Ｖref −２Ｖth−２ΔＶth）／Ｒ１ …(3) ここで、Ｉref のΔＶthによるばらつきを考えると、ば
らつきの比率ΔＩref ／Ｉref は、 ΔＩref ／Ｉref ＝２ΔＶth／（Ｖref −２Ｖth） …(4) ここで、例えば、Ｖref ＝２．４Ｖ，Ｖth＝０．７Ｖ，
ΔＶth＝０．２Ｖとした場合、ばらつきの比率は、０．
４／１．０＝４０％となる。この結果、この定電流発生
回路は、しきい値電圧のばらつきに対して依存性の小さ
い電流を提供することはできない。
【００１６】また、図１０の発振回路は、基準電圧Ｖre
f を用い、電源電圧依存性をなくすために図９の定電流
回路を電流源としている。Ｖref は通常、１．０〜１．
５Ｖ程度の電圧で使用される。しかし、上記 (3)式、
(4)式に示すように、しきい値電圧のばらつきに対する
電流ばらつきは、同じしきい値電圧ばらつきを持ってい
てもＶref が小さいほど定電流ばらつきは大きく見えて
しまう。電源の低電圧化が進む昨今、この問題は無視で
きない。
f を用い、電源電圧依存性をなくすために図９の定電流
回路を電流源としている。Ｖref は通常、１．０〜１．
５Ｖ程度の電圧で使用される。しかし、上記 (3)式、
(4)式に示すように、しきい値電圧のばらつきに対する
電流ばらつきは、同じしきい値電圧ばらつきを持ってい
てもＶref が小さいほど定電流ばらつきは大きく見えて
しまう。電源の低電圧化が進む昨今、この問題は無視で
きない。
【００１７】
【発明が解決しようとする課題】このように、従来の定
電流発生回路の構成における電流値Ｉref は電源電圧に
対する依存性は持たないが、しきい値電圧のばらつきに
対して依存性が大きいという問題がある。
電流発生回路の構成における電流値Ｉref は電源電圧に
対する依存性は持たないが、しきい値電圧のばらつきに
対して依存性が大きいという問題がある。
【００１８】このような定電流回路を用いた発振回路
は、しきい値電圧のばらつきに対する電流ばらつきに影
響される発振動作となる。同じしきい値電圧ばらつきを
持っていても基準電位が小さくなるほど定電流ばらつき
は大きくなり、低電圧電源化に不利である。
は、しきい値電圧のばらつきに対する電流ばらつきに影
響される発振動作となる。同じしきい値電圧ばらつきを
持っていても基準電位が小さくなるほど定電流ばらつき
は大きくなり、低電圧電源化に不利である。
【００１９】この発明は上記のような事情を考慮し、そ
の課題は、電源電圧に依存しないことはもとより、定電
流発生に関係するトランジスタのしきい値電圧の変動の
影響を受けない安定した定電流を発生する回路構成、こ
の回路構成を利用した発振回路を有する半導体集積回路
装置を提供することにある。
の課題は、電源電圧に依存しないことはもとより、定電
流発生に関係するトランジスタのしきい値電圧の変動の
影響を受けない安定した定電流を発生する回路構成、こ
の回路構成を利用した発振回路を有する半導体集積回路
装置を提供することにある。
【００２０】
【課題を解決するための手段】この発明の半導体集積回
路装置は、第１の電位のノードにゲートが接続される第
１のＭＯＳトランジスタと、第２の電位のノードにゲー
トとドレインが接続されたダイオード接続の第２のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタのソ
ースと前記第２のＭＯＳトランジスタのドレインとの間
に接続された抵抗素子で構成される定電流回路と、前記
第１の電位が電源から負荷素子を介して与えられ、かつ
前記第１の電位のノードにドレインとゲートが接続され
たダイオード接続の第３のＭＯＳトランジスタと、前記
第３のＭＯＳトランジスタのソースにドレインとゲート
が接続されソースに接地電圧より高い基準電圧が与えら
れるダイオード接続の第４のＭＯＳトランジスタとで構
成されるレベルシフト回路を具備し、前記第３及び第４
のＭＯＳトランジスタは前記第１及び第２のＭＯＳトラ
ンジスタとしきい値電圧の和が互いに等しいトランジス
タで構成され、前記第１のＭＯＳトランジスタのゲート
に与えられる電圧に応じて前記抵抗素子に定電流を発生
させることを特徴とする。
路装置は、第１の電位のノードにゲートが接続される第
１のＭＯＳトランジスタと、第２の電位のノードにゲー
トとドレインが接続されたダイオード接続の第２のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタのソ
ースと前記第２のＭＯＳトランジスタのドレインとの間
に接続された抵抗素子で構成される定電流回路と、前記
第１の電位が電源から負荷素子を介して与えられ、かつ
前記第１の電位のノードにドレインとゲートが接続され
たダイオード接続の第３のＭＯＳトランジスタと、前記
第３のＭＯＳトランジスタのソースにドレインとゲート
が接続されソースに接地電圧より高い基準電圧が与えら
れるダイオード接続の第４のＭＯＳトランジスタとで構
成されるレベルシフト回路を具備し、前記第３及び第４
のＭＯＳトランジスタは前記第１及び第２のＭＯＳトラ
ンジスタとしきい値電圧の和が互いに等しいトランジス
タで構成され、前記第１のＭＯＳトランジスタのゲート
に与えられる電圧に応じて前記抵抗素子に定電流を発生
させることを特徴とする。
【００２１】この発明では、第１、第２のＭＯＳトラン
ジスタのしきい値電圧降下分を、これとしきい値電圧の
降下分が等しい第３、第４のＭＯＳトランジスタにより
基準電圧に上乗せした構成をとっており、電源電圧に依
存しない定電流出力に対し、しきい値電圧をも補償す
る。
ジスタのしきい値電圧降下分を、これとしきい値電圧の
降下分が等しい第３、第４のＭＯＳトランジスタにより
基準電圧に上乗せした構成をとっており、電源電圧に依
存しない定電流出力に対し、しきい値電圧をも補償す
る。
【００２２】また、この発明の半導体集積回路装置は、
複数の不揮発性メモリが配列されたメモリ本体と、昇圧
能力が駆動周波数依存性を有し、前記メモリ本体の書き
込み／消去時に必要な電圧を発生する昇圧回路と、電源
電圧の大きさに応じて発振周波数が変化し、前記昇圧回
路を駆動する駆動信号を発生する発振回路とを具備し、
前記発振回路は、ほぼ一定の電流を発生する定電流源
と、切換え信号に応じて一端が前記定電流源に接続され
る容量素子と、前記容量素子の一端の電圧と参照電圧源
との差を増幅して出力する増幅回路と、前記切換え信号
を生成する論理回路とを含み前記定電流源は、前記定電
流回路と前記レベルシフト回路とを有している。
複数の不揮発性メモリが配列されたメモリ本体と、昇圧
能力が駆動周波数依存性を有し、前記メモリ本体の書き
込み／消去時に必要な電圧を発生する昇圧回路と、電源
電圧の大きさに応じて発振周波数が変化し、前記昇圧回
路を駆動する駆動信号を発生する発振回路とを具備し、
前記発振回路は、ほぼ一定の電流を発生する定電流源
と、切換え信号に応じて一端が前記定電流源に接続され
る容量素子と、前記容量素子の一端の電圧と参照電圧源
との差を増幅して出力する増幅回路と、前記切換え信号
を生成する論理回路とを含み前記定電流源は、前記定電
流回路と前記レベルシフト回路とを有している。
【００２３】この発明では、レベルシフト回路を付加す
ることにより基準電圧を上げ、第１、第２のＭＯＳトラ
ンジスタのしきい値電圧降下分を、第３、第４のＭＯＳ
トランジスタが補償し、しきい値電圧ばらつきに依存し
ない安定した定電流を発振回路に供給する。
ることにより基準電圧を上げ、第１、第２のＭＯＳトラ
ンジスタのしきい値電圧降下分を、第３、第４のＭＯＳ
トランジスタが補償し、しきい値電圧ばらつきに依存し
ない安定した定電流を発振回路に供給する。
【００２４】
【発明の実施の形態】図１は、この発明の第１の実施形
態に係る半導体集積回路装置における定電流発生回路の
構成を示す回路図である。電源電圧Ｖccと接地電位ＧＮ
Ｄとの間に、ＰチャネルＭＯＳトランジスタＱｐ１、Ｎ
チャネルＭＯＳトランジスタＱｎ１、抵抗素子Ｒ１、Ｎ
チャネルＭＯＳトランジスタＱｎ２の各素子が直列に接
続されている。トランジスタＱｐ１のゲートには、この
回路がスタンバイ状態からアクティブ状態に制御される
起動信号Ｖstart が供給される。トランジスタＱｎ２
は、そのゲート，ドレイン間は短絡されたダイオード接
続でこの回路の出力Ｖoutとなり、カレントミラー接続
のＮチャネルＭＯＳトランジスタＱｎ６に抵抗素子Ｒ１
に流れる電流と同じ定電流（Ｉref ）を流す。
態に係る半導体集積回路装置における定電流発生回路の
構成を示す回路図である。電源電圧Ｖccと接地電位ＧＮ
Ｄとの間に、ＰチャネルＭＯＳトランジスタＱｐ１、Ｎ
チャネルＭＯＳトランジスタＱｎ１、抵抗素子Ｒ１、Ｎ
チャネルＭＯＳトランジスタＱｎ２の各素子が直列に接
続されている。トランジスタＱｐ１のゲートには、この
回路がスタンバイ状態からアクティブ状態に制御される
起動信号Ｖstart が供給される。トランジスタＱｎ２
は、そのゲート，ドレイン間は短絡されたダイオード接
続でこの回路の出力Ｖoutとなり、カレントミラー接続
のＮチャネルＭＯＳトランジスタＱｎ６に抵抗素子Ｒ１
に流れる電流と同じ定電流（Ｉref ）を流す。
【００２５】この発明では、上記構成の定電流回路１に
さらに、トランジスタＱｎ１，２のしきい値電圧降下分
を、基準電圧に上乗せしたレベルシフト回路２を設け、
そこで得られた電位をトランジスタＱｎ１のゲートに供
給するように構成されている。
さらに、トランジスタＱｎ１，２のしきい値電圧降下分
を、基準電圧に上乗せしたレベルシフト回路２を設け、
そこで得られた電位をトランジスタＱｎ１のゲートに供
給するように構成されている。
【００２６】レベルシフト回路２において、Ｐチャネル
ＭＯＳトランジスタＱｐ２のゲートには信号Ｖstart が
供給され、ソースには電源電圧Ｖccが供給される。トラ
ンジスタＱｐ２のドレインは、負荷素子Ｒ２を介して、
ＮチャネルＭＯＳトランジスタＱｎ３のゲートとドレイ
ンに接続されている。さらにトランジスタＱｎ３のゲー
トとドレインは上記トランジスタＱｎ１のゲートに接続
される。トランジスタＱｎ３のソースにＮチャネルＭＯ
ＳトランジスタＱｎ４のゲートとドレインが接続されて
いる。トランジスタＱｎ４のソースに外部回路で発生さ
れる基準電圧Ｖref が供給される。
ＭＯＳトランジスタＱｐ２のゲートには信号Ｖstart が
供給され、ソースには電源電圧Ｖccが供給される。トラ
ンジスタＱｐ２のドレインは、負荷素子Ｒ２を介して、
ＮチャネルＭＯＳトランジスタＱｎ３のゲートとドレイ
ンに接続されている。さらにトランジスタＱｎ３のゲー
トとドレインは上記トランジスタＱｎ１のゲートに接続
される。トランジスタＱｎ３のソースにＮチャネルＭＯ
ＳトランジスタＱｎ４のゲートとドレインが接続されて
いる。トランジスタＱｎ４のソースに外部回路で発生さ
れる基準電圧Ｖref が供給される。
【００２７】ここで、上記定電流回路１中のトランジス
タＱｎ１，２とレベルシフト回路２中のトランジスタＱ
ｎ３，４とは実質的に同じしきい値電圧を持つトランジ
スタで構成されている。ここで、トランジスタＱｎ３，
４のしきい値電圧をＶthとすれば、トランジスタＱｎ１
のゲートに供給されるＶref ’は、 Ｖref ’＝Ｖref + ２Ｖth …(5) となる（ただし、この条件が成り立つのはトランジスタ
Ｑｎ３，４の抵抗分が負荷素子Ｒ２よりも小さいと
き）。
タＱｎ１，２とレベルシフト回路２中のトランジスタＱ
ｎ３，４とは実質的に同じしきい値電圧を持つトランジ
スタで構成されている。ここで、トランジスタＱｎ３，
４のしきい値電圧をＶthとすれば、トランジスタＱｎ１
のゲートに供給されるＶref ’は、 Ｖref ’＝Ｖref + ２Ｖth …(5) となる（ただし、この条件が成り立つのはトランジスタ
Ｑｎ３，４の抵抗分が負荷素子Ｒ２よりも小さいと
き）。
【００２８】このとき、電流値Ｉref は、 Ｉref ＝（Ｖ１−Ｖ２）／Ｒ１＝（Ｖref ’−２Ｖth）／Ｒ１ …(6) であるから、上記（5)式を代入して、 Ｉref ＝Ｖref ／Ｒ１ …(7) となり、しきい値電圧Ｖthの項を補償し、しきい値電圧
のばらつきに影響されない定電流を提供する回路構成が
達成される。
のばらつきに影響されない定電流を提供する回路構成が
達成される。
【００２９】図２は、この発明の第２の実施形態に係る
半導体集積回路装置における定電流発生回路の構成を示
す回路図である。図１の回路構成に比べて、レベルシフ
ト回路２中に、基準電圧Ｖref とトランジスタＱｎ４の
ソース電位Ｖ３を入力する差動増幅器ＡＭＰと、その差
動出力で制御されるＰチャネル及びＮチャネルのＭＯＳ
トランジスタ負荷Ｑｐ３及びＱｎ５をさらに設けてい
る。
半導体集積回路装置における定電流発生回路の構成を示
す回路図である。図１の回路構成に比べて、レベルシフ
ト回路２中に、基準電圧Ｖref とトランジスタＱｎ４の
ソース電位Ｖ３を入力する差動増幅器ＡＭＰと、その差
動出力で制御されるＰチャネル及びＮチャネルのＭＯＳ
トランジスタ負荷Ｑｐ３及びＱｎ５をさらに設けてい
る。
【００３０】ＰチャネルのＭＯＳトランジスタＱｐ３
は、トランジスタＱｐ２のドレインとトランジスタＱｎ
３のドレイン（及びゲート）との間にソース，ドレイン
間が接続されている。ＮチャネルのＭＯＳトランジスタ
Ｑｎ５は、トランジスタＱｎ４のソースと接地電位ＧＮ
Ｄのノードとの間にドレイン，ソース間が接続されてい
る。これらトランジスタＱｐ３、Ｑｎ５のゲートは共に
差動増幅器ＡＭＰの出力により制御される。
は、トランジスタＱｐ２のドレインとトランジスタＱｎ
３のドレイン（及びゲート）との間にソース，ドレイン
間が接続されている。ＮチャネルのＭＯＳトランジスタ
Ｑｎ５は、トランジスタＱｎ４のソースと接地電位ＧＮ
Ｄのノードとの間にドレイン，ソース間が接続されてい
る。これらトランジスタＱｐ３、Ｑｎ５のゲートは共に
差動増幅器ＡＭＰの出力により制御される。
【００３１】上記構成によれば、基準電圧Ｖref と、ト
ランジスタＱｎ４のソース電位Ｖ３の差動増幅出力がト
ランジスタ負荷Ｑｐ３、Ｑｎ５によりフィードバック制
御される構成となり、Ｖ３がほぼＶref に制御される回
路となる。この回路構成によっても上記 (5)式と同じに
なり、図１の回路と同様に基準電圧Ｖref を、トランジ
スタＱｎ１，２のしきい値電圧分、トランジスタＱｎ
３，４によって上げることで、しきい値電圧を補償し、
電流値Ｉref を安定化させる。
ランジスタＱｎ４のソース電位Ｖ３の差動増幅出力がト
ランジスタ負荷Ｑｐ３、Ｑｎ５によりフィードバック制
御される構成となり、Ｖ３がほぼＶref に制御される回
路となる。この回路構成によっても上記 (5)式と同じに
なり、図１の回路と同様に基準電圧Ｖref を、トランジ
スタＱｎ１，２のしきい値電圧分、トランジスタＱｎ
３，４によって上げることで、しきい値電圧を補償し、
電流値Ｉref を安定化させる。
【００３２】また、この発明の第３の実施形態に係る半
導体集積回路装置における定電流発生回路の構成を以下
に説明する。回路構成は図２と同様である。この実施形
態ではトランジスタＱｎ１，２及びＱｎ３，４が、通常
の回路で用いるＥタイプ（エンハンスメントタイプ）ト
ランジスタと異なるしきい値電圧を有するトランジスタ
である。
導体集積回路装置における定電流発生回路の構成を以下
に説明する。回路構成は図２と同様である。この実施形
態ではトランジスタＱｎ１，２及びＱｎ３，４が、通常
の回路で用いるＥタイプ（エンハンスメントタイプ）ト
ランジスタと異なるしきい値電圧を有するトランジスタ
である。
【００３３】例えば、通常使用するＥタイプのＮチャネ
ルＭＯＳトランジスタのしきい値電圧を０．７Ｖとする
と、ここで使用されるトランジスタＱｎ１〜Ｑｎ４は、
しきい値電圧が０．４Ｖ以下、好ましくは０．１Ｖ程度
のＩタイプ（イントリンシックタイプ）のＮチャネルＭ
ＯＳトランジスタを用いる。
ルＭＯＳトランジスタのしきい値電圧を０．７Ｖとする
と、ここで使用されるトランジスタＱｎ１〜Ｑｎ４は、
しきい値電圧が０．４Ｖ以下、好ましくは０．１Ｖ程度
のＩタイプ（イントリンシックタイプ）のＮチャネルＭ
ＯＳトランジスタを用いる。
【００３４】これにより、ＩタイプのトランジスタＱｎ
１〜Ｑｎ４のしきい値電圧をＶthIとすると、トランジ
スタＱｎ１のゲートに供給されるＶref ’は、第１の実
施形態で導入した式(5) ，(6) に基いて次式のようにな
る。
１〜Ｑｎ４のしきい値電圧をＶthIとすると、トランジ
スタＱｎ１のゲートに供給されるＶref ’は、第１の実
施形態で導入した式(5) ，(6) に基いて次式のようにな
る。
【００３５】 Ｖref ’＝Ｖref + ２ＶthI …(8) このとき、電流値Ｉref は、 Ｉref ＝（Ｖ１−Ｖ２）／Ｒ１＝（Ｖref ’−２ＶthI ）／Ｒ１ …(9) 上記(8) 式を代入して、 Ｉref ＝Ｖref ／Ｒ１ …(10) 結果的には、しきい値電圧の項が相殺されるため、前記
した式(7) と同じになる。このような実施形態において
も、第１、第２の実施形態と同様の効果が得られる。ま
た、しきい値電圧の低いＩタイプのトランジスタを用い
ることにより、個々のトランジスタのばらつきも極めて
低く抑えることができる。
した式(7) と同じになる。このような実施形態において
も、第１、第２の実施形態と同様の効果が得られる。ま
た、しきい値電圧の低いＩタイプのトランジスタを用い
ることにより、個々のトランジスタのばらつきも極めて
低く抑えることができる。
【００３６】上記各実施形態では、上記定電流回路１中
のトランジスタＱｎ１，２とレベルシフト回路２中のト
ランジスタＱｎ３，４とは、互いにしきい値電圧が略等
しいトランジスタで構成されているとしたが、トランジ
スタＱｎ１，２のしきい値電圧の合計と、トランジスタ
Ｑｎ３，４のしきい値電圧の合計とが略等しいことが重
要であるので、トランジスタＱｎ１とＱｎ３がしきい値
電圧Ｖth１となるトランジスタ、Ｑｎ２とＱｎ４がしき
い値電圧Ｖth２となるトランジスタで構成される場合も
本発明は有効となる。また、別の組み合わせとして、ト
ランジスタＱｎ１とＱｎ４がしきい値電圧Ｖth１となる
トランジスタ、Ｑｎ２とＱｎ３がしきい値電圧Ｖth２と
なるトランジスタで構成されてもかまわない。
のトランジスタＱｎ１，２とレベルシフト回路２中のト
ランジスタＱｎ３，４とは、互いにしきい値電圧が略等
しいトランジスタで構成されているとしたが、トランジ
スタＱｎ１，２のしきい値電圧の合計と、トランジスタ
Ｑｎ３，４のしきい値電圧の合計とが略等しいことが重
要であるので、トランジスタＱｎ１とＱｎ３がしきい値
電圧Ｖth１となるトランジスタ、Ｑｎ２とＱｎ４がしき
い値電圧Ｖth２となるトランジスタで構成される場合も
本発明は有効となる。また、別の組み合わせとして、ト
ランジスタＱｎ１とＱｎ４がしきい値電圧Ｖth１となる
トランジスタ、Ｑｎ２とＱｎ３がしきい値電圧Ｖth２と
なるトランジスタで構成されてもかまわない。
【００３７】上記各実施形態によれば、電源電圧に依存
せず、かつ、プロセス等に起因するしきい値電圧のばら
つきに影響を受けない安定した電流を供給する定電流発
生回路が構成できる。このような構成は、定電流を用い
て発振回路を構成する回路を含む半導体集積回路装置、
例えば特開平８−１９０７９８号に開示されるような不
揮発性半導体メモリ装置に組み込めば有用である。
せず、かつ、プロセス等に起因するしきい値電圧のばら
つきに影響を受けない安定した電流を供給する定電流発
生回路が構成できる。このような構成は、定電流を用い
て発振回路を構成する回路を含む半導体集積回路装置、
例えば特開平８−１９０７９８号に開示されるような不
揮発性半導体メモリ装置に組み込めば有用である。
【００３８】図７は、上述した不揮発性半導体メモリ装
置の構成を示すブロック図である。複数の不揮発性のメ
モリセルが配列されているメモリセルアレイ１に対して
データ書き込み、読み出しを行うためのビット線制御回
路２が設けられている。このビット線制御回路２は、デ
ータ入出力バッファ６につながり、アドレスバッファ４
からのアドレス信号を受けるカラムデコーダ３の出力を
入力として受けるようになっている。また、メモリセル
アレイに対して、制御ゲート及び選択ゲートを制御する
ためにロウデコーダ５が設けられ、メモリセルアレイ１
が形成される基板（ｐ型ウェル等）の電位を制御するた
めの基板電位制御回路７が設けられている。
置の構成を示すブロック図である。複数の不揮発性のメ
モリセルが配列されているメモリセルアレイ１に対して
データ書き込み、読み出しを行うためのビット線制御回
路２が設けられている。このビット線制御回路２は、デ
ータ入出力バッファ６につながり、アドレスバッファ４
からのアドレス信号を受けるカラムデコーダ３の出力を
入力として受けるようになっている。また、メモリセル
アレイに対して、制御ゲート及び選択ゲートを制御する
ためにロウデコーダ５が設けられ、メモリセルアレイ１
が形成される基板（ｐ型ウェル等）の電位を制御するた
めの基板電位制御回路７が設けられている。
【００３９】上記メモリセルアレイ１ないし基板電位制
御回路７の各機能ブロックを含んでメモリ本体１０が構
成されている。昇圧回路８は、発振回路９からの駆動信
号を受けて電源電圧から昇圧された高電圧をメモリセル
アレイ１の書き込み／消去時にビット線制御回路２、ロ
ウデコーダ５、基板電位制御回路７に供給する。
御回路７の各機能ブロックを含んでメモリ本体１０が構
成されている。昇圧回路８は、発振回路９からの駆動信
号を受けて電源電圧から昇圧された高電圧をメモリセル
アレイ１の書き込み／消去時にビット線制御回路２、ロ
ウデコーダ５、基板電位制御回路７に供給する。
【００４０】本発明は、上記昇圧回路８を動作させるた
めの駆動信号を生成する発振回路９に応用され、その効
果を発揮する。以下、この発明を適用した発振回路につ
いて説明する。
めの駆動信号を生成する発振回路９に応用され、その効
果を発揮する。以下、この発明を適用した発振回路につ
いて説明する。
【００４１】図３は、この発明の第４の実施形態を示す
構成であり、この発明に係る半導体集積回路装置に関
し、図２の構成を定電流源に使用する発振回路を示す回
路図である。図２の構成部分に同一の符号を付してい
る。なお、この第４の実施形態では、図２中のＮチャネ
ルＭＯＳトランジスタＱｎ１〜Ｑｎ６に関し第３の実施
形態に示したようなＩタイプのトランジスタを用いてお
り、ＩＱｎ１〜ＩＱｎ６で示した（ＩＱｎ７も同様）。
また、レベルシフト回路２内のＡＭＰの部分は差動増幅
器として、Ｑｎ３０〜３２及びＱｐ１０〜１２による構
成が示されている。Ｑｎ３３はフィードバック系の発振
防止のためのキャパシタとして設けられている。
構成であり、この発明に係る半導体集積回路装置に関
し、図２の構成を定電流源に使用する発振回路を示す回
路図である。図２の構成部分に同一の符号を付してい
る。なお、この第４の実施形態では、図２中のＮチャネ
ルＭＯＳトランジスタＱｎ１〜Ｑｎ６に関し第３の実施
形態に示したようなＩタイプのトランジスタを用いてお
り、ＩＱｎ１〜ＩＱｎ６で示した（ＩＱｎ７も同様）。
また、レベルシフト回路２内のＡＭＰの部分は差動増幅
器として、Ｑｎ３０〜３２及びＱｐ１０〜１２による構
成が示されている。Ｑｎ３３はフィードバック系の発振
防止のためのキャパシタとして設けられている。
【００４２】キャパシタ（第１の容量素子）Ｃ１は、Ｎ
チャネルＭＯＳトランジスタＱｎ４５とＰチャネルＭＯ
ＳトランジスタＱｐ２０の共通ゲートの電圧レベルによ
って、一端が電源電圧ＶccとＮチャネルＭＯＳトランジ
スタ（第１の定電流源）ＩＱｎ６のドレインとに選択的
に接続される。キャパシタＣ２（第２の容量素子）も同
様に、ＮチャネルＭＯＳトランジスタＱｎ４６とＰチャ
ネルＭＯＳトランジスタＱｐ２１の共通ゲートの電圧レ
ベルによって、一端が電源電圧ＶccとＮチャネルＭＯＳ
トランジスタ（第２の定電流源）ＩＱｎ７のドレインと
に選択的に接続される。
チャネルＭＯＳトランジスタＱｎ４５とＰチャネルＭＯ
ＳトランジスタＱｐ２０の共通ゲートの電圧レベルによ
って、一端が電源電圧ＶccとＮチャネルＭＯＳトランジ
スタ（第１の定電流源）ＩＱｎ６のドレインとに選択的
に接続される。キャパシタＣ２（第２の容量素子）も同
様に、ＮチャネルＭＯＳトランジスタＱｎ４６とＰチャ
ネルＭＯＳトランジスタＱｐ２１の共通ゲートの電圧レ
ベルによって、一端が電源電圧ＶccとＮチャネルＭＯＳ
トランジスタ（第２の定電流源）ＩＱｎ７のドレインと
に選択的に接続される。
【００４３】ＰチャネルＭＯＳトランジスタＱｐ１４〜
１６とＮチャネルＭＯＳトランジスタＱｎ３８〜４０
は、基準電圧（参照電圧）Ｖref とキャパシタＣ１の一
端の電圧Ｖcap1とを比較し、それらの差を増幅して出力
する第１の増幅回路Ａ１を構成している。同じく、Ｐチ
ャネルＭＯＳトランジスタＱｐ１７〜１９とＮチャネル
ＭＯＳトランジスタＱｎ４１〜４３は、基準電圧Ｖref
とキャパシタＣ２の一端の電圧Ｖcap2とを比較し、それ
らの差を増幅して出力する第２の増幅回路Ａ２を構成し
ている。
１６とＮチャネルＭＯＳトランジスタＱｎ３８〜４０
は、基準電圧（参照電圧）Ｖref とキャパシタＣ１の一
端の電圧Ｖcap1とを比較し、それらの差を増幅して出力
する第１の増幅回路Ａ１を構成している。同じく、Ｐチ
ャネルＭＯＳトランジスタＱｐ１７〜１９とＮチャネル
ＭＯＳトランジスタＱｎ４１〜４３は、基準電圧Ｖref
とキャパシタＣ２の一端の電圧Ｖcap2とを比較し、それ
らの差を増幅して出力する第２の増幅回路Ａ２を構成し
ている。
【００４４】また、ＮＡＮＤゲートＧ１，Ｇ２は、これ
ら２つの増幅回路の出力の順序論理を出力する順序論理
回路を構成している。すなわち、トランジスタＱｎ４５
とＱｐ２０の共通ゲートの電圧レベルと、トランジスタ
Ｑｎ４６とＱｐ２１の共通ゲートの電圧レベルは、この
順序論理回路の出力に従って交互に“Ｈ”（ハイレベ
ル），“Ｌ”（ローレベル）にされる。
ら２つの増幅回路の出力の順序論理を出力する順序論理
回路を構成している。すなわち、トランジスタＱｎ４５
とＱｐ２０の共通ゲートの電圧レベルと、トランジスタ
Ｑｎ４６とＱｐ２１の共通ゲートの電圧レベルは、この
順序論理回路の出力に従って交互に“Ｈ”（ハイレベ
ル），“Ｌ”（ローレベル）にされる。
【００４５】図６は、発振動作を示す各部のタイミング
波形図である。これを参照しながら図３の回路動作を説
明する。スタンバイ時、信号Ｖstart は“Ｈ”になって
いる。これにより、ＰチャネルＭＯＳトランジスタＱｐ
１，２，１０，１４，１７、ＮチャネルＭＯＳトランジ
スタＱｎ３０，４０，４３はオフして各回路の電源供給
系は遮断され、一方、ＰチャネルＭＯＳトランジスタＱ
ｐ１３、ＮチャネルＭＯＳトランジスタＱｎ３４，３
５，３６はオンするので回路は初期設定される。すなわ
ち、ＮＡＮＤゲートＧ２の出力が“Ｈ”、ＮＡＮＤゲー
トＧ１の出力が“Ｌ”となるので、Ｖcap1は“Ｌ”、Ｖ
cap2は“Ｈ”、発振回路の出力ＶＯＳＣは“Ｌ”になっ
ている。
波形図である。これを参照しながら図３の回路動作を説
明する。スタンバイ時、信号Ｖstart は“Ｈ”になって
いる。これにより、ＰチャネルＭＯＳトランジスタＱｐ
１，２，１０，１４，１７、ＮチャネルＭＯＳトランジ
スタＱｎ３０，４０，４３はオフして各回路の電源供給
系は遮断され、一方、ＰチャネルＭＯＳトランジスタＱ
ｐ１３、ＮチャネルＭＯＳトランジスタＱｎ３４，３
５，３６はオンするので回路は初期設定される。すなわ
ち、ＮＡＮＤゲートＧ２の出力が“Ｈ”、ＮＡＮＤゲー
トＧ１の出力が“Ｌ”となるので、Ｖcap1は“Ｌ”、Ｖ
cap2は“Ｈ”、発振回路の出力ＶＯＳＣは“Ｌ”になっ
ている。
【００４６】信号Ｖstart が“Ｈ”から“Ｌ”になる
と、以下のようにして発振が始まる。ＰチャネルＭＯＳ
トランジスタＱｐ１３、ＮチャネルＭＯＳトランジスタ
Ｑｎ３４，３５，３６はオフ、ＰチャネルＭＯＳトラン
ジスタＱｐ１，２，１０，１４，１７、ＮチャネルＭＯ
ＳトランジスタＱｎ３０，４０，４３はオンするので、
この発明の定電流発生回路、及び、発振回路内の増幅回
路Ａ１、Ａ２が動作状態になる。まず、差動増幅回路Ａ
１において、Ｖref に対してＶcap1が“Ｌ”のため、ノ
ードＮ１のレベルは下がり、ＮＡＮＤゲートＧ１の出力
は“Ｈ”に反転する。一方の差動増幅回路Ａ２において
は、Ｖref に対してＶcap2が”Ｈ”のためノードＮ２の
レベルは“Ｈ”となる。これに伴い、ＮＡＮＤゲートＧ
２の出力は“Ｌ”に反転する（発振回路の出力ＶＯＳＣ
は“Ｈ”）。
と、以下のようにして発振が始まる。ＰチャネルＭＯＳ
トランジスタＱｐ１３、ＮチャネルＭＯＳトランジスタ
Ｑｎ３４，３５，３６はオフ、ＰチャネルＭＯＳトラン
ジスタＱｐ１，２，１０，１４，１７、ＮチャネルＭＯ
ＳトランジスタＱｎ３０，４０，４３はオンするので、
この発明の定電流発生回路、及び、発振回路内の増幅回
路Ａ１、Ａ２が動作状態になる。まず、差動増幅回路Ａ
１において、Ｖref に対してＶcap1が“Ｌ”のため、ノ
ードＮ１のレベルは下がり、ＮＡＮＤゲートＧ１の出力
は“Ｈ”に反転する。一方の差動増幅回路Ａ２において
は、Ｖref に対してＶcap2が”Ｈ”のためノードＮ２の
レベルは“Ｈ”となる。これに伴い、ＮＡＮＤゲートＧ
２の出力は“Ｌ”に反転する（発振回路の出力ＶＯＳＣ
は“Ｈ”）。
【００４７】ＮＡＮＤゲートＧ１の“Ｈ”出力から、ト
ランジスタＱｎ４６がオンし、Ｃ２が定電流発生回路の
抵抗素子を流れる電流と同じＩref で放電される。Ｖca
p2が下降し、Ｖref の方が大きくなるとノードＮ２は下
がり、ＮＡＮＤゲートＧ２の出力は“Ｈ”に反転する
（発振回路の出力ＶＯＳＣは“Ｌ”）。一方、ＮＡＮＤ
ゲートＧ２の“Ｌ”出力から、トランジスタＱｐ２０が
オンし、Ｃ１が充電される。Ｖcap1が上昇してノードＮ
１のレベルは上がる。こうしてＶcap2がＶccからＶref
に降下するまでの間、Ｇ１は“Ｈ”、Ｇ２は“Ｌ”で安
定する。
ランジスタＱｎ４６がオンし、Ｃ２が定電流発生回路の
抵抗素子を流れる電流と同じＩref で放電される。Ｖca
p2が下降し、Ｖref の方が大きくなるとノードＮ２は下
がり、ＮＡＮＤゲートＧ２の出力は“Ｈ”に反転する
（発振回路の出力ＶＯＳＣは“Ｌ”）。一方、ＮＡＮＤ
ゲートＧ２の“Ｌ”出力から、トランジスタＱｐ２０が
オンし、Ｃ１が充電される。Ｖcap1が上昇してノードＮ
１のレベルは上がる。こうしてＶcap2がＶccからＶref
に降下するまでの間、Ｇ１は“Ｈ”、Ｇ２は“Ｌ”で安
定する。
【００４８】ＮＡＮＤゲートＧ２の“Ｈ”出力から、ト
ランジスタＱｎ４５がオンし、Ｃ１が定電流発生回路の
抵抗素子を流れる電流と同じＩref で放電される。Ｖca
p1が下降し、Ｖref の方が大きくなるとノードＮ１は下
がり、ＮＡＮＤゲートＧ１の出力は“Ｈ”に反転する
（発振回路の出力ＶＯＳＣは“Ｈ”）。一方、ＮＡＮＤ
ゲートＧ１の“Ｌ”出力から、トランジスタＱｐ２１が
オンし、Ｃ２が充電される。Ｖcap2が上昇してノードＮ
２のレベルは上がる。こうして、Ｖcap1がＶccからＶre
f に下降するまでの間、Ｇ１は“Ｌ”、Ｇ２は“Ｈ”で
安定する。このような２つの状態が繰り返されて、発振
回路出力は発振する。
ランジスタＱｎ４５がオンし、Ｃ１が定電流発生回路の
抵抗素子を流れる電流と同じＩref で放電される。Ｖca
p1が下降し、Ｖref の方が大きくなるとノードＮ１は下
がり、ＮＡＮＤゲートＧ１の出力は“Ｈ”に反転する
（発振回路の出力ＶＯＳＣは“Ｈ”）。一方、ＮＡＮＤ
ゲートＧ１の“Ｌ”出力から、トランジスタＱｐ２１が
オンし、Ｃ２が充電される。Ｖcap2が上昇してノードＮ
２のレベルは上がる。こうして、Ｖcap1がＶccからＶre
f に下降するまでの間、Ｇ１は“Ｌ”、Ｇ２は“Ｈ”で
安定する。このような２つの状態が繰り返されて、発振
回路出力は発振する。
【００４９】すなわち、第１の定電流源であるトランジ
スタＩＱｎ６と、差動増幅回路Ａ１と、差動増幅回路Ａ
１の動作状態により充放電制御されるキャパシタＣ１を
含んで第１の遅延回路を構成している。また、第２の定
電流源（第１の定電流源と実質的に同じ定電流を発生す
る）であるトランジスタＩＱｎ７と、差動増幅回路Ａ２
と、差動増幅回路Ａ２の動作状態により充放電制御され
るキャパシタＣ２を含んで第２の遅延回路を構成してい
る。これら遅延回路の出力がＮＡＮＤゲートＧ１，Ｇ２
でなる順序論理回路に入力され、この順序論理回路の出
力はそれぞれ第１、第２の遅延回路の入力とされる。各
増幅回路の出力反転によって順序論理回路の出力は反転
し、発振回路出力となる。
スタＩＱｎ６と、差動増幅回路Ａ１と、差動増幅回路Ａ
１の動作状態により充放電制御されるキャパシタＣ１を
含んで第１の遅延回路を構成している。また、第２の定
電流源（第１の定電流源と実質的に同じ定電流を発生す
る）であるトランジスタＩＱｎ７と、差動増幅回路Ａ２
と、差動増幅回路Ａ２の動作状態により充放電制御され
るキャパシタＣ２を含んで第２の遅延回路を構成してい
る。これら遅延回路の出力がＮＡＮＤゲートＧ１，Ｇ２
でなる順序論理回路に入力され、この順序論理回路の出
力はそれぞれ第１、第２の遅延回路の入力とされる。各
増幅回路の出力反転によって順序論理回路の出力は反転
し、発振回路出力となる。
【００５０】上記構成において、キャパシタＣ１，Ｃ２
の容量をＣ、発振回路出力の半周期をＴとすると、定電
流発生回路からカレントミラー回路を経て生成したＩre
f でキャパシタＣ１，Ｃ２を放電させるため次式のよう
に表わせる。 Ｃ（Ｖcc−Ｖref ）／Ｔ＝Ｉref …(11) さらに、上記(10)式より、Ｉref ＝Ｖref ／Ｒ１を代入
して次式となる。 Ｔ＝Ｃ・Ｒ１・｛（Ｖcc／Ｖref ）−１｝ …(12) 上記(12)式から、周期は電源電圧Ｖccに依存し、電源電
圧が増加すると周期も増加する。通常、半導体の回路動
作では、電源電圧が増加すると動作速度は速くなるわけ
で、周期は減少する方向であるから、この発振回路は逆
の電源電圧依存性を持つことになる。
の容量をＣ、発振回路出力の半周期をＴとすると、定電
流発生回路からカレントミラー回路を経て生成したＩre
f でキャパシタＣ１，Ｃ２を放電させるため次式のよう
に表わせる。 Ｃ（Ｖcc−Ｖref ）／Ｔ＝Ｉref …(11) さらに、上記(10)式より、Ｉref ＝Ｖref ／Ｒ１を代入
して次式となる。 Ｔ＝Ｃ・Ｒ１・｛（Ｖcc／Ｖref ）−１｝ …(12) 上記(12)式から、周期は電源電圧Ｖccに依存し、電源電
圧が増加すると周期も増加する。通常、半導体の回路動
作では、電源電圧が増加すると動作速度は速くなるわけ
で、周期は減少する方向であるから、この発振回路は逆
の電源電圧依存性を持つことになる。
【００５１】すなわち、上記(12)式の１次のＶccの項を
出すために、定電流発生回路においてＶref を用い電源
電圧依存性のない回路を構成した、ともいえる。なぜな
ら、定電流発生回路に関し電源電圧に依存する回路とす
ると、(12)式のＶref の部分にＶccの項が入り、周期の
電源電圧依存性がなくなるからである。
出すために、定電流発生回路においてＶref を用い電源
電圧依存性のない回路を構成した、ともいえる。なぜな
ら、定電流発生回路に関し電源電圧に依存する回路とす
ると、(12)式のＶref の部分にＶccの項が入り、周期の
電源電圧依存性がなくなるからである。
【００５２】一般に、昇圧回路の構成は、入力パルスの
周波数が高いほど、また、電源電圧が高いほど昇圧能力
が高くなる特性を持つ。従って、電源電圧が低いときに
周波数が高くなるような、電源電圧に逆依存性（電源電
圧が増加すると周期も増加する特性）を持つ発振回路を
駆動信号の生成に適用すれば、昇圧回路の電源電圧に対
する昇圧能力依存性を極めて小さくすることができる。
周波数が高いほど、また、電源電圧が高いほど昇圧能力
が高くなる特性を持つ。従って、電源電圧が低いときに
周波数が高くなるような、電源電圧に逆依存性（電源電
圧が増加すると周期も増加する特性）を持つ発振回路を
駆動信号の生成に適用すれば、昇圧回路の電源電圧に対
する昇圧能力依存性を極めて小さくすることができる。
【００５３】また、上記構成の発振回路では、差動増幅
器における比較用の参照電圧としてＶref という高いレ
ベルを用いている（ただしＶcc＞Ｖref ）。この参照電
圧レベルを上げれば上げるほどＶccに対する周期の変動
が大きくなる（なぜなら、電源電圧に依存しない定電流
Ｉref でＶccからＶref まで放電する時間が半周期に相
当するからＶref が上がるとＶcc変動の依存性が顕著に
なる）。
器における比較用の参照電圧としてＶref という高いレ
ベルを用いている（ただしＶcc＞Ｖref ）。この参照電
圧レベルを上げれば上げるほどＶccに対する周期の変動
が大きくなる（なぜなら、電源電圧に依存しない定電流
Ｉref でＶccからＶref まで放電する時間が半周期に相
当するからＶref が上がるとＶcc変動の依存性が顕著に
なる）。
【００５４】従って、周期の電源電圧依存性は、参照電
圧レベルであるＶref を上げることにより大きくするこ
とができる。ただし、差動増幅器は入力レベルが電源電
圧にあまり近づき過ぎると増幅できなくなる懸念があ
り、注意する必要がある。
圧レベルであるＶref を上げることにより大きくするこ
とができる。ただし、差動増幅器は入力レベルが電源電
圧にあまり近づき過ぎると増幅できなくなる懸念があ
り、注意する必要がある。
【００５５】発振回路における差動増幅器Ａ１，Ａ２の
感度は電源電圧値より低い入力電圧までしか増幅しな
い。例えば図３の構成において、仮に、低い電源電圧条
件のもとで、他の周辺の回路動作( 例えばセル部の動
作）による影響で電源電圧Ｖccが一時的に低下したとす
る。このときに基準電圧Ｖref が起動直後のような状態
でオーバーシュートが起こり、電源電圧Ｖccと基準電圧
Ｖref が等しいレベル近くになる状況が起こることを考
える。そうなると、差動増幅器は全く増幅できず、その
結果、発振回路が発振しなくなる安定点に陥ってしま
う。この状態に陥ると発振回路の起動信号（Ｖstart ）
が再度動かない限り、二度と発振しなくなる。そうなら
ないようにＶref の設定には注意が必要である。
感度は電源電圧値より低い入力電圧までしか増幅しな
い。例えば図３の構成において、仮に、低い電源電圧条
件のもとで、他の周辺の回路動作( 例えばセル部の動
作）による影響で電源電圧Ｖccが一時的に低下したとす
る。このときに基準電圧Ｖref が起動直後のような状態
でオーバーシュートが起こり、電源電圧Ｖccと基準電圧
Ｖref が等しいレベル近くになる状況が起こることを考
える。そうなると、差動増幅器は全く増幅できず、その
結果、発振回路が発振しなくなる安定点に陥ってしま
う。この状態に陥ると発振回路の起動信号（Ｖstart ）
が再度動かない限り、二度と発振しなくなる。そうなら
ないようにＶref の設定には注意が必要である。
【００５６】図４は、図３の変形構成を示す、この発明
に係る図２の定電流発生回路を用いた発振回路を示す回
路図である。図３に比べて異なる点は、基準電圧Ｖref
の導出個所を、差動増幅器ＡＭＰのフィードバックノー
ド（Ｖ３）とした点である。
に係る図２の定電流発生回路を用いた発振回路を示す回
路図である。図３に比べて異なる点は、基準電圧Ｖref
の導出個所を、差動増幅器ＡＭＰのフィードバックノー
ド（Ｖ３）とした点である。
【００５７】上記構成によれば、Ｖref(V3) は、少なく
とも電源電圧Ｖccより、トランジスタＩＱｎ３，４のし
きい値電圧分だけ低くなるので、発振回路の動作がより
安定化する。
とも電源電圧Ｖccより、トランジスタＩＱｎ３，４のし
きい値電圧分だけ低くなるので、発振回路の動作がより
安定化する。
【００５８】すなわち、低い電源電圧条件において、他
の周辺の回路動作による影響で電源電圧Ｖccが一時的に
降下した場合に、基準電圧が起動直後でオーバーシュー
トし、電源電圧と基準電圧が等しいレベルに近くなって
しまったときに、発振回路が発振しない安定点に陥って
しまうことがない。つまり、発振回路の安定した動作が
保証され信頼性が向上する。
の周辺の回路動作による影響で電源電圧Ｖccが一時的に
降下した場合に、基準電圧が起動直後でオーバーシュー
トし、電源電圧と基準電圧が等しいレベルに近くなって
しまったときに、発振回路が発振しない安定点に陥って
しまうことがない。つまり、発振回路の安定した動作が
保証され信頼性が向上する。
【００５９】図５は、図４の変形構成を示す、この発明
に係る図２の定電流発生回路を用いた発振回路を示す回
路図である。図４に比べて異なる点は、増幅回路Ａ１，
Ａ２の構成をＡ１’、Ａ２’とした点である。図３，４
の増幅回路Ａ１，Ａ２は、それぞれ信号Ｖstart に応じ
てＱｎ４０，４３がゲート制御される構成であったが、
図５の増幅回路Ａ１’、Ａ２’では、それぞれカレント
ミラー出力でＱｎ４０，４３のゲートを制御し、差動出
力に依存させて感度を高めた構成となっている。
に係る図２の定電流発生回路を用いた発振回路を示す回
路図である。図４に比べて異なる点は、増幅回路Ａ１，
Ａ２の構成をＡ１’、Ａ２’とした点である。図３，４
の増幅回路Ａ１，Ａ２は、それぞれ信号Ｖstart に応じ
てＱｎ４０，４３がゲート制御される構成であったが、
図５の増幅回路Ａ１’、Ａ２’では、それぞれカレント
ミラー出力でＱｎ４０，４３のゲートを制御し、差動出
力に依存させて感度を高めた構成となっている。
【００６０】Ａ１’に代表される増幅回路の構成を述べ
ておく。ＮチャネルＭＯＳトランジスタＱｎ３８，３９
のゲートにはそれぞれ入力信号が供給される。すなわ
ち、トランジスタＱｎ３８のゲートには参照電圧が、Ｑ
ｎ３９のゲートにはキャパシタＣ１の一端の電圧Ｖcap1
が与えられる。ＰチャネルＭＯＳトランジスタＱｐ１
５，１６のそれぞれのドレインは、トランジスタＱｎ３
８，３９の各ドレインに接続されている。トランジスタ
Ｑｐ１５，１６のドレインの一方が共通ゲートに接続さ
れ、これにより、トランジスタＱｎ３８，３９にカレン
トミラー電流を供給する。トランジスタＱｐ１５，１６
の両ソースにＰチャネルＭＯＳトランジスタＱｐ１４の
ドレインが接続されている。このトランジスタＱｐ１４
は、ゲートに入力される信号の制御により、ソースに与
えられる電源電圧をトランジスタＱｐ１５，１６に供給
する。トランジスタＱｎ３８，３９の両ソースにＮチャ
ネルＭＯＳトランジスタＱｎ４０のドレインが接続され
ている。このトランジスタＱｎ４０は、ソースに接地電
位が供給され、ゲートにトランジスタＱｎ３９のドレイ
ンが接続され差動出力で導通制御される。
ておく。ＮチャネルＭＯＳトランジスタＱｎ３８，３９
のゲートにはそれぞれ入力信号が供給される。すなわ
ち、トランジスタＱｎ３８のゲートには参照電圧が、Ｑ
ｎ３９のゲートにはキャパシタＣ１の一端の電圧Ｖcap1
が与えられる。ＰチャネルＭＯＳトランジスタＱｐ１
５，１６のそれぞれのドレインは、トランジスタＱｎ３
８，３９の各ドレインに接続されている。トランジスタ
Ｑｐ１５，１６のドレインの一方が共通ゲートに接続さ
れ、これにより、トランジスタＱｎ３８，３９にカレン
トミラー電流を供給する。トランジスタＱｐ１５，１６
の両ソースにＰチャネルＭＯＳトランジスタＱｐ１４の
ドレインが接続されている。このトランジスタＱｐ１４
は、ゲートに入力される信号の制御により、ソースに与
えられる電源電圧をトランジスタＱｐ１５，１６に供給
する。トランジスタＱｎ３８，３９の両ソースにＮチャ
ネルＭＯＳトランジスタＱｎ４０のドレインが接続され
ている。このトランジスタＱｎ４０は、ソースに接地電
位が供給され、ゲートにトランジスタＱｎ３９のドレイ
ンが接続され差動出力で導通制御される。
【００６１】以上、３つの例を示した発振回路は、本願
発明の定電流発生回路を適用し、かつ、キャパシタの充
放電と基準電圧との差動出力で制御する構成によって、
電源電圧が増加するとその発振の周波数が反比例して減
少する電源電圧逆依存性を有しているので、昇圧回路と
組み合せると昇圧回路の昇圧能力の電源電圧依存性を極
めて小さくできる。
発明の定電流発生回路を適用し、かつ、キャパシタの充
放電と基準電圧との差動出力で制御する構成によって、
電源電圧が増加するとその発振の周波数が反比例して減
少する電源電圧逆依存性を有しているので、昇圧回路と
組み合せると昇圧回路の昇圧能力の電源電圧依存性を極
めて小さくできる。
【００６２】ここで、図７中の昇圧回路８の回路構成の
一例を図８に示す。駆動信号は、前記図３，４，５のい
ずれかに示した発振回路出力ＶＯＳＣである。電圧の昇
圧は、デプレッションタイプのＮチャネルＭＯＳトラン
ジスタＱＤ５〜８をキャパシタとして用い、Ｎチャネル
ＭＯＳトランジスタ（通常のエンハンスメントタイプ）
Ｑｎ１８〜２１を転送ゲートとして用いることにより行
われる。Ｉ１〜Ｉ５はインバータである。
一例を図８に示す。駆動信号は、前記図３，４，５のい
ずれかに示した発振回路出力ＶＯＳＣである。電圧の昇
圧は、デプレッションタイプのＮチャネルＭＯＳトラン
ジスタＱＤ５〜８をキャパシタとして用い、Ｎチャネル
ＭＯＳトランジスタ（通常のエンハンスメントタイプ）
Ｑｎ１８〜２１を転送ゲートとして用いることにより行
われる。Ｉ１〜Ｉ５はインバータである。
【００６３】信号ＶＯＳＣが“Ｈ”から“Ｌ”になる
と、トランジスタＱｎ１８，Ｑｎ２０がオン、Ｑｎ１
９，Ｑｎ２１がオフするので、キャパシタＱＤ５，ＱＤ
７の電荷はそれぞれキャパシタＱＤ６，ＱＤ８に転送さ
れる。
と、トランジスタＱｎ１８，Ｑｎ２０がオン、Ｑｎ１
９，Ｑｎ２１がオフするので、キャパシタＱＤ５，ＱＤ
７の電荷はそれぞれキャパシタＱＤ６，ＱＤ８に転送さ
れる。
【００６４】信号ＶＯＳＣが“Ｌ”から“Ｈ”になる
と、転送ゲートとなるＱｎ１８〜２１のオン、オフも逆
になるので、キャパシタＱＤ６，ＱＤ８の電荷はそれぞ
れキャパシタＱＤ７，出力Ｖｏｕｔに転送される。この
ような状態が交互に繰り返され、電源電圧の昇圧が行わ
れる。昇圧回路８の昇圧能力は電源電圧の降下とともに
低下していく傾向にあるが、駆動信号である発振回路か
らの信号ＶＯＳＣの周波数が高くなることにより、この
低下傾向は打ち消される。
と、転送ゲートとなるＱｎ１８〜２１のオン、オフも逆
になるので、キャパシタＱＤ６，ＱＤ８の電荷はそれぞ
れキャパシタＱＤ７，出力Ｖｏｕｔに転送される。この
ような状態が交互に繰り返され、電源電圧の昇圧が行わ
れる。昇圧回路８の昇圧能力は電源電圧の降下とともに
低下していく傾向にあるが、駆動信号である発振回路か
らの信号ＶＯＳＣの周波数が高くなることにより、この
低下傾向は打ち消される。
【００６５】近年の電源電圧の低電圧化に伴い、電源電
圧に対するしきい値電圧の比は増加する傾向にある。こ
のような状況の中、この発明の定電流発生回路は、しき
い値電圧の項を相殺する構成となっているため、低電圧
化された回路への適用も有利となる。
圧に対するしきい値電圧の比は増加する傾向にある。こ
のような状況の中、この発明の定電流発生回路は、しき
い値電圧の項を相殺する構成となっているため、低電圧
化された回路への適用も有利となる。
【００６６】
【発明の効果】以上説明したようにこの発明によれば、
レベルシフト回路を付加することで定電流回路の基準電
圧を上げることと、レベルシフト回路内のダイオード接
続トランジスタによる定電流回路のしきい値電圧分を補
償することの２点により、トランジスタのしきい値電圧
のばらつきに依存しない定電流回路を提供でき、このよ
うな定電流回路が要求される半導体集積回路装置に有用
である。
レベルシフト回路を付加することで定電流回路の基準電
圧を上げることと、レベルシフト回路内のダイオード接
続トランジスタによる定電流回路のしきい値電圧分を補
償することの２点により、トランジスタのしきい値電圧
のばらつきに依存しない定電流回路を提供でき、このよ
うな定電流回路が要求される半導体集積回路装置に有用
である。
【００６７】また、特に電源電圧の昇圧回路の駆動信号
を生成する発振回路に、しきい値電圧のばらつきに依存
しないこの定電流源を用いて駆動信号を得るとともに、
電源電圧と基準電圧とが等しいレベル近くになったとき
に発振しなくなるという危惧のない基準電圧（参照電
圧）を増幅回路へ与えるような構成が設計可能になる。
従って、昇圧回路を利用する不揮発性メモリ等に有効な
半導体集積回路装置を提供することができる。
を生成する発振回路に、しきい値電圧のばらつきに依存
しないこの定電流源を用いて駆動信号を得るとともに、
電源電圧と基準電圧とが等しいレベル近くになったとき
に発振しなくなるという危惧のない基準電圧（参照電
圧）を増幅回路へ与えるような構成が設計可能になる。
従って、昇圧回路を利用する不揮発性メモリ等に有効な
半導体集積回路装置を提供することができる。
【図１】この発明の第１の実施形態に係る半導体集積回
路装置における定電流発生回路の構成を示す回路図。
路装置における定電流発生回路の構成を示す回路図。
【図２】この発明の第２の実施形態に係る半導体集積回
路装置における定電流発生回路の構成を示す回路図。
路装置における定電流発生回路の構成を示す回路図。
【図３】この発明の第４の実施形態を示す構成であり、
この発明に係る半導体集積回路装置に関し、図２の構成
を定電流源に使用する発振回路を示す回路図。
この発明に係る半導体集積回路装置に関し、図２の構成
を定電流源に使用する発振回路を示す回路図。
【図４】図３の変形構成を示す構成であり、この発明に
係る半導体集積回路装置に関し、図２の構成を定電流源
に使用する発振回路を示す回路図。
係る半導体集積回路装置に関し、図２の構成を定電流源
に使用する発振回路を示す回路図。
【図５】図４の変形構成を示す構成であり、この発明に
係る半導体集積回路装置に関し、図２の構成を定電流源
に使用する発振回路を示す回路図。
係る半導体集積回路装置に関し、図２の構成を定電流源
に使用する発振回路を示す回路図。
【図６】図３または図４または図５の構成の発振回路の
動作を示す各部のタイミング波形図。
動作を示す各部のタイミング波形図。
【図７】ＥＥＰＲＯＭを用いた不揮発性半導体記憶装置
のブロック図。
のブロック図。
【図８】図７中の昇圧回路８の回路構成の一例を示す回
路図。
路図。
【図９】従来の定電流発生回路の構成を示す回路図。
【図１０】図９の定電流発生回路を用いた従来の発振回
路の構成を示す回路図。
路の構成を示す回路図。
１…定電流回路 ２…レベルシフト回路 Ｑｐ１，２，Ｑｐ１０〜２１…ＰチャネルＭＯＳトラン
ジスタ Ｑｎ１〜４，Ｑｎ３０〜４６…ＮチャネルＭＯＳトラン
ジスタ Ｑｐ３…ＰチャネルのＭＯＳトランジスタ負荷 Ｑｎ５…ＮチャネルのＭＯＳトランジスタ負荷 ＡＭＰ…差動増幅器 Ｇ１，Ｇ２…ＮＡＮＤゲート ＩＱｎ１〜７…Ｉ( イントリッシック）タイプＮチャネ
ルＭＯＳトランジスタ Ａ１，Ａ２，Ａ１’，Ａ２’…増幅回路（差動増幅回
路）
ジスタ Ｑｎ１〜４，Ｑｎ３０〜４６…ＮチャネルＭＯＳトラン
ジスタ Ｑｐ３…ＰチャネルのＭＯＳトランジスタ負荷 Ｑｎ５…ＮチャネルのＭＯＳトランジスタ負荷 ＡＭＰ…差動増幅器 Ｇ１，Ｇ２…ＮＡＮＤゲート ＩＱｎ１〜７…Ｉ( イントリッシック）タイプＮチャネ
ルＭＯＳトランジスタ Ａ１，Ａ２，Ａ１’，Ａ２’…増幅回路（差動増幅回
路）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24 G11C 16/06 H03F 3/345 H03K 19/0185
Claims (10)
- 【請求項１】 第１の電位のノードにゲートが接続され
る第１のＭＯＳトランジスタと、第２の電位のノードに
ゲートとドレインが接続されたダイオード接続の第２の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のソースと前記第２のＭＯＳトランジスタのドレインと
の間に接続された抵抗素子で構成される定電流回路と、 前記第１の電位が電源から負荷素子を介して与えられ、
かつ前記第１の電位のノードにドレインとゲートが接続
されたダイオード接続の第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのソースにドレインとゲ
ートが接続されソースに接地電圧より高い基準電圧が与
えられるダイオード接続の第４のＭＯＳトランジスタと
で構成されるレベルシフト回路を具備し、 前記第３及び第４のＭＯＳトランジスタは前記第１及び
第２のＭＯＳトランジスタとしきい値電圧の和が互いに
等しいトランジスタで構成され、前記第１のＭＯＳトラ
ンジスタのゲートに与えられる電圧に応じて前記抵抗素
子に定電流を発生させることを特徴とする半導体集積回
路装置。 - 【請求項２】 第１の電位のノードにゲートが接続され
る第１のＭＯＳトランジスタと、第２の電位のノードに
ゲートとドレインが接続されたダイオード接続の第２の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のソースと前記第２のＭＯＳトランジスタのドレインと
の間に接続された抵抗素子で構成される定電流回路と、 前記第１の電位が電源から負荷素子を介して与えられ、
かつ前記第１の電位のノードにドレインとゲートが接続
されたダイオード接続の第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのソースにドレインとゲ
ートが接続されソースに接地電圧より高い基準電圧が与
えられるダイオード接続の第４のＭＯＳトランジスタと
で構成されるレベルシフト回路を具備し、 前記第３のＭＯＳトランジスタは前記第１、第２のＭＯ
Ｓトランジスタのうちいずれか一方と、前記第４のＭＯ
Ｓトランジスタは前記いずれか一方に対する他方としき
い値電圧が等しいトランジスタで構成され、前記第１の
ＭＯＳトランジスタのゲートに与えられる電圧に応じて
前記抵抗素子に定電流を発生させることを特徴とする半
導体集積回路装置。 - 【請求項３】 第１の電位のノードにゲートが接続され
る第１のＭＯＳトランジスタと、第２の電位のノードに
ゲートとドレインが接続されたダイオード接続の第２の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のソースと前記第２のＭＯＳトランジスタのドレインと
の間に接続された抵抗素子で構成される定電流回路と、 前記第１の電位が電源からＰチャネルＭＯＳトランジス
タ負荷素子を介して与えられ、かつ前記第１の電位のノ
ードにドレインとゲートが接続されたダイオード接続の
第３のＭＯＳトランジスタと、前記第３のＭＯＳトラン
ジスタのソースにドレインとゲートが接続されソースに
ＮチャネルＭＯＳトランジスタ負荷素子のドレインが接
続されるダイオード接続の第４のＭＯＳトランジスタ
と、基準電圧と前記第４のＭＯＳトランジスタのソース
電位を入力し、その差動出力で前記Ｐチャネル及びＮチ
ャネルのＭＯＳトランジスタ負荷素子を制御する差動増
幅器とで構成されるレベルシフト回路を具備し、 前記第３及び第４のＭＯＳトランジスタは前記第１及び
第２のＭＯＳトランジスタとしきい値電圧の和が互いに
等しいトランジスタで構成され、前記第１のＭＯＳトラ
ンジスタのゲートに与えられる電圧に応じて前記抵抗素
子に定電流を発生させることを特徴とする半導体集積回
路装置。 - 【請求項４】 第１の電位のノードにゲートが接続され
る第１のＭＯＳトランジスタと、第２の電位のノードに
ゲートとドレインが接続されたダイオード接続の第２の
ＭＯＳトランジスタと、前記第１のＭＯＳトランジスタ
のソースと前記第２のＭＯＳトランジスタのドレインと
の間に接続された抵抗素子で構成される電流回路と、 前記第１の電位が電源からＰチャネルＭＯＳトランジス
タ負荷素子を介して与えられ、かつ前記第１の電位のノ
ードにドレインとゲートが接続されたダイオード接続の
第３のＭＯＳトランジスタと、前記第３のＭＯＳトラン
ジスタのソースにドレインとゲートが接続されソースに
ＮチャネルＭＯＳトランジスタ負荷素子のドレインが接
続されるダイオード接続の第４のＭＯＳトランジスタ
と、基準電圧と前記第４のＭＯＳトランジスタのソース
電位を入力し、その差動出力で前記Ｐチャネル及びＮチ
ャネルのＭＯＳトランジスタ負荷素子を制御する差動増
幅器とで構成されるレベルシフト回路を具備し、 前記第３のＭＯＳトランジスタは前記第１、第２のＭＯ
Ｓトランジスタのうちいずれか一方と、前記第４のＭＯ
Ｓトランジスタは前記いずれか一方に対する他方としき
い値電圧が等しいトランジスタで構成され、前記第１の
ＭＯＳトランジスタのゲートに与えられる電圧に応じて
前記抵抗素子に定電流を発生させることを特徴とする半
導体集積回路装置。 - 【請求項５】 複数の不揮発性メモリが配列されたメモ
リ本体と、 昇圧能力が駆動周波数依存性を有し、前記メモリ本体の
書き込み／消去時に必要な電圧を発生する昇圧回路と、 電源電圧の大きさに応じて発振周波数が変化し、前記昇
圧回路を駆動する駆動信号を発生する発振回路とを具備
し、 前記発振回路は、ほぼ 一定の電流を発生する定電流源
と、切換え信号に応じて一端が前記定電流源に接続され
る容量素子と、前記容量素子の一端の電圧と参照電圧源
との差を増幅して出力する増幅回路と、前記切換え信号
を生成する論理回路とを含み前記定電流源は、前記定電
流回路と前記レベルシフト回路とを有することを特徴と
する請求項１ないし４いずれか一つに記載の半導体集積
回路装置。 - 【請求項６】 複数の不揮発性メモリが配列されたメモ
リ本体と、 昇圧能力が駆動周波数依存性を有し、前記メモリ本体の
書き込み／消去時に必要な電圧を発生する昇圧回路と、 電源電圧の大きさに応じて発振周波数が変化し、前記昇
圧回路を駆動する駆動信号を発生する発振回路とを具備
し、 前記発振回路は、ほぼ 一定の電流を発生する定電流源
と、第１の切換え信号に応じて一端が前記定電流源に接
続される第１の容量素子と、前記第１の容量素子の一端
の電圧と参照電圧との差を増幅して出力する第１の増幅
回路と、前記第１の切換え信号と相補的な第２の切換え
信号に応じて一端が前記定電流源に接続される第２の容
量素子と、前記参照電圧と第２の容量素子の一端の電圧
との差を増幅して出力する第２の増幅回路と、前記第１
の増幅回路の出力信号と第２の増幅回路の出力信号の出
力信号が供給され、前記第１、第２の切換え信号を生成
する論理回路とを具備し、 前記定電流源は、前記定電流回路と前記レベルシフト回
路とを有することを特徴とする請求項１ないし４いずれ
か一つに記載の半導体集積回路装置。 - 【請求項７】 前記参照電圧は、電源電圧より低く設定
されることを特徴とする請求項５または６いずれか一つ
に記載の半導体集積回路装置。 - 【請求項８】 前記参照電圧として、前記レベルシフト
回路内の前記第４のＭＯＳトランジスタのソース電位を
供給することを特徴とする請求項５または６いずれか一
つに記載の半導体集積回路装置。 - 【請求項９】 前記第１、第２の増幅回路のそれぞれ
は、ゲートに前記参照電圧が供給される第１のＮチャネル型
ＭＯＳトランジスタと、 ゲートに前記第１又は第２の容量素子の一端の電圧が供
給される第２のＮチャネル型ＭＯＳトランジスタと、 前記第１、第２のＮチャネル型ＭＯＳトランジスタの各
ドレインにそれぞれのドレインが接続され、共通接続さ
れたゲートが、前記第２のＮチャネル型ＭＯＳトランジ
スタのドレインに接続された第１、第２のＰチャネル型
ＭＯＳトランジスタと、 前記第１、第２のＰチャネル型ＭＯＳトランジスタの両
ソースと電源端子間に電流通路が接続され、ゲートに制
御信号が供給される第３のＰチャネル型ＭＯＳトランジ
スタと、 前記第１、第２のＮチャネル型ＭＯＳトランジスタの両
ソース接地間に電流通路が接続され、ゲートが前記第２
のＮチャネル型ＭＯＳトランジスタのドレインが接続さ
れた第３のＮチャネル型ＭＯＳトランジスタと を含む こ
とを特徴とする請求項６記載の半導体集積回路装置。 - 【請求項１０】 第１の電位のノードにゲートが接続さ
れる第１のトランジスタと、第２の電位のノードにゲー
トとドレインが接続されたダイオード接続の第２のトラ
ンジスタと、前記第１のトランジスタのソースと前記第
２のトランジスタのドレインとの間に接続された抵抗素
子で構成される定電流回路と、 前記第１の電位が電源から負荷素子を介して与えられ、
かつ前記第１の電位のノードにドレインとゲートが接続
されたダイオード接続の第３のトランジスタと、前記第
３のトランジスタのソースにドレインとゲートが接続さ
れソースに基準電圧が与えられるダイオード接続の第４
のトランジスタとで構成されるレベルシフト回路を具備
し、 前記第３及び第４のトランジスタは前記第１及び第２の
トランジスタとしきい値電圧の和が互いに等しいトラン
ジスタで構成され、前記第１のトランジスタのゲートに
与えられる電圧に応じて前記抵抗素子に定電流を発生さ
せることを特徴とする半導体集積回路装置。
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