JP4434759B2

JP4434759B2 - 演算増幅回路

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Publication number: JP4434759B2
Application number: JP2004015648A
Authority: JP
Inventors: 俊之江藤
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-01-23
Filing date: 2004-01-23
Publication date: 2010-03-17
Anticipated expiration: 2024-01-23
Also published as: US7453104B2; US20050162198A1; JP2005210477A

Description

本発明は、差動型演算増幅回路に関し、特に、高利得かつ広帯域な演算増幅回路に関する。

差動型演算増幅回路として、差動トランジスタ対からなる入力回路と、カスコード回路による出力回路で構成された演算増幅回路が非特許文献１，２等に記載されている。図２は、上記非特許文献に記載されている演算増幅回路の例を示す回路図であり、トランジスタＭ１〜Ｍ４による広帯域の差動入力回路と、トランジスタＭ５〜Ｍ８によるカスコード回路からなる差動出力回路で構成されている。

トランジスタＭ３，Ｍ４のゲート電極は、この演算増幅回路の同相出力電圧を設定するために、同相帰還回路（図示せず）へ接続されている。図２に示す差動型演算増幅回路のシミュレーション結果として、０．５μｍＣＭＯＳ＠３Ｖで、ＤＣ利得６２ｄＢ、ユニティゲイン周波数：４５０ＭＨｚ（負荷容量の記述なし）が得られている。

Analog Integrated Circuits and Signal Processing,18,21-31(1999) IEEE Journal of Solid-State Circuits,Vol.30,No.3,March1995,pp.166-172

図２に示す演算増幅回路においては、各部の最低動作電圧は、入力回路部では、トランジスタＭ３（Ｍ４）とＭ５（Ｍ６）のゲート・ソース間電圧ＶＧＳ（０．６５Ｖ）と、トランジスタＭ３（Ｍ４）のゲートを駆動する同相帰還回路が必要とするバイアス電圧（例えば、トランジスタの飽和電圧１個分０．２５Ｖ）の和によって決まり、約１．５５Ｖｔｙｐ．（０．６５×２＋０．２５）となる。また、出力回路部では、トランジスタＭ５，Ｍ７，Ｍ９，Ｍ３１（Ｍ６，Ｍ８，Ｍ１０，Ｍ３２）の各々の飽和電圧（０．２５Ｖ）と、出力信号振幅（例えば、０．５Ｖｐ−ｐ）の和で、約１．５Ｖｔｙｐ．（０．２５×４＋０．５）となる。

結局、図２に示す演算増幅回路の最低動作電圧は、入力回路部で決まり、約１．５５Ｖｔｙｐ．となる。従って、温度特性やバラツキを考慮した公称値としては、最低動作電圧として１．８Ｖ程度必要となる。この最低動作電圧を下げるために、トランジスタＭ３とＭ４として０．１Ｖ程度のゲート・ソース間電圧ＶＧＳにすることができるノン・ドープＮｃｈトランジスタを用いることは可能であるが、ノン・ドープＮｃｈトランジスタのゲート・ソース間容量は非常に大きく、このトランジスタの巨大なゲート・ソース間容量が差動入力回路部の負荷となるために、甚だしい帯域劣化が生ずる。

また、図２に示す演算増幅回路において、入力回路でＤＣ利得を稼ぐのは、２次極の低域化を招き動作が不安定となって好ましくないので、ＤＣ利得はカスコード回路による出力回路のみで稼がなくてはならず、その結果ＤＣ利得を高くすることができないという欠点がある。出力回路にさらにゲイン・ブースト回路を付加すればＤＣ利得は上がるが、素子面積や消費電流も増加するという問題が生ずる。

本発明の目的は、上記問題点に鑑み、広帯域特性と高いＤＣ利得が得られ、かつ低電源電圧での動作が可能な、新規な差動型演算増幅回路を提供することにある。

本発明の演算増幅回路は、一方の端子に中間電位が供給された抵抗をドレイン負荷とした第１及び第２の差動トランジスタ対を備え、前記第１の差動トランジスタ対を、ゲイン・パスの信号経路への入力回路とし、前記第２の差動トランジスタ対を、前記ゲイン・パスをフィードフォワードするフィードフォワード・パスの信号経路への入力回路とし、前記各パスを経由して増幅された信号を出力端子で合成するパラレル・パス構成としたことを特徴とする。

前記第１の差動トランジスタ対のドレイン負荷となる抵抗に供給される中間電位は、前記第１の差動トランジスタ対と該差動トランジスタ対の出力端が接続される次段入力トランジスタの電位関係を模擬した回路により発生された電位であり、前記第２の差動トランジスタ対のドレイン負荷となる抵抗に供給される中間電位は、当該差動トランジスタ対の同相出力電圧を設定する同相帰還回路から出力された電位である。

また、これらの中間電位は、それぞれの負荷抵抗に対してノン・ドープＮｃｈトランジスタからなるソース・フォロアを介して供給される。

より具体的には、本発明の演算増幅回路は、ゲート電極が差動入力端子の各一方に接続され、ソース電極が第１の電流源トランジスタに共通接続され、ドレイン電極が第１および第２の負荷抵抗に各々接続された第１および第２のＮｃｈトランジスタによって構成される第１の差動増幅回路と、ゲート電極が前記差動入力端子の各一方に接続され、ソース電極が第２の電流源トランジスタに共通接続され、ドレイン電極が第３および第４の負荷抵抗に各々接続された第３および第４のＮｃｈトランジスタによって構成される第２の差動増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第１のＮｃｈトランジスタのドレイン電極に接続された第５のＮｃｈトランジスタと、ソース電極が前記第５のＮｃｈトランジスタのドレイン電極と接続された第６のＮｃｈトランジスタによって構成される第１のカスコード増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第２のＮｃｈトランジスタのドレイン電極に接続された第７のＮｃｈトランジスタと、ソース電極が前記第７のＮｃｈトランジスタのドレイン電極と接続された第８のＮｃｈトランジスタによって構成される第２のカスコード増幅回路と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第６のＮｃｈトランジスタのドレイン電極に接続され、ドレイン電極が差動出力端子の一方に接続された第１のＰｃｈトランジスタによって構成される第１の出力増幅回路と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第８のＮｃｈトランジスタのドレイン電極に接続され、ドレイン電極が差動出力端子の他方に接続された第２のＰｃｈトランジスタによって構成される第２の出力増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第４のＮｃｈトランジスタのドレイン電極に接続され、ドレイン電極が前記差動出力端子の一方に接続された第９のＮｃｈトランジスタによって構成される第３の出力増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第３のＮｃｈトランジスタのドレイン電極に接続され、ドレイン電極が前記差動出力端子の他方に接続された第１０のＮｃｈトランジスタによって構成される第４の出力増幅回路とを備え、前記第１および第２の差動増幅回路の動作電圧は、ドレイン電極が前記電源電位（ＶＤＤ）に接続され、ゲート電極が中間電位に接続された第１および第２のノン・ドープＮｃｈトランジスタの各ソース電極から供給されることを特徴とする。

本発明の演算増幅回路は、前記第１の差動増幅回路と、前記第１および第２のカスコード増幅回路と、前記第１および第２の出力増幅回路によって狭帯域、高利得特性を有するゲイン・パスが構成され、前記第２の差動増幅回路と、前記第３および第４の出力増幅回路によって広帯域、低利得特性を有するフィードフォワード・パスが構成されている。これらの各パスを経由して増幅された信号を出力端子で合成することにより、広帯域特性と高いＤＣ利得を得るとともに、低電源電圧での動作を可能にしている。

本発明は、狭帯域であるが高利得特性を有するゲイン・パスと、低利得であるが広帯域特性を有するフィードフォワード・パスとをパラレルに接続して特性を相互補完することにより、高利得、広帯域特性を有する演算増幅回路を実現すること可能となる。

また、ゲイン・パスとフィードフォワード・パスの各入力段を、動作電源として中間電位が供給されている抵抗をドレイン負荷とする差動回路によって構成し、かつ抵抗値を小さく設定してこの段の利得を抑えることにより、動作の安定化と直流の電位ドロップを小さくすることによる低電源電圧動作が可能な構成としている。また、パラレルパス構成とすることにより、低消費電流化を図ることができる。

図１は、本発明の演算増幅回路の実施形態を示す回路図である。

図１において、ＮｃｈトランジスタＭ１とＭ４は、そのゲート電極に差動入力信号Ｖｉｎ＋，Ｖｉｎ−が入力され、ソース電極が電流源トランジスタＭ２６のドレイン電極に共通接続され、ドレイン電極に負荷抵抗Ｒ１，Ｒ４が接続された第１の差動トランジスタ対を構成しており、ＮｃｈトランジスタＭ２とＭ３は、そのゲート電極に差動入力信号Ｖｉｎ＋，Ｖｉｎ−が入力され、ソース電極が電流源トランジスタＭ２７のドレイン電極に共通接続され、ドレイン電極に負荷抵抗Ｒ３，Ｒ２が接続された第２の差動トランジスタ対を構成している。

第１の差動トランジスタ対Ｍ１，Ｍ４および、第２の差動トランジスタ対Ｍ２，Ｍ３は、それぞれノン・ドープＮｃｈトランジスタＭ１９および２０からなるソース・フォロア回路を介して、負荷抵抗Ｒ１，Ｒ４および負荷抵抗Ｒ３，Ｒ２の一端に供給される中間電位を動作電圧とする第１の差動増幅回路および第２の差動増幅回路として動作する。バイアス電圧供給用のノン・ドープＮｃｈトランジスタは、一般にチャネル長が長く、ゲート・ソース間容量は巨大であるが、本構成では、このノン・ドープＮｃｈトランジスタＭ１９，Ｍ２０には同相信号成分のみが通り、増幅される差動信号成分に対する帯域低下などの影響は生じない。

この第１および第２の差動増幅回路は、本実施形態の演算増幅器の入力段を構成する。この入力段差動増幅回路は広帯域特性を有しているが、その利得は低く抑えられており、そのためドレイン負荷となる抵抗値Ｒ１〜Ｒ４の値を下げて直流電位ドロップを例えば０．１Ｖ程度の小さな値とすることができる。これにより入力段の必要電源電圧を下げることが可能になる。

第１の差動増幅回路の構成要素である一方のＮｃｈトランジスタＭ１のドレイン電極からの出力は、ソース電極が基準電位ＧＮＤに接続されたＮｃｈトランジスタＭ５のゲート電極に入力される。ＮｃｈトランジスタＭ５はＮｃｈトランジスタＭ７とカスコード接続されており、このカスコード接続されたＮｃｈトランジスタＭ５，Ｍ７で更に増幅された後、ソース電極が電源電位ＶＤＤに接続されたＰｃｈトランジスタＭ３１のゲート電極に入力され、このＰｃｈトランジスタＭ３１で更に増幅されてドレイン電極から差動出力信号の一方Ｖｏｕｔ−として出力される。

同じく第１の差動増幅回路の構成要素である他方のＮｃｈトランジスタＭ４のドレイン電極からの出力は、ソース電極が基準電位ＧＮＤに接続されたＮｃｈトランジスタＭ６のゲート電極に入力される。ＮｃｈトランジスタＭ６はＮｃｈトランジスタＭ８とカスコード接続されており、このカスコード接続されたＮｃｈトランジスタＭ６，Ｍ８で更に増幅された後、ソース電極が電源電位ＶＤＤに接続されたＰｃｈトランジスタＭ３２のゲート電極に入力され、このＰｃｈトランジスタＭ３２で更に増幅されてそのドレイン電極から差動出力信号の他方Ｖｏｕｔ＋として出力される。

このＮｃｈトランジスタＭ１，Ｍ４→カスコード接続されたＮｃｈトランジスタ（Ｍ５，Ｍ７），（Ｍ６，Ｍ８）→ＰｃｈトランジスタＭ３１，Ｍ３２からなる信号経路は３段の増幅回路として構成されており、高利得で狭帯域の特性を有するゲイン・パスとして機能する。なお、ＰｃｈトランジスタＭ３１，Ｍ３２のドレイン電極とゲート電極間に接続されているコンデンサＣ１，Ｃ２は、このゲイン・パスの高利得による発振を防止するための位相補償容量である。

一方、第２の差動増幅回路の構成要素である一方のＮｃｈトランジスタＭ２のドレイン電極からの出力は、ソース電極が基準電位ＧＮＤに接続されたＮｃｈトランジスタＭ１４のゲート電極に入力され、このＮｃｈトランジスタＭ１４で増幅されてそのドレイン電極から差動出力信号の他方Ｖｏｕｔ＋として出力される。同じく第２の差動増幅回路の構成要素である他方のＮｃｈトランジスタＭ３のドレイン電極からの出力は、ソース電極が基準電位ＧＮＤに接続されたＮｃｈトランジスタＭ１３のゲート電極に入力され、このＮｃｈトランジスタＭ１３で増幅されてそのドレイン電極から差動出力信号の一方Ｖｏｕｔ−として出力される。

このＮｃｈトランジスタＭ２，Ｍ３→ＮｃｈトランジスタＭ１４，Ｍ１３からなる信号経路は２段の増幅回路として構成されており、低利得であるが広帯域の特性を有するフィードフォワード・パスとして機能する。このフィードフォワード・パスと上記ゲイン・パスはパラレル・パス構成となっており、各パスを経由してそれぞれ増幅された信号が出力端子で合成されることにより、高利得かつ広帯域な演算増幅回路の実現が可能となる。

また、本実施形態では、ゲイン・パスおよびフィードフォワード・パスの信号経路への入力回路となっている第１および第２の差動増幅回路の利得は低く抑えられており、ドレイン負荷である抵抗Ｒ１〜Ｒ４の抵抗値を下げて直流電位ドロップを例えば０．１Ｖ程度の小さな値とすることにより入力段の必要電源電圧を下げている。その際、負荷抵抗Ｒ１〜Ｒ４の一方の電極に接続される必要電源電圧を単に電源に接続すると、ゲイン・パスの次段の入力トランジスタＭ５（Ｍ６）のバイアス電流が電源電圧に直接依存したものとなるため、素子のバラツキ等があるとバイアス電流が変動し、それに伴ってゲイン特性がばらつく等の影響を受けやすくなる。

これを避けるために本実施形態では、ＶＴの小さい（約０Ｖ）ノン・ドープＮｃｈトランジスタＭ１９，Ｍ２０によるソース・フォロアを介して抵抗Ｒ１〜Ｒ４の一方の電極にバイアス電圧を供給するとともに、ＶＴの小さいノン・ドープＮｃｈトランジスタＭ２１、抵抗Ｒ５、トランジスタＭ２２〜Ｍ２５によって、初段回路と次段入力トランジスタＭ５（Ｍ６）の電位関係を模擬した回路を構成し、この模擬回路でゲイン・パス側のノン・ドープＮｃｈトランジスタＭ１９のゲート電極に与える電圧を発生させ、ゲイン・パスの次段入力トランジスタＭ５（Ｍ６）のバイアス電流を正確に定めている。

即ち、トランジスタＭ２１〜Ｍ２５、コンデンサＣ３、抵抗Ｒ５で、ノン・ドープＮｃｈトランジスタＭ１９のゲート電極に与える電圧を発生するバイアス電圧発生回路が構成されており、該当するトランジスタ間の面積比と、抵抗Ｒ１及びＲ５の抵抗比を適切に設定することにより、ゲイン・パスの次段入力トランジスタＭ５（Ｍ６）のバイアス電流の安定化を図っている。

また、ＰｃｈトランジスタＭ１０（Ｍ９）のドレイン電極はソース電極が電源電位（ＶＤＤ）に接続されたＰｃｈトランジスタＭ１６（Ｍ１５）のゲート電極にも接続されており、ＰｃｈトランジスタＭ１６（Ｍ１５）のドレイン電極は、ゲート電極に一定の電圧が供給されているＰｃｈトランジスタＭ１８（Ｍ１７）およびＮｃｈトランジスタＭ８（Ｍ７）のソース・ドレインを経由してＰｃｈトランジスタＭ１０（Ｍ９）のドレイン電極と接続されることにより、ゲイン・パス内での局所負帰還ループを構成するとともに、この局所負帰還ループを構成するＰｃｈトランジスタＭ１６とＭ１５のドレイン電極を互いに接続する。

その結果、それぞれの局所負帰還ループ内における差動信号は互いに打ち消し合うので、ゲイン・パス内での局所同相負帰還ループとして動作し、差動信号入力時にも安定して出力トランジスタＭ３２とＭ３１のゲート電位の同相成分（動作点）を正確に検出し、出力トランジスタＭ３２とＭ３１のバイアス電流の安定化を図ることができる。

他方、フィードフォワード・パスの信号経路への入力回路となっている第２の差動増幅回路におけるノン・ドープＮｃｈトランジスタＭ２０のゲート電極に供給される電圧は、図１には示されていないが、出力信号（Ｖｏｕｔ＋，Ｖｏｕｔ−）における同相成分を帰還する同相帰還回路から供給されている。それにより、フィードフォワード・パスの出力段であるＮｃｈトランジスタＭ１３（Ｍ１４）のバイアス電流は、ゲイン・パスの出力段であるＰｃｈトランジスタＭ３１（Ｍ３２）のバイアス電流と等しくなるように制御される。

本実施形態における各部の最低動作電圧は、ゲイン・パスおよびフィードフォワード・パスの入力回路部では、ノン・ドープＮｃｈトランジスタＭ１９（Ｍ２０）のＶＧＳ（約０．１Ｖ）と、ノン・ドープＮｃｈトランジスタＭ１９（Ｍ２０）のゲートを駆動する模擬回路あるいは同相帰還回路が必要とするバイアス電圧（例えば、トランジスタの飽和電圧１個分０．２５Ｖ）と、抵抗Ｒ１〜Ｒ４の電圧ドロップ分（０．１Ｖ）と、ＮｃｈトランジスタＭ５（Ｍ６，Ｍ１３，Ｍ１４）のＶＧＳ（０．６５Ｖ）の和となり、ｔｙｐ値は約１．１Ｖ（０．１＋０．２５＋０．１＋０．６５）となる。

ゲイン・パスの２段目増幅回路部では、カスコード接続トランジスタＭ５（Ｍ６）およびＭ７（Ｍ８）の各飽和電圧（０．２５Ｖ）と、ＰｃｈトランジスタＭ３１（Ｍ３２）のＶＧＳ（０．６５Ｖ）との和となり、ｔｙｐ値はおおよそ１．２Ｖ（０．６５＋０．２５×２）となる。また、出力回路部では、ＰｃｈトランジスタＭ３１（Ｍ３２）およびＮｃｈトランジスタＭ１３（Ｍ１４）の各飽和電圧（０．２５Ｖ）と、出力信号振幅（例えば、０．５Ｖｐ−ｐ）の和で、約１．０Ｖｔｙｐ．（０．２５×２＋０．５）となる。

従って、この回路の最低動作電圧は、ゲイン・パスの２段目増幅回路部で決まり、約１．２Ｖとなるから、温度特性やバラツキを考慮した公称値としては、１．５Ｖ程度まで低減することができる。また、この低電源電圧動作により消費電流も低減することが可能となる。

このように、本実施形態によれば、１．５Ｖの低電源電圧動作が可能（最低動作電圧は約１．２Ｖｔｙｐ）であり、低消費電流で高利得、広帯域な演算増幅回路を実現することができる。本実施形態の１．５Ｖプロセスでの設計例では、ＶＤＤ＝１．５Ｖで、消費電流：４．９ｍＡ、ＤＣ利得９８ｄＢ、ユニティゲイン周波数：１．２ＧＨｚ（負荷容量１．８ｐＦ）が実現可能である。

本発明の実施形態を示す回路図である。従来例を示す回路図である。

符号の説明

Ｍ１〜Ｍ８、Ｍ１３〜Ｍ１８、Ｍ２３〜Ｍ２７Ｎｃｈトランジスタ
Ｍ９〜Ｍ１２、Ｍ２２、Ｍ３１、Ｍ３２Ｐｃｈトランジスタ
Ｍ１９〜Ｍ２１ノン・ドープＮｃｈトランジスタ
Ｒ１〜Ｒ５抵抗
Ｃ１〜Ｃ３コンデンサ
ＶＤＤ電源電位
ＧＮＤ基準電位

Claims

ゲート電極が差動入力端子の各一方に接続され、ソース電極が第１の電流源トランジスタ（Ｍ２６）に共通接続され、ドレイン電極が第１および第２の負荷抵抗（Ｒ１，Ｒ４）に各々接続された第１および第２のＮｃｈトランジスタ（Ｍ１、Ｍ４）によって構成される第１の差動増幅回路と、
ゲート電極が前記差動入力端子の各一方に接続され、ソース電極が第２の電流源トランジスタ（Ｍ２７）に共通接続され、ドレイン電極が第３および第４の負荷抵抗（Ｒ２，Ｒ３）に各々接続された第３および第４のＮｃｈトランジスタ（Ｍ２、Ｍ３）によって構成される第２の差動増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第１のＮｃｈトランジスタ（Ｍ１）のドレイン電極に接続された第５のＮｃｈトランジスタ（Ｍ５）と、ソース電極が前記第５のＮｃｈトランジスタ（Ｍ５）のドレイン電極と接続された第６のＮｃｈトランジスタ（Ｍ７）によって構成される第１のカスコード増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第２のＮｃｈトランジスタ（Ｍ４）のドレイン電極に接続された第７のＮｃｈトランジスタ（Ｍ６）と、ソース電極が前記第７のＮｃｈトランジスタ（Ｍ６）のドレイン電極と接続された第８のＮｃｈトランジスタ（Ｍ８）によって構成される第２のカスコード増幅回路と、
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第６のＮｃｈトランジスタ（Ｍ７）のドレイン電極に接続され、ドレイン電極が差動出力端子の一方に接続された第１のＰｃｈトランジスタ（Ｍ３１）によって構成される第１の出力増幅回路と、
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第８のＮｃｈトランジスタ（Ｍ８）のドレイン電極に接続され、ドレイン電極が差動出力端子の他方に接続された第２のＰｃｈトランジスタ（Ｍ３２）によって構成される第２の出力増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第４のＮｃｈトランジスタ（Ｍ３）のドレイン電極に接続され、ドレイン電極が前記差動出力端子の一方に接続された第９のＮｃｈトランジスタ（Ｍ１３）によって構成される第３の出力増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第３のＮｃｈトランジスタ（Ｍ２）のドレイン電極に接続され、ドレイン電極が前記差動出力端子の他方に接続された第１０のＮｃｈトランジスタ（Ｍ１４）によって構成される第４の出力増幅回路とを備え、
前記第１および第２の差動増幅回路の動作電圧は、ドレイン電極が前記電源電位（ＶＤＤ）に接続され、ゲート電極が中間電位に接続された第１および第２のノン・ドープＮｃｈトランジスタ（Ｍ１９およびＭ２０）の各ソース電極から供給されることを特徴とする演算増幅回路。
前記第１のノン・ドープＮｃｈトランジスタ（Ｍ１９）のゲート電極に供給される前記中間電位を発生する回路は、前記第１のノン・ドープＮｃｈトランジスタ（Ｍ１９）と、前記第１または第２の抵抗（Ｒ１またはＲ４）と、前記第５または第７のＮｃｈトランジスタ（Ｍ５またはＭ６）の電位関係を模擬する、第３のノン・ドープＮｃｈトランジスタ（Ｍ２１）と、第５の抵抗（Ｒ５）と、第１１のＮｃｈトランジスタ（Ｍ２４）とを含む構成となっており、前記第２のノン・ドープＮｃｈトランジスタ（Ｍ２０）のゲート電極に供給される前記中間電位を発生する回路は、前記差動出力端子から出力される同相出力電圧を設定する同相帰還回路によって構成されていることを特徴とする請求項１に記載の演算増幅回路。
前記第１の差動増幅回路と、前記第１および第２のカスコード増幅回路と、前記第１および第２の出力増幅回路によって狭帯域、高利得特性を有するゲイン・パスが構成され、前記第２の差動増幅回路と、前記第３および第４の出力増幅回路によって広帯域、低利得特性を有するフィードフォワード・パスが構成されていることを特徴とする請求項１または２に記載の演算増幅回路。
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第６、第８のＮｃｈトランジスタ（Ｍ７、Ｍ８）のドレイン電極に各々接続された第３、第４のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）と、ゲート電極に一定電圧が供給され、ソース電極が前記第３、第４のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）のドレイン電極に各々接続され、ドレイン電極が前記第６、第８のＮｃｈトランジスタ（Ｍ７、Ｍ８）のソース電極に各々接続された第５、第６のＰｃｈトランジスタ（Ｍ１７、Ｍ１８）とからなり、前記第３、第４のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）のドレイン電極同士が接続された局所同相帰還ループを備えていることを特徴とする請求項１〜３のいずれかに記載の演算増幅回路。