JP5092687B2

JP5092687B2 - 増幅装置及びＧｍ補償バイアス回路

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Description

本発明は増幅装置及びＧｍ補償バイアス回路に関する。

図１は増幅回路の一例を示す。増幅回路は、高電位源と低電位源の間に直列に接続された負荷抵抗Ｒと電界効果トランジスタＦＥＴとを有する。ＦＥＴのドレインは増幅回路の出力端子に接続される。ＦＥＴのソースは低電位源に接続される。ＦＥＴのゲートは、キャパシタを介して信号源Ｓに接続される。更に、ゲートにはＧｍ補償バイアス回路からのバイアスが与えられる。

ＦＥＴに流れる電流の変化分ΔI_ampは、ゲート電圧Vinの変化分に比例し、比例係数Gmは相互コンダクタンスと呼ばれる：
ΔI_amp＝Gm×ΔVin。
従って負荷抵抗にかかる電圧変化ΔVoutは、
ΔVout＝R×ΔIamp＝R×Gm×ΔVin
と書ける。増幅回路の利得は、R×Gmで定義される。

この種の増幅回路は、利得R×Gmが一定値になるようにＧｍ補償バイアス回路によりバイアスされる。Gm補償バイアス回路は、ＦＥＴの相互コンダクタンスGmが負荷抵抗Rに反比例することを保証するように適切なバイアスをＦＥＴのゲートに与える。利得R×Gmが一定値をとるようにすることで、ＦＥＴの製造プロセスや動作時の温度変動等に起因する増幅特性のばらつきを小さく抑制できる。一般に、集積回路LSIの中では同じ形式の抵抗Rは、製造プロセス変動等に対して同じように変化するからである。

図２は図１のGm補償バイアス回路に使用される回路例を示す。Gm補償バイアス回路は、第１及び第２のＰチャネルＦＥＴ並びに第１及び第２のＮチャネルＦＥＴを有する。第１のＰチャネルＦＥＴは、高電位源（例えば、３ボルトの定電位源Vdd）に接続されたソースと、ゲートと、そのゲートに接続されたドレインとを有する。第１のNチャネルＦＥＴは、第１のPチャネルＦＥＴのソースに接続されたドレインと、ゲートと、抵抗Ｒｓを介して低電位源に接続されたソースとを有する。第２のＰチャネルＦＥＴは、高電位源に接続されたソースと、第１のPチャネルＦＥＴのゲートに接続されたゲートと、ドレインを有する。第２のＮチャネルＦＥＴは、第２のＰチャネルＦＥＴのドレインに接続されたドレインと、該ドレインに接続されたゲートと、低電位源に接続されたソースとを有する。

概して、Gm補償バイアス回路は電流ミラー回路を構成し、第１のPチャネル及びNチャネルＦＥＴに流れる基準電流Irefは、第２のPチャネル及びNチャネルＦＥＴに流れるバイアス電流Ioutに反映される。図中、W及びLはＦＥＴのゲートの幅及び長さを表し、KはＦＥＴのスケール因子を表す。この場合において、基準電流Iref及びバイアス電流Ioutが等しかったならば、第２のNチャネルＦＥＴの相互コンダクタンスgmは、通常、次式のように近似できる。

ここで、Rsは第１のNチャネルＦＥＴのソースに接続された第１抵抗を表す。上記の数式から分かるように、第２のNチャネルＦＥＴの相互コンダクタンスgmは、Iref=Ioutの場合、第１抵抗Rsに反比例する。従って、Iref(Iout)と比例関係にある電流を増幅回路（例えば図１のIamp）に流せば、増幅回路の利得の安定化を図ることができる。Iref=Ioutの場合にgmが1/Rsに比例することを利用する技術については、例えば非特許文献１に記載されている。
Design of Analog CMOS integrated Circuit, Behazad Razavi, p379

図３は図２の第１，第２のNチャネルＦＥＴに対するドレイン電流及びドレイン電圧の関係を示す。ＦＥＴのソース及びドレイン間の抵抗R_DSが比較的大きい場合、ドレイン電圧が多少変動してもドレイン電流はほとんど変化しない。従って第1及び第２のNチャネルＦＥＴのドレイン電圧V1,V2が多少異なっていたとしても、Iref=Ioutの関係が保たれ、上記の近似式 gm∝1/Rs は成立し、上記の所期の動作が保証される。

ところで、トランジスタの微細化が進むにつれて、ソース及びドレイン間の抵抗R_DSが比較的小さくなってくると、ドレイン電圧変動に応じたドレイン電流変動も無視できなくなる。このため、第1及び第２のNチャネルＦＥＴのドレイン電圧V1,V2は共に等しいことが要求される。そうでなければ、電圧の相違に起因してIref≠Ioutとなってしまうからである。

さらに、製造プロセス変動や動作温度等に起因して、第１及び第２のＮチャネルＦＥＴのドレイン電圧Ｖ１，Ｖ２の電位差が変動する場合も生じ、その場合、IrefとIoutの不一致量も変動し、gmと1/Rsの比率も変動する。その結果、上記の所期の動作も保証されなくなる。

本発明の課題は、増幅器の利得の安定化を図るため、増幅器を構成する電界効果トランジスタのバイアスの安定化を図るＧｍ補償バイアス回路を提供することである。

開示される発明の一形態による回路は、
電界効果トランジスタの相互コンダクタンスを補償する相互コンダクタンス補償型バイアス回路であって、
基準電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有する第１ＦＥＴと、
バイアス電流が流れる第１電極及び第２電極を有し、前記第１ＦＥＴの前記ゲートに接続されたゲートを有する第２ＦＥＴと、
前記第１ＦＥＴの第１電極の第１電位及び前記第２ＦＥＴの第１電極の第２電位の比較結果に応じた信号を出力する比較器と、
を有し、前記第１ＦＥＴの第２電極又は前記第２ＦＥＴの第２電極は第１抵抗に接続され、
前記比較器は、
前記第１電位または第２電位のうち一方を受けるゲートを有する第３ＦＥＴと、
前記第１電位または第２電位のうちもう一方を受けるゲートを有する第４ＦＥＴと、
前記第４ＦＥＴに接続され、前記比較結果に応じた信号を出力する電極を有する第５ＦＥＴと、
前記第５ＦＥＴのゲートに接続されたゲートと、前記第５ＦＥＴのゲート及び前記第３ＦＥＴに接続された電極とを有する第６ＦＥＴと、
を有し、前記第３ＦＥＴ及び前記第４ＦＥＴのソースは電流源を介することなく電位源に接続され、前記比較器から出力される信号により、前記第１電位と前記第２電位が等しくなるように前記基準電流および前記バイアス電流が制御され、
前記基準電流、前記バイアス電流、前記第３ＦＥＴのソース及びドレイン間を流れる電流及び前記第４ＦＥＴのソース及びドレイン間を流れる電流の大きさが、同一である又は比例関係にある、相互コンダクタンス補償型バイアス回路である。

本発明によれば、増幅器を構成する電界効果トランジスタのバイアスの安定化を図り、増幅器の利得の安定化を図ることができる。

本発明の一形態では、基準電流が流れる第１ＦＥＴの第１電極の第１電位と、バイアス電流が流れる第２ＦＥＴの第１電極の第２電位との比較結果に応じた信号が、比較器から出力される。この信号により、基準電流及びバイアス電流が等しくなるように制御され、増幅器を構成するＦＥＴのバイアスの安定化を図り、ひいては増幅器の利得の安定化を図ることができる。

増幅器の利得を一定に保つため、前記第２ＦＥＴの相互コンダクタンスは、前記第１ＦＥＴのソースに接続された第１抵抗に反比例するように制御される。

前記比較器の入力及び出力の間に位相補償回路が設けられていてもよい。前記位相補償回路は、キャパシタで構成されていてもよい。

前記第１及び第２ＦＥＴがＮチャネルＦＥＴであり、前記第１及び第２ＦＥＴの第１電極と高電位源との間にＰチャネルＦＥＴがそれぞれ設けられ、前記第１ＦＥＴは第１抵抗を介して低電位源に接続されてもよい。前記比較器の出力は、前記ＰチャネルＦＥＴのゲートに与えられてもよい。

前記比較器は、演算増幅器で構成されてもよい。前記比較器は、前記第１電位を受けるゲートを有する第３ＦＥＴと、前記第２電位を受けるゲートを有する第４ＦＥＴと、前記第４ＦＥＴに接続され、前記比較結果に応じた信号を出力する電極を有する第５ＦＥＴと、前記第５ＦＥＴのゲートに接続されたゲートと、該ゲート及び前記第３ＦＥＴに接続された電極とを有する第６ＦＥＴとを有してもよい。

図４Ａは本発明の一実施例によるGm補償バイアス回路を示す。Gm補償バイアス回路は、図１に示されるような増幅回路のGm補償バイアス回路に使用されてもよいし、他の回路のバイアス回路として使用されてもよい。

図４Ａには、第１〜第５ＦＥＴが示されている。第１ＦＥＴはNチャネルＦＥＴであり、第１抵抗Rsを介して低電位源（例えば、GND）に接続されたソースと、ゲートと、該ゲートに接続されたドレインとを有する。第２ＦＥＴもＮチャネルＦＥＴであり、低電位源に接続されたソースと、第１ＦＥＴのゲートに接続されたゲートと、ドレインとを有する。第３ＦＥＴはＰチャネルＦＥＴであり、第１ＦＥＴのドレインに接続されたドレインと、ゲートと、高電位源に接続されたソースとを有する。第４ＦＥＴもＰチャネルＦＥＴであり、第２ＦＥＴのドレインに接続されたドレインと、第３ＦＥＴのゲートに接続されたゲートと、高電位源に接続されたソースとを有する。第５ＦＥＴはＰチャネルＦＥＴであり、高電位源に接続されたソースと、第３及び第４ＦＥＴのゲートに接続されたゲートと、ドレインとを有する。更に、図４ＡのGm補償バイアス回路は比較器COMも含み、比較器COMは、第１ＦＥＴのドレイン（Ｖ１）に接続された非反転入力（＋）と、第２ＦＥＴのドレイン（Ｖ２）に接続された反転入力（−）と、第３及び第４ＦＥＴのゲートに接続された出力とを有する。その出力と反転入力との間には、キャパシタＣで構成された位相調整回路も備わっている。Gm補償バイアス回路の出力は、第５ＦＥＴのドレインから取り出されてもよいし、第２ＦＥＴのドレインから取り出されてもよいし、第１ＦＥＴのドレインから取り出されてもよい。本実施例ではそれらの電圧（電流）は等しくなるように制御されるからである。

図２の回路の場合と同様に、図４ＡのGm補償バイアス回路も電流ミラー回路を構成し、第３ＦＥＴ及び第１ＦＥＴに流れる基準電流Irefは、第４ＦＥＴ及び第２ＦＥＴに流れるバイアス電流Ioutに反映される。そして、基準電流Iref及びバイアス電流Ioutが等しかったならば、第２ＦＥＴの相互コンダクタンスgmは、1/Rsに比例する。

従って、Iref(Iout)と比例関係にある電流が増幅器を構成しているトランジスタに供給されるならば、増幅回路の利得の安定化を図ることができる。

図４ＡのGm補償バイアス回路では、第１及び第２ＦＥＴのドレイン電圧V1,V2が常に等しくなるように制御される。これを説明するため、第１及び第２ＦＥＴを等価回路で置換したモデルを考察する。

図５に示されるように、ゲートとドレインの接続された第１ＦＥＴは、1/(2gm)の値を有する抵抗回路と考えることができる。但し、スケール因子Kが４であることが仮定されている。この場合、第１ＦＥＴのドレイン電圧変化ΔV1は、
ΔV1＝(1/(2gm)＋Rs)×ΔIref
と書ける。従って、
ΔIref＝2gm/(1＋2gm×Rs)ΔV1≦gm×ΔV1 ・・・（Ａ）
となる。但し、gm×Rs>1/2であることが仮定されている。

一方、第２ＦＥＴはΔＶ１で制御される電流源と考えることができる。

ΔIout＝gm×ΔV１・・・（Ｂ）
である。（Ａ）式及び（Ｂ）式を参照するに、電圧に対する電流の観点からは、基準電流の変化ΔIrefは、バイアス電流の変化ΔIoutよりも緩やかであることが分かる（図５下側のグラフ参照。）。

仮に、Iref<Ioutになってしまったとする。第３及び第４ＦＥＴのソースドレイン間の抵抗R_DSが同程度であったとすると、V1>V2 となり、この電位差が比較器COMに入力される。図示の例の場合、比較器COMの非反転入力（＋）に比較的大きな電圧が印加され、反転入力（−）に比較的小さな電圧が印加される。比較器COMはこの電圧の大小関係に応じた比較出力信号（図示の例では、電位差に応じた正の信号）を出力する。比較出力信号は第３及び第４ＦＥＴのゲートにそれぞれ入力される。本実施例では、第３及び第４ＦＥＴはPチャネルなので、第３及び第４ＦＥＴ電流が減少する方向に変化する。第３及び第４ＦＥＴを通じて流れる基準電流Iref及びバイアス電流Ioutは少なくなり、図５のグラフの矢印のように、Iref=Ioutに近づき、最終的にIref=IoutかつＶ１＝Ｖ２の状態に収束する。

逆に、Iref>Ioutになってしまったとする。この場合は逆に、V1<V2 となり、この電位差が比較器COMに入力される。図示の例の場合、比較器COMの非反転入力（＋）に比較的小さな電圧が印加され、反転入力（−）に比較的大きな電圧が印加される。比較器COMはこの電圧の大小関係に応じた比較出力信号（この場合、電位差に応じた負の信号）を出力する。比較出力信号は第３及び第４ＦＥＴのゲートにそれぞれ入力される。第３及び第４ＦＥＴはPチャネルなので、第３及び第４ＦＥＴは電流が増加する方向に変化する。第３及び第４ＦＥＴを通じて流れる基準電流Iref及びバイアス電流Ioutは多くなり、Iref=Ioutに近づき、最終的にIref=IoutかつＶ１＝Ｖ２の状態に収束する。

本実施例によれば、比較器COMに入力された電位差（極性も含む）に応じた比較出力信号に応じて、基準電流Iref及びバイアス電流Ioutが増やされる又は減らされ、Iref=Ioutが実現されるように制御が行われる。したがって、Iref=Ioutが精度良く保たれるため、「数式１」が精度よく成り立つ。このようにしてGm補償バイアス回路から後段の増幅回路に安定的にバイアスを与えることができる。

比較器COMの非反転入力及び出力の間には、位相調整回路が設けられている。位相調整回路は図示の例では、キャパシタ単独で構成されているが、キャパシタ、インダクタ、抵抗器その他の適切な如何なる組み合わせ（例えば、キャパシタと抵抗器の直列接続された回路）で構成されてもよい。また、位相調整回路は、反転入力と出力の間に設けられてもよい。基準電流側及びバイアス電流側の間で相対的な位相を適切に設定し、発振してしまうことを防止できればよいからである。

図４Ｂは図４ＡのGm補償バイアス回路の変形例を示す。図４Ａの回路例ではＰチャネルの第５ＦＥＴから出力が取り出されていたが、図４Ｂの回路例ではＮチャネルの第５ＦＥＴから出力が取り出されている。

図４Ａに示される比較器COMは、入力された信号を比較し、比較結果を示す信号を出力する適切な如何なる回路で構成されてよい。例えば比較器COMは演算増幅器で構成されてもよい。

図６は、比較器COMの構成例を示す。図中、図４Ａで説明済みの要素と同じ要素には同じ記号及び番号が付されている。比較器COMは、第６〜第９ＦＥＴを有する。第６ＦＥＴはＮチャネルＦＥＴであり、低電位源に接続されたソースと、第１ＦＥＴのドレイン電圧（第１電圧Ｖ１）を受けるゲートと、ドレインとを有する。第７ＦＥＴはＮチャネルＦＥＴであり、低電位源に接続されたソースと、第２ＦＥＴのドレイン電圧（第２電圧Ｖ２）を受けるゲートと、ドレインとを有する。第８ＦＥＴは、ＰチャネルＦＥＴであり、第７ＦＥＴのドレインに接続されたドレインと、ゲートと、高電位源に接続されたソースとを有する。第８ＦＥＴのドレインは、比較結果に応じた信号を出力する出力端子になる。第９ＦＥＴは、ＰチャネルＦＥＴであり、第６ＦＥＴのドレインに接続されたドレインと、該ドレイン及び第８ＦＥＴのゲートに接続されたゲートと、高電位源に接続されたソースとを有する。

演算増幅器には様々な形式のものがあり、図７及び図８に示されるように、定電流源でバイアスされた差動対が設けられ、動作の安定化を図ろうとするのが一般的である。
しかしながら、本発明の実施例では、第１、第２、第６及び第７ＦＥＴに流れる電流は同一になる又は少なくとも比例関係にあるので、動作の安定化を図るための電流源等は必須でない。従って図６に示されるような簡易な構成を比較器に採用することができる。

図９は、図４Ａの本実施例によるGm補償バイアス回路が使用された場合に関するシミュレーション結果を示す。上述したように、利得は増幅装置内の増幅回路を構成するＦＥＴの相互コンダクタンスGmと、負荷抵抗Rとの積（Gm×R）で表現される。シミュレーションでは、多数のGm補償バイアス回路が製造された場合に、「ＧｍｘＲ」が最も小さかったもの（MIN）、「ＧｍｘＲ」が最も大きかったもの（MAX）が、標準的な典型的な利得「ＧｍｘＲ」（TYP）に対してどの程度逸脱しているかが算出された。シミュレーションでは、製造プロセス変動や動作温度等も考慮された。従来のGm補償バイアス回路では、「ＧｍｘＲ」の最小値は典型値に対して−１７．３％も逸脱しており、「ＧｍｘＲ」の最大値は典型値に対して＋３９．４％も逸脱しており、ばらつきの幅は典型値の５６．７％にも及んでいる。これに対して、本実施例によるGm補償バイアス回路では、「ＧｍｘＲ」の最小値は典型値に対して−４．１％しか逸脱しておらず、利得の最大値も典型値に対して＋８．６％しか逸脱しておらず、ばらつきの幅は典型値の１２．７％に過ぎない（従来の約１／５で済む）。従って本発明の実施例は従来よりも利得の安定化を図ることができる。

以上本発明は特定の実施例を参照しながら説明されてきたが、各実施例は単なる例示に過ぎず、当業者は様々な変形例、修正例、代替例、置換例等を理解するであろう。発明の理解を促すため具体的な数値例を用いて説明がなされたが、特に断りのない限り、それらの数値は単なる一例に過ぎず適切な如何なる値が使用されてもよい。各実施例の区分けは本発明に本質的ではなく、２以上の実施例が必要に応じて使用されてよい。説明の便宜上、本発明の実施例に係る装置は機能的なブロック図を用いて説明されたが、そのような装置はハードウエアで、ソフトウエアで又はそれらの組み合わせで実現されてもよい。本発明は上記実施例に限定されず、本発明の精神から逸脱することなく、様々な変形例、修正例、代替例、置換例等が本発明に包含される。

以下、本発明により教示される手段を例示的に列挙する。
（付記１）
電界効果トランジスタの相互コンダクタンスを補償するバイアス回路であって、
基準電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有る第１ＦＥＴと、
バイアス電流が流れる第１電極及び第２電極を有し、前記第１ＦＥＴの前記ゲートに接続されたゲートを有する第２ＦＥＴと、
前記第１ＦＥＴの第２電極または、前記第２ＦＥＴの第２電極は第１抵抗が接続され、
前記第１ＦＥＴの第１電極の第１電位及び前記第２ＦＥＴの第１電極の第２電位の比較結果に応じた信号を出力する比較器と、
を有し、前記比較器から出力される信号により、前記第１電位と前記第２電位が等しくなるように前記基準電流および前記バイアス電流が制御される相互コンダクタンス補償型バイアス回路。
（付記２）
前記比較器の入力及び出力の間に位相補償回路が設けられている付記１記載の相互コンダクタンス補償型バイアス回路。
（付記３）
前記第１及び第２ＦＥＴがＮチャネルＦＥＴであり、前記第１ＦＥＴの第１電極と高電位源との間に前記基準電流源としてＰチャネルＦＥＴが設けられ、前記第２ＦＥＴの第１電極と高電位源との間に前記バイアス電流源としてＰチャネルＦＥＴが設けられ、前記第１ＦＥＴの第２電極または前記第２ＦＥＴの一方の第２電極は、第１抵抗を介して低電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は低電位源に接続される付記１記載の相互コンダクタンス補償型バイアス回路。
（付記４）
前記位相補償回路が、キャパシタで構成される付記３記載の相互コンダクタンス補償型バイアス回路。
（付記５）
前記第１及び第２ＦＥＴがＰチャネルＦＥＴであり、前記第１ＦＥＴの第１電極と低電位源との間に前記基準電流源としてＮチャネルＦＥＴが設けられ、前記第２ＦＥＴの第１電極と低電位源との間に前記バイアス電流源としてＮチャネルＦＥＴが設けられ、前記第１ＦＥＴの第２電極または前記第２ＦＥＴの一方の第２電極は、第１抵抗を介して高電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は高電位源に接続される付記１記載の相互コンダクタンス補償型バイアス回路。
（付記６）
前記比較器の出力が、前記ＰチャネルＦＥＴのゲートに与えられる付記５記載の相互コンダクタンス補償型バイアス回路。
（付記７）
前記比較器が、演算増幅器で構成される付記１記載の相互コンダクタンス補償型バイアス回路。
（付記８）
前記比較器が、
前記第１電位または第２電位のうちの一方を受けるゲートを有する第３ＦＥＴと、
前記第１電位または第２電位のうちのもう一方を受けるゲートを有する第４ＦＥＴと、
前記第４ＦＥＴに接続され、前記比較結果に応じた信号を出力する電極を有する第５ＦＥＴと、
前記第５ＦＥＴのゲートに接続されたゲートと、該ゲート及び前記第３ＦＥＴに接続された電極とを有する第６ＦＥＴと、
を有する付記１記載の相互コンダクタンス補償型バイアス回路。
（付記９）
負荷抵抗に接続されたＦＥＴを有する増幅器と、
前記ＦＥＴのゲートにバイアスを与える相互コンダクタンス補償型バイアス回路と、
を有する増幅装置であって、前記ゲートにバイアス電流を与える前記相互コンダクタンス補償型バイアス回路は、
基準電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有し、第２電極に第１抵抗が接続された第１ＦＥＴと、
バイアス電流が流れる第１電極及び第２電極を有し、前記第１ＦＥＴの前記ゲートに接続されたゲートを有する第２ＦＥＴと、
前記第１ＦＥＴの第１電極の第１電位及び前記第２ＦＥＴの第１電極の第２電位の比較結果に応じた信号を出力する比較器と、
を有し、前記比較器から出力される信号により、前記第１電位と前記第２電位が等しくなるように前記基準電流および前記バイアス電流が制御される増幅装置。
（付記１０）
前記第２ＦＥＴの相互コンダクタンスが、前記第１ＦＥＴのソース抵抗に反比例するように制御される付記９記載の増幅装置。
（付記１１）
前記比較器の入力及び出力の間に位相補償回路が設けられている付記９記載の増幅装置。
（付記１２）
前記位相補償回路が、キャパシタで構成される付記１１記載の増幅装置。
（付記１３）
前記第１及び第２ＦＥＴがＮチャネルＦＥＴであり、前記第１及び第２ＦＥＴの第１電極と高電位源との間にＰチャネルＦＥＴがそれぞれ設けられ、前記第１ＦＥＴはソース抵抗を介して低電位源に接続される付記９記載の増幅装置。
（付記１４）
前記比較器の出力が、前記ＰチャネルＦＥＴのゲートに与えられる付記１３記載の増幅装置。
（付記１５）
前記比較器が、演算増幅器で構成される付記９記載の増幅装置。
（付記１６）
前記比較器が、
前記第１電位を受けるゲートを有する第３ＦＥＴと、
前記第２電位を受けるゲートを有する第４ＦＥＴと、
前記第４ＦＥＴに接続され、前記比較結果に応じた信号を出力する電極を有する第５ＦＥＴと、
前記第５ＦＥＴのゲートに接続されたゲートと、該ゲート及び前記第３ＦＥＴに接続された電極とを有する第６ＦＥＴと、
を有する付記９記載の増幅装置。

増幅回路例を示す図である。図１の増幅回路に使用される従来のGm補償バイアス回路例を示す図である。ＦＥＴのドレイン電流電圧特性を模式的に示す図である。本発明の一実施例によるGm補償バイアス回路を示す図である。別のGm補償バイアス回路例を示す図である。 Gm補償バイアス回路の動作説明図を示す。比較器の構成例を示す図である。比較器の別の構成例を示す図である。比較器の別の構成例を示す図である。シミュレーション結果を示す図である。

符号の説明

Gm,gm 相互コンダクタンス
Rs ソース抵抗
Iref 基準電流
Iout バイアス電流
COM 比較器

Claims

電界効果トランジスタの相互コンダクタンスを補償する相互コンダクタンス補償型バイアス回路であって、
基準電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有する第１ＦＥＴと、
バイアス電流が流れる第１電極及び第２電極を有し、前記第１ＦＥＴの前記ゲートに接続されたゲートを有する第２ＦＥＴと、
前記第１ＦＥＴの第１電極の第１電位及び前記第２ＦＥＴの第１電極の第２電位の比較結果に応じた信号を出力する比較器と、
を有し、前記第１ＦＥＴの第２電極又は前記第２ＦＥＴの第２電極は第１抵抗に接続され、
前記比較器は、
前記第１電位または第２電位のうち一方を受けるゲートを有する第３ＦＥＴと、
前記第１電位または第２電位のうちもう一方を受けるゲートを有する第４ＦＥＴと、
前記第４ＦＥＴに接続され、前記比較結果に応じた信号を出力する電極を有する第５ＦＥＴと、
前記第５ＦＥＴのゲートに接続されたゲートと、前記第５ＦＥＴのゲート及び前記第３ＦＥＴに接続された電極とを有する第６ＦＥＴと、
を有し、前記第３ＦＥＴ及び前記第４ＦＥＴのソースは電流源を介することなく電位源に接続され、前記比較器から出力される信号により、前記第１電位と前記第２電位が等しくなるように前記基準電流および前記バイアス電流が制御され、
前記基準電流、前記バイアス電流、前記第３ＦＥＴのソース及びドレイン間を流れる電流及び前記第４ＦＥＴのソース及びドレイン間を流れる電流の大きさが、同一である又は比例関係にある、相互コンダクタンス補償型バイアス回路。
前記比較器の入力及び出力の間に位相補償回路が設けられている請求項１記載の相互コンダクタンス補償型バイアス回路。
前記第１及び第２ＦＥＴがＮチャネルＦＥＴであり、前記第１ＦＥＴの第１電極と高電位源との間に前記基準電流源としてＰチャネルＦＥＴが設けられ、前記第２ＦＥＴの第１電極と高電位源との間に前記バイアス電流源としてＰチャネルＦＥＴが設けられ、前記第１ＦＥＴの第２電極または前記第２ＦＥＴの一方の第２電極は、第１抵抗を介して低電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は低電位源に接続される請求項１記載の相互コンダクタンス補償型バイアス回路。
前記第１及び第２ＦＥＴがＰチャネルＦＥＴであり、前記第１ＦＥＴの第１電極と低電位源との間に前記基準電流源としてＮチャネルＦＥＴが設けられ、前記第２ＦＥＴの第１電極と低電位源との間に前記バイアス電流源としてＮチャネルＦＥＴが設けられ、前記第１ＦＥＴの第２電極または前記第２ＦＥＴの一方の第２電極は、第１抵抗を介して高電位源に接続され、第１抵抗が接続されない側のもう一方のＦＥＴの第２電極は高電位源に接続される、請求項１記載の相互コンダクタンス補償型バイアス回路。
負荷抵抗に接続されたＦＥＴを有する増幅器と、
前記ＦＥＴのゲートにバイアスを与える相互コンダクタンス補償型バイアス回路と、
を有する増幅装置であって、前記相互コンダクタンス補償型バイアス回路は、
基準電流が流れる第１電極及び第２電極を有し、前記第１電極に接続されたゲートを有する第１ＦＥＴと、
バイアス電流が流れる第１電極及び第２電極を有し、前記第１ＦＥＴの前記ゲートに接続されたゲートを有する第２ＦＥＴと、
前記第１ＦＥＴの第１電極の第１電位及び前記第２ＦＥＴの第１電極の第２電位の比較結果に応じた信号を出力する比較器と、
を有し、前記第１ＦＥＴの第２電極又は前記第２ＦＥＴの第２電極は第１抵抗に接続され、
前記比較器は、
前記第１電位または第２電位のうち一方を受けるゲートを有する第３ＦＥＴと、
前記第１電位または第２電位のうちもう一方を受けるゲートを有する第４ＦＥＴと、
前記第４ＦＥＴに接続され、前記比較結果に応じた信号を出力する電極を有する第５ＦＥＴと、
前記第５ＦＥＴのゲートに接続されたゲートと、前記第５ＦＥＴのゲート及び前記第３ＦＥＴに接続された電極とを有する第６ＦＥＴと、
を有し、前記第３ＦＥＴ及び前記第４ＦＥＴのソースは電流源を介することなく電位源に接続され、前記比較器から出力される信号により、前記第１電位と前記第２電位が等しくなるように前記基準電流および前記バイアス電流が制御され、
前記基準電流、前記バイアス電流、前記第３ＦＥＴのソース及びドレイン間を流れる電流及び前記第４ＦＥＴのソース及びドレイン間を流れる電流の大きさが、同一である又は比例関係にある、増幅装置。