KR102449361B1

KR102449361B1 - 선형 전류 드라이버

Info

Publication number: KR102449361B1
Application number: KR1020160043207A
Authority: KR
Inventors: 허창재
Original assignee: 삼성전기주식회사
Priority date: 2016-04-08
Filing date: 2016-04-08
Publication date: 2022-09-30
Also published as: KR20170115702A; CN107272793A; CN107272793B

Abstract

본 발명의 일 실시 예에 따른 선형 전류 드라이버는, 기준전류를 생성하는 전류원; 상기 기준 전류를 기준 전압으로 변환하는 제1 저항 회로; 피드백 전압을 생성하는 제2 저항 회로; 상기 기준 전압과 상기 피드백 전압에 따라 제1 게이트 전압을 제공하는 구동 회로; 상기 제1 게이트 전압에 따라 상기 피드백 전압이 상기 기준 전압을 추종하도록 조절된 내부 전류를 제공하는 조절 회로; 상기 제1 게이트 전압에 따라 상기 내부 전류의 n배(여기서, n은 양의 정수)가 되는 구동 전류를 제공하는 출력 회로; 상기 조절 회로의 드레인 전압이 상기 출력 회로의 드레인 전압을 추정하도록 조절된 제2 게이트 전압을 제공하는 버퍼 회로; 및 상기 제2 저항 회로와 상기 조절 회로 사이에 접속되어, 상기 제2 게이트 전압에 따라 상기 내부 전류를 조절하는 스위치 회로; 를 포함할 수 있다.

Description

선형 전류 드라이버{LINEAR CURRENT DRIVER}

본 발명은 휴대폰 등의 전자 디바이스의 OIS(Optical Image Stabilization) VCM(Voice Coil Motor)에 적용될 수 있는 선형 전류 드라이버에 관한 것이다.

일반적으로, 휴대폰 등의 전자 디바이스의 OIS(Optical Image Stabilization) VCM(Voice Coil Motor)에 적용되는 전류 드라이버는, VCM을 구동하는 전류의 최소 전류 ~ 최대전류 구간에서의 선형성을 보장하여야 한다.

기존의 전류 드라이버중 하나의 전류 드라이버는 비교기, 반도체 스위치 소자 및 2개의 저항을 포함할 수 있다.

이러한 전류 드라이버에서는, 비교기의 입력전압이 2개의 저항의 중간노드 전압과 동일하게 되고, 이 중간노드 전압보다 2배 높은 전압이 출력노드에 걸리고, 이때 조절되는 전류가 구동 전류로서 제공될 수 있다.

그러나, 기존의 전류 드라이버는 비교기의 입력전압이 출력단에 그대로 반영되므로, 비교기와 같은 아날로그 회로의 옵셋(offset)이 출력단에 그대로 나타나게 되어 옵셋에 대한 해결책이 필요하다.

또한, 기존의 전류 드라이버가 요구되는 구동 전류를 제공할 수 있도록, 출력단에 상대적으로 용량의 큰(예, 1Ω) 적어도 2개의 저항을 포함하여야 하고, 이들 저항의 저항값 및 사이즈가 크므로, 소형의 전류 드라이버를 구현하는데 한계가 있는 문제점이 있다.

하기 선행기술문헌들은, 전술한 종래의 기술적인 해결과제에 대한 해결책을 개시하고 있지 않다.

일본 공개특허 제2009-105811호 공보

본 발명의 일 실시 예는, 휴대폰 등의 전자 디바이스의 OIS AF용 VCM에 적용될 수 있는 선형 전류 드라이버를 제공한다.

본 발명의 일 실시 예에 의해, 기준전류를 생성하는 전류원; 상기 기준 전류를 기준 전압으로 변환하는 제1 저항 회로; 피드백 전압을 생성하는 제2 저항 회로; 상기 기준 전압과 상기 피드백 전압에 따라 제1 게이트 전압을 제공하는 구동 회로; 상기 제1 게이트 전압에 따라 상기 피드백 전압이 상기 기준 전압을 추종하도록 조절된 내부 전류를 제공하는 조절 회로; 상기 제1 게이트 전압에 따라 상기 내부 전류의 n배(여기서, n은 양의 정수)가 되는 구동 전류를 제공하는 출력 회로; 상기 조절 회로의 드레인 전압이 상기 출력 회로의 드레인 전압을 추정하도록 조절된 제2 게이트 전압을 제공하는 버퍼 회로; 및 상기 제2 저항 회로와 상기 조절 회로 사이에 접속되어, 상기 제2 게이트 전압에 따라 상기 내부 전류를 조절하는 스위치 회로; 를 포함하는 선형 전류 드라이버가 제안된다.

본 과제의 해결 수단에서는, 하기 상세한 설명에서 설명되는 여러 개념들 중 하나가 제공된다. 본 과제 해결 수단은, 청구된 사항의 핵심 기술 또는 필수적인 기술을 확인하기 위해 의도된 것이 아니며, 단지 청구된 사항들 중 하나가 기재된 것이며, 청구된 사항들 각각은 하기 상세한 설명에서 구체적으로 설명된다.

본 발명의 일 실시 예에 의하면, 휴대폰 등의 전자 디바이스의 OIS VCM에 적용될 수 있고, 소형으로 구현될 수 있고, 내부 회로의 옵셋에 의한 영향을 줄일 수 있으며, 구동 전류에 대한 선형성을 보장할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 선형 전류 드라이버의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 선형 전류 드라이버의 제1 구현 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 선형 전류 드라이버의 제2 구현 예시도이다.
도 4는 도 2의 구동 증폭회로의 예시도이다.
도 5는 도 2의 버퍼 증폭회로의 예시도이다.
도 6은 도 3의 구동 증폭회로의 예시도이다.
도 7은 본 발명의 일 실시 에에 따른 기준전류 및 출력전류의 선형 변화 예시도이다.
도 8은 본 발명의 일 실시 에에 따른 기준전류 및 출력전류의 단계적 변화 예시도이다.
도 9는 도 8의 일부 시간동안의 기준전류 및 출력전류의 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 선형 전류 드라이버의 적용 예시도이다.
도 11의 (a) 및 (b)는 도 10의 동작 예시도이다.

이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.

또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.

그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 선형 전류 드라이버의 블록도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 선형 전류 드라이버는, 전류원(100), 제1 저항 회로(200), 제2 저항 회로(300), 구동 회로(400), 조절 회로(500), 출력 회로(600), 버퍼 회로(700) 및 스위치 회로(800)를 포함한다.

상기 전류원(100)은 사전에 설정된 기준전류(Iref)를 생성할 수 있다. 일 예로, 상기 전류원(100)은 기준전류(Vref)를 조절할 수 있는 가변 전류원(variable current source)이 될 수 있다.

상기 제1 저항 회로(200)는 상기 기준 전류(Iref)를 기준 전압(Vref)으로 변환하여 상기 구동 회로(400)에 제공할 수 있다. 일 예로, 상기 제1 저항 회로(200)는 상기 기준 전류(Iref)와 그 저항값에 따라 상기 기준 전류(Iref)를 기준 전압(Vref)으로 변경할 수 있다.

상기 제2 저항 회로(300)는 상기 피드백 전압(Vfb)을 생성하여 상기 구동 회로(400)에 제공할 수 있다.

상기 구동 회로(400)는 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb)에 따라 제1 게이트 전압(Vg1)을 조절 회로(500) 및 출력 회로(600)에 제공할 수 있다. 일 예로, 상기 구동 회로(400)는 상기 피드백 전압(Vfb)이 상기 기준 전압(Vref)을 추종하도록 상기 제1 게이트 전압(Vg1)을 제공할 수 있다.

상기 조절 회로(500)는 상기 제1 게이트 전압(Vg1)에 따라 상기 피드백 전압(Vfb)이 상기 기준 전압(Vref)을 추종하도록 조절된 내부 전류(Iint)를 제공할 수 있다.

상기 출력 회로(600)는 상기 제1 게이트 전압(Vg1)에 따라 상기 내부 전류(Iint)의 n배(여기서, n은 양의 정수)가 되는 구동 전류(Id)를 제공할 수 있다.

상기 버퍼 회로(700)는 상기 조절 회로(500)의 드레인 전압이 상기 출력 회로(600)의 드레인 전압을 추정하도록 조절된 제2 게이트 전압(Vg2)을 제공할 수 있다.

여기서, 상기 조절 회로(500)와 출력 회로(600) 각각은 상기 구동 회로(400)에 의해 동일한 제1 게이트 전압(Vg1)을 제공받고, 상기 버퍼 회로(700)에 의해 동일한 드레인 전압으로 조절될 수 있다.

이때, 상기 조절 회로(500) 및 출력 회로(600)가 전류 생성 비율(예, 트랜지스터의 )이 1:n으로 설정되는 경우, 상기 언급한 바와 같이 상기 조절 회로(500) 및 출력 회로(600) 각각의 게이트가 동일하고, 상기 조절 회로(500) 및 출력 회로(600) 각각의 드레인이 서로 동일하면, 정확히 설정된 전류 생성 비율로 내부 전류 및 구동 전류가 생성될 수 있다.

일 예로, 기준 전류(Iref)는 0~수백uA의 작은 전류이고, VCM와 같은 부하를 구동하는 구동 전류(Id)는 0~수백 mA가 될 있고, 상기 기준 전류(Iref)는 전류 DAC을 이용한 전류일 수 있다. 예를 들어, 상기 조절 회로(500)와 출력 회로(600)가 서로 전류 생성 비율이 1:400으로 사전에 설정되는 경우에는 상기 조절 회로(500)를 통해 흐르는 내부 전류(Iint)가 400μA일 경우, 상기 출력 회로(600)를 통해 흐르는 구동 전류(Id)는 160mA(400μA *400 = 160,000μA)가 될 수 있다.

따라서, 상기 조절 회로(500)와 출력 회로(600)의 전류 생성 비율을 적절히 설정하는 경우, 작은 내부 전류(Iint)를 이용하여 큰 구동 전류(Id)가 생성될 수 있다.

그리고, 상기 스위치 회로(800)는 상기 제2 저항 회로(300)와 상기 조절 회로(500) 사이에 접속되어, 상기 제2 게이트 전압(Vg2)에 따라 상기 내부 전류(Iint)를 조절할 수 있다.

도 2는 본 발명의 일 실시 예에 따른 선형 전류 드라이버의 제1 구현 예시도이고, 도 3은 본 발명의 일 실시 예에 따른 선형 전류 드라이버의 제2 구현 예시도이다.

도 2 및 도 3을 참조하면, 상기 제1 저항 회로(200)는 동작 전압(VDD)의 공급단자와 접지 사이에 상기 전류원(100)과 직렬로 접속되고, 제1 저항(R11)을 포함할 수 있다.

상기 제2 저항 회로(300)는 동작 전압(VDD)의 공급단자와 상기 구동 회로(400) 사이 또는 상기 구동 회로(400)와 접지 사이에 접속되고, 제2 저항(R12)을 포함할 수 있다.

도 1 및 도 2를 참조하면, 상기 구동 회로(400)는, 제1 연산 증폭기(AMP1)를 포함할 수 있다.

상기 제1 연산 증폭기(AMP1)는, 상기 전류원(100)을 통해 접지에 연결되고, 상기 제1 저항 회로(200)를 통해 동작 전압(VDD)의 공급단자에 연결되어, 상기 제1 저항 회로(200)에 의해 결정된 기준 전압(Vref)을 입력받는 반전(-) 입력단자와, 상기 제2 저항 회로(300)를 통해 상기 동작 전압(VDD)의 공급단자에 연결되고, 상기 제2 저항 회로(300)에 의해 제공되는 피드백 전압(Vfb)을 입력받는 비반전(+) 입력단자와, 그리고 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb)에 따라 제1 게이트 전압(Vg1)을 상기 조절 회로(500) 및 상기 출력 회로(600)에 제공하는 출력단을 포함할 수 있다.

상기 제1 연산 증폭기(AMP1)는 비반전(+) 입력단자를 통해 입력되는 상기 피드백 전압(Vfb)이 반전(-) 입력단자를 통해 입력되는 상기 기준 전압(Vref)을 추종하도록 조절된 제1 게이트 전압(Vg1)을 제공할 수 있다.

상기 조절 회로(500)는 상기 스위치 회로(800)와 접지 사이에 접속되어, 상기 제1 게이트 전압(Vg1)에 따라 드레인-소스를 통해 흐르는 상기 내부 전류(Iint)를 제공하는 제1 NMOS 트랜지스터(NMOS1)를 포함할 수 있다.

상기 제1 NMOS 트랜지스터(NMOS1)는 상기 제1 게이트 전압(Vg1)의 레벨크기에 따라 상기 내부 전류(Iint)를 조절할 수 있다.

상기 출력 회로(600)는 하이 사이드 스위치(SW-H11)와 접지 사이에 접속되어, 상기 제1 게이트 전압(Vg1)에 따라 드레인-소스를 통해 흐르는 구동 전류(Id)를 제공하는 로우 사이드 스위치(SW-L11)인 제2 NMOS 트랜지스터(NMOS2)를 포함할 수 있다.

상기 제2 NMOS 트랜지스터(NMOS2)는 상기 제1 게이트 전압(Vg1)의 레벨크기에 따라 상기 구동 전류(Id)를 조절할 수 있다.

이때, 상기 구동 전류(Id)는 제1 NMOS 트랜지스터(NMOS1)와 제2 NMOS 트랜지스터(NMOS2)의 사이즈 비율에 따라 결정될 수 있다. 일 예로, 제1 NMOS 트랜지스터(NMOS1)와 제2 NMOS 트랜지스터(NMOS2)의 사이즈 비율이 1:400일 경우, 상기 구동 전류(Id)는 상기 기준 전류(Iref)의 400배가 될 수 있다.

상기 버퍼 회로(700)는 제2 연산 증폭기(AMP2)를 포함할 수 있다. 상기 제2 연산 증폭기(AMP2)는, 상기 조절 회로(500)의 드레인 전압을 입력받는 비반전(+) 입력단자와, 상기 출력 회로(600)의 드레인 전압을 입력받는 반전(-) 입력단자와, 그리고 상기 두 드레인 전압에 따라 제2 게이트 전압(Vg2)을 상기 스위치 회로(800)에 제공하는 출력단을 포함할 수 있다.

상기 제2 연상 증폭기(AMP2)는 비반전(+) 입력단자를 통해 입력되는 상기 조절 회로(500)의 드레인 전압이 반전(-) 입력단자를 통해 입력되는 상기 출력 회로(600)의 드레인 전압을 추정하도록 조절된 제2 게이트 전압(Vg2)을 제공할 수 있다.

상기 스위치 회로(800)는 상기 제2 저항 회로(300)와 상기 조절 회로(500)의 드레인 사이에 접속되어, 상기 제2 게이트 전압(Vg2)에 따라 상기 내부 전류(Iint)를 조절하는 스위치용 PMOS 트랜지스터(SPMOS)를 포함할 수 있다.

상기 스위치용 PMOS 트랜지스터(SPMOS)는 상기 제2 게이트 전압(Vg2)의 레벨크기에 따라 상기 내부 전류(Iint)를 조절할 수 있다.

도 1 및 도 2에 도시된 전류 드라이버의 동작을 살펴보면, 기준 전류(Iref)가 0일 때 전류 드라이버에서 출력되는 구동 전류(Id)도 0이 되어야 하므로, 이 경우 제1 연산 증폭기(AMP1)는 로우(Low)레벨의 제1 게이트 전압(Vg1)을 제공하고, 출력 회로(600)의 제2 NMOS 트랜지스터(NMOS2)는 오프상태가 되어, 이에 따라 구동 전류(Id)가 0이므로 제2 연산 증폭기(AMP2)의 반전(-) 입력단자의 전압은 동작 전압(VDD)이 되고, 제2 연산 증폭기(AMP2)는 스위치용 PMOS 트랜지스터(SPMOS)와 함께 버퍼(Buffer) 동작을 수행하여 비반전(+) 입력단자의 전압도 동작 전압(VDD)이 된다. 그리고, 상기 제2 연산 증폭기(AMP2)의 비반전(+) 입력단자의 전압이 동작 전압(VDD)이 되기 위해서는 스위치용 PMOS 트랜지스터(SPMOS)가 온상태가 되어야 한다.

이어서, 상기 기준 전류(Iref)가 0에서 증가하면 제1 연산 증폭기(AMP1)의 비반전(+) 입력단자의 피드백 전압(Vfb)은 감소하고 제1 연산 증폭기(AMP1)에서 출력되는 제1 게이트 전압(Vg1)은 상승하게 된다. 제1 연산 증폭기(AMP1)의 제1 게이트 전압(Vg1)이 상승하면 제2 NMOS 트랜지스터(NMOS2)는 온상태가 되고 이에 따라 구동 전류(Id)가 흐르게 된다. 구동 전류(Id)가 흐르면 제2 연산 증폭기(AMP2)의 반전(-) 입력단자의 전압은 감소하고, 제2 연산 증폭기(AMP2) 및 스위치용 PMOS 트랜지스터(SPMOS)가 버퍼(Buffer)로 동작하는 경우, 제2 연산 증폭기(AMP2)의 비반전(+) 입력단자의 전압이 반전(-) 입력단자의 전압과 동일하게 감소된다.

이에 따라, 제2 저항 회로(300)의 제2 저항(R12)에 전류가 흐르게 되고 제1 연산 증폭기(AMP1)의 비반전(+) 입력단자의 피드백 전압(Vfb)도 감소하게 되어 제1 연산 증폭기(AMP1)의 반전(-) 입력단자의 기준 전압(Vref)과 동일하게 된다. 상기 제1 연산 증폭기(AMP1)의 비반전(+) 입력단자의 피드백 전압(Vfb)과 제1 연산 증폭기(AMP1)의 반전(-) 입력단자의 기준 전압(Vref)이 동일하다는 것은 제1 저항 회로(200)의 제1 저항(R11)과 제2 저항 회로(300)의 제2 저항(R12)에 흐르는 전류가 기준 전류(Iref)와 같다는 것을 의미한다.

전술한 바에 따르면, 제1 연산 증폭기(AMP1)는 제1 게이트 전압(Vg1)을 이용하여 상기 조절 회로(500)의 제1 NMOS 트랜지스터(NMOS1)의 게이트와 상기 출력 회로(600)의 제2 NMOS 트랜지스터(NMOS2)의 게이트를 제어할 수 있고, 이어서 상기 버퍼 회로(700)의 제2 연산 증폭기(AMP2)는 출력 회로(600)의 제2 NMOS 트랜지스터(NMOS2)의 드레인 전압과 상기 조절 회로(500)의 제1 NMOS 트랜지스터(NMOS1)의 드레인 전압이 같도록 제어할 수 있다.

이에 따라, 전술한 바와 같이, 제1 및 제2 NMOS 트랜지스터(NMOS1,NMOS2)의 게이트 전압이 같고 제1 및 제2 NMOS 트랜지스터(NMOS1,NMOS2)의 드레인 전압이 같다면, 상기 제1 및 제2 NMOS 트랜지스터(NMOS1,NMOS2)에 흐르는 내부 전류 및 구동 전류는 사이즈 비율에 의한 크기로 흐르게 된다.

도 1 및 도 3을 참조하면, 상기 구동 회로(400)는 제3 연산 증폭기(AMP3)를 포함할 수 있다.

상기 제3 연산 증폭기(AMP3)는, 상기 전류원(100)을 통해 동작 전압(VDD)의 공급단자에 연결되고, 상기 제1 저항 회로(200)를 통해 접지에 연결되어, 상기 제1 저항 회로(200)에 의해 결정된 기준 전압(Vref)을 입력받는 반전(-) 입력단자와, 상기 제2 저항 회로(300)를 통해 접지에 연결되고, 상기 제2 저항 회로(300)에 의해 제공되는 피드백 전압(Vfb)을 입력받는 비반전(+) 입력단자와, 그리고 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb)에 따라 제1 게이트 전압(Vg1)을 상기 조절 회로(500) 및 상기 출력 회로(600)에 제공하는 출력단을 포함할 수 있다.

상기 제3 연산 증폭기(AMP3)는 비반전(+) 입력단자를 통해 입력되는 상기 피드백 전압(Vfb)이 반전(-) 입력단자를 통해 입력되는 상기 기준 전압(Vref)을 추종하도록 조절된 제1 게이트 전압(Vg1)을 제공할 수 있다.

상기 조절 회로(500)는 동작 전압(VDD)의 공급단자와 상기 스위치 회로(800) 사이에 접속되어, 상기 제1 게이트 전압(Vg1)에 따라 소스-드레인을 통해 흐르는 상기 내부 전류(Iint)를 제공하는 제1 PMOS 트랜지스터(PMOS1)를 포함할 수 있다.

상기 제1 PMOS 트랜지스터(PMOS1)는 상기 제1 게이트 전압(Vg1)의 레벨크기에 따라 상기 내부 전류(Iint)를 조절할 수 있다.

상기 출력 회로(600)는 동작전압(VDD)의 공급단자와 로우 사이드 스위치(SW-L11) 사이에 접속되어, 상기 제1 게이트 전압(Vg1)에 따라 소스-드레인을 통해 흐르는 구동 전류를 제공하는 하이 사이드 스위치(SW-H11)인 제2 PMOS 트랜지스터(PMOS2)를 포함할 수 있다.

상기 제2 PMOS 트랜지스터(PMOS2)는 상기 제1 게이트 전압(Vg1)의 레벨크기에 따라 상기 구동 전류(Id)를 조절할 수 있다.

이때, 상기 구동 전류(Id)는 제1 PMOS 트랜지스터(PMOS1)와 제2 PMOS 트랜지스터(PMOS2)의 사이즈 비율에 따라 결정될 수 있다. 일 예로, 제1 PMOS 트랜지스터(PMOS1)와 제2 PMOS 트랜지스터(PMOS2)의 사이즈 비율이 1:400일 경우, 상기 구동 전류(Id)는 상기 기준 전류(Iref)의 400배가 될 수 있다.

상기 버퍼 회로(700)는 제4 연산 증폭기(AMP4)를 포함할 수 있다.

상기 제4 연산 증폭기(AMP4)는, 상기 조절 회로(500)의 드레인 전압을 입력받는 비반전(+) 입력단자와, 상기 출력 회로(600)의 드레인 전압을 입력받는 반전(-) 입력단자와, 상기 두 드레인 전압에 따라 제2 게이트 전압(Vg2)을 상기 스위치 회로(800)에 제공하는 출력단을 포함할 수 있다.

상기 제4 연상 증폭기(AMP4)는 비반전(+) 입력단자를 통해 입력되는 상기 조절 회로(500)의 드레인 전압이 반전(-) 입력단자를 통해 입력되는 상기 출력 회로(600)의 드레인 전압을 추정하도록 조절된 제2 게이트 전압(Vg2)을 제공할 수 있다.

상기 스위치 회로(800)는 상기 조절 회로(500)의 드레인과 상기 제2 저항 회로(300) 사이에 접속되어, 상기 제2 게이트 전압(Vg2)에 따라 상기 내부 전류(Iint)를 조절하는 스위칭용 NMOS 트랜지스터(SNMOS)를 포함할 수 있다.

상기 스위치용 NMOS 트랜지스터(SNMOS)는 상기 제2 게이트 전압(Vg2)의 레벨크기에 따라 상기 내부 전류(Iint)를 조절할 수 있다.

도 1 및 도 2를 참조하면, 일 예로, 상기 조절 회로(500)에 의해 상기 기존 전압(Vref)과 피드백 전압(Vfb)은 동일하도록 제어되고, 이때, 상기 구동 회로(400)에 입력되는 기준 전압(Vref)은, 하기 수학식 1 및 수학식 2에 보인 바와 같이, 최대 전압(Vref_max)이 동작 전압(VDD)이고, 최소 전압(Vref_min)은 제1 저항 회로(200)의 제1 저항(R11)의 양단에 걸리는 전압(Iref_max * R11)이 동작 전압(VDD)에서 차감된 전압(VDD-(Iref * R11))일 될 수 있다.

상기 수학식 1 및 수학식 2를 참조하면, 동작 전압(VDD)이 2.6V이고, 최대 기준 전류(Iref_max)가 500uA이고, 제1 저항(R11)이 2K옴(ohm)인 경우, 제1 연산 증폭기(AMP1)의 입력전압 범위는 2.6V~1.6V가 될 수 있다. 이에 따르면, 제1 연산 증폭기(AMP1)는 1.6V~2.6V의 입력범위에서 동작해야 하므로, 도 4에 도시된 바와 같이, NMOS 트랜지스터를 포함하는 차동 증폭기 구조로 구현될 수 있다.

또한, 도 1 및 도 2를 참조라면, 일 예로, 상기 버퍼 회로(700)에 의해 상기 조절 회로(500)의 드레인 전압(VN3)과 상기 출력 회로(600)의 드레인 전압(VN4)은 동일하도록 제어되고, 이때, 상기 드레인 전압(VN4)은, 하기 수학식 3 및 수학식 4에 보인 바와 같이, 최대 전압(VN4_max)은 동작 전압(VDD)이 될 수 있고, 최소 전압(VN4_min)은 구동 전류(Id) 및 부하의 저항(Rload)에 의해 결정되는 전압이 동작 전압(VDD)에서 차감된 전압이 될 수 있다.

상기 수학식 3 및 수학식 4를 참조하면, 동작 전압(VDD)이 2.6V이고, 부하 저항(Rload)이 11옴(ohm)인 경우, 최대 구동 전류(Id_max)는 200mA가 되므로 상기 제2 연산 증폭기(AMP2)의 입력전압 범위는 2.6V ~ 0.4V가 될 수 있다. 이에 따라 상기 제2 연산 증폭기(AMP2)는 0.4V~2.6V의 입력범위에서 동작해야 하므로 도 5에 도시된 바와 같이 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 차동 증폭기 구조로 구현될 수 있다.

도 1 및 도 3에 도시된 전류 드라이버의 동작을 살펴보면, 기준 전류(Iref)가 0일 때 전류 드라이버에서 출력되는 구동 전류(Id)도 0이 되어야 하므로, 이 경우 제3 연산증폭기(AMP3)는 하이(High)레벨의 제1 게이트 전압(Vg1)을 제공하고, 출력 회로(600)의 제2 PMOS 트랜지스터(PMOS2)는 오프상태가 되어, 이에 따라 전류 드라이버에서 출력되는 구동 전류(Id) 및 출력 전압은 0V이므로, 제4 연산 증폭기(AMP4)의 반전(-) 입력단자의 전압이 0V가 되고, 제4 연산 증폭기(AMP4)와 스위칭용 NMOS 트랜지스터(SNMOS)와 함께 버퍼 동작을 수행하여 제4 연산 증폭기(AMP4)의 비반전(+) 입력단자의 전압도 0V가 된다. 그리고 제4 연산 증폭기(AMP4)의 비반전(+) 입력단자의 전압이 0V가 되기 위해서는 상기 스위칭용 NMOS 트랜지스터(SNMOS)는 온상태가 되어야 한다.

이어서, 상기 기준 전류(Iref)가 증가하면 제3 연산 증폭기(AMP3)의 반전(-) 입력단자의 전압이 증가하므로 제3 연산 증폭기(AMP3)에서 출력되는 제1 게이트 전압(Vg1)은 점점 로우(Low)레벨로 되면서 출력 회로(600)의 제2 PMOS 트랜지스터(PMOS2)는 온상태로 되고, 이에 따라 구동 전류(Id)가 증가하게 된다. 구동 전류(Id)가 증가하면 제4 연산 증폭기(AMP4)의 반전(-) 입력단자의 전압이 상승하고, 제4 연산 증폭기(AMP4)와 스위칭용 NMOS 트랜지스터(SNMOS)가 버퍼로 동작하는 경우, 상기 제4 연산 증폭기(AMP4)의 비반전(+) 입력단자의 전압이 반전(-) 입력단자의 전압과 동일하게 된다.

이에 따라, 조절 회로(500)의 제1 PMOS 트랜지스터(PMOS1)와 스위칭용 NMOS 트랜지스터(SNMOS)를 통해 제2 저항 회로(300)의 제2 저항(R22)에 전류가 흐르게 되고 제2 저항(R22)의 전압이 상승하고 제3 연산 증폭기(AMP3)의 비반전(+) 입력단자의 전압은 반전(-) 입력단자의 전압과 동일하게 된다.

전술한 바에 따르면, 조절 회로(500)의 제1 PMOS 트랜지스터(PMOS1)와 출력 회로(600)의 제2 PMOS 트랜지스터(PMOS2)의 게이트 전압과 드레인 전압이 같으면 흐르는 전류는 두 트랜지스터의 사이즈 비율에 비례하므로 구동 전류(Id)는 기준 전류(Iref)의 사이즈 배수 비율(예, 400배) 만큼의 전류로 흐르게 된다.

상기 제3 연산 증폭기(AMP3)의 입력전압 범위는 최소전압이 0전압이고 최대전압은 최대 기준전류(Iref) 및 제1 저항(R21)에 의한 전압(Iref_max*R21)이 되며, 예를 들어, 동작 전압(VDD)이 2.6V이고, 최대 기준 전류(Iref_max)가 500uA이고, 제2 저항(R22)이 2K옴(ohm)일 때, 제3 연산 증폭기(AMP3)의 입력전압 범위는 0V~1V가 될 수 있다. 따라서 제3 연산 증폭기(AMP3)는 0V~1V의 입력전압으로 동작해야 하므로 도 6에 도시된 바와 같이 PMOS를 포함하는 차동 증폭기의 구조로 구현될 수 있다.

전술한 전압이 NMOS 트랜지스터의 문턱전압 이상인 경우에는 도 4에 도시한 바와 같이 NMOS 트랜지스터만으로 구현될 수 있다.

도 4는 도 2의 구동 증폭회로의 예시도이다. 도 4를 참조하면, 상기 구동 회로(400)는 2개의 NMOS 트랜지스터(M11,M12)를 포함하는 차동 증폭기 구조로 구현될 수 있다.

전술한 전압이 NMOS 트랜지스터의 문턱전압보다 낮은 전압이 될 수 있으므로, 도 5에 도시한 바와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하여 구현될 수 있다.

도 5는 도 2의 버퍼 증폭회로의 예시도이다. 도 5를 참조하면, 상기 버퍼 회로(700)는 2개의 NMOS 트랜지스터(M11,M12) 및 2개의 PMOS 트랜지스터(M13,M14)를 포함하는 차동 증폭기 구조로 구현될 수 있다.

한편, 도 3을 참조하면, 일 예로, 상기 구동 회로(400)에 의해 상기 기존 전압(Vref)과 피드백 전압(Vfb)은 동일하도록 제어되고, 이때, 상기 기존 전압(Vref)은 제1 저항 회로(200)의 양단에 걸리는 전압(Iref * R22)이 되며, 이 전압이 NMOS 트랜지스터의 문턱전압 이하인 경우에는 도 6에 도시한 바와 같이 PMOS 트랜지스터만으로 구현될 수 있다.

도 6은 도 3의 구동 증폭회로의 예시도이다. 도 6을 참조하면, 상기 구동 회로(400)는 2개의 PMOS 트랜지스터(M13,M14)를 포함하는 차동 증폭기 구조로 구현될 수 있다.

도 7은 본 발명의 일 실시 에에 따른 기준전류 및 출력전류의 선형 변화 예시도이다.

도 7에 도시된 기준 전류(Iref) 및 구동 전류(Id)의 그래프는 DC 시뮬레이션에 의한 결과 그래프로, 도 7에 도시된 기준 전류(Iref) 및 구동 전류(Id)의 그래프는 기준 전류(Iref)가 0 ~ 500uA로 변하는 경우에 대한 구동 전류(Id)의 변화를 보이고 있다.

도 8은 본 발명의 일 실시 에에 따른 기준전류 및 출력전류의 단계적 변화 예시도이고, 도 9는 도 8의 일부 시간동안(195msec~205msec)의 기준전류 및 출력전류의 예시도이다.

도 8에 도시된 기준 전류(Iref) 및 구동 전류(Id)의 파형 그래프는 천이 시뮬레이션(Transient Simulation)에 의한 결과 파형으로, 도 8에 도시된 기준 전류(Iref) 및 구동 전류(Id)의 파형 그래프는 레지스터(Register)에 의해 제어되어 디지털/아날로그 변환(DAC)에 의한 기준 전류(Iref)는 0 ~ 500uA의 전류 범위를 가지며 0.5uA 스텝(step)으로 증가할 때의 구동 전류(Id)를 보이고 있다.

도 9에 도시된 파형 그래프는 도 8의 파형 그래프에서, 일부 시간 구간인 195msec ~ 205msec 시간 동안의 파형 그래프를 확대한 파형 그래프이다.

도 7, 도 8 및 도 9에 도시된 기준 전류(Iref) 및 구동 전류(Id)의 그래프를 참조하면, 기준 전류(Iref)가 증가함에 따라 구동 전류(Id)도 증가하며, 일 예로 기준 전류(Iref)가 200uA일 때 구동 전류(Id)는 80mA로 기준 전류(Iref)의 대략 400배의 전류값을 가지고 있음을 알 수 있다.

도 10은 본 발명의 일 실시 예에 따른 선형 전류 드라이버의 적용 예시도이다.

도 10을 참조하면, 본 발명의 일 실시 예에 따른 선형 전류 드라이버는 부하(50)를 구동하기 위해 풀-브리지 타입으로 구현될 수 있다.

도 10에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 선형 전류 드라이버는 부하(50)와 동작 전압(VDD)의 공급단자 사이에 접속된 하이 사이드 스위치(SW-H11,SW-H12)를 구동하는 하이 사이드 드라이버와, 상기 부하(50)와 접지 사이에 접속된 로우 사이드 스위치(SW-L11,SW-L12)를 구동하는 로우 사이드 드라이버를 포함할 수 있다.

상기 로우 사이드 드라이버에는 도 2에 도시된 선형 전류 드라이버가 채용될 수 있고, 상기 하이 사이드 드라이버에는 도 3에 도시된 선형 전류 드라이버가 채용될 수 있다.

도 11의 (a) 및 (b)는 도 10의 동작 예시도로서, 이는 본 발명의 일 실시 예에 따른 선형 전류 드라이버가 보이스 코일 모터(VCM)에 적용되는 경우에 대해 예시를 보이고 있으며, 상기 보이스 코일 모터(VCM)는 부하에 대한 일 예로서 이에 한정되는 것은 아니다.

도 11의 (a)를 참조하면, 하이 사이드 스위치인 SW-H11 및 로우 사이드 스위치인 SW-L12를 통하는 제1 전류패스(PH1)를 통해 구동 전류가 흐를 수 있다.

도 11의 (b)를 참조하면, 하이 사이드 스위치인 SW-H12 및 로우 사이드 스위치인 SW-L11을 통하는 제2 전류패스(PH2)를 통해 구동 전류가 흐를 수 있다.

100: 전류원
200: 제1 저항 회로
300: 제2 저항 회로
400: 구동 회로
500: 조절 회로
600: 출력 회로
700: 버퍼 회로
800: 스위치 회로
Iref: 기준전류
Vref: 기준 전압
Vfb: 피드백 전압
Vg1: 제1 게이트 전압
Vg2: 제2 게이트 전압
Iint: 내부 전류

Claims

기준전류를 생성하는 전류원;
상기 기준 전류를 기준 전압으로 변환하는 제1 저항 회로;
피드백 전압을 생성하는 제2 저항 회로;
상기 기준 전압과 상기 피드백 전압에 따라 제1 게이트 전압을 제공하는 구동 회로;
상기 제1 게이트 전압에 따라 상기 피드백 전압이 상기 기준 전압을 추종하도록 조절된 내부 전류를 제공하는 조절 회로;
상기 제1 게이트 전압에 따라 상기 내부 전류의 n배(여기서, n은 양의 정수)가 되는 구동 전류를 제공하는 출력 회로;
상기 조절 회로의 드레인 전압이 상기 출력 회로의 드레인 전압을 추정하도록 조절된 제2 게이트 전압을 제공하는 버퍼 회로; 및
상기 제2 저항 회로와 상기 조절 회로 사이에 접속되어, 상기 제2 게이트 전압에 따라 상기 내부 전류를 조절하는 스위치 회로;
를 포함하는 선형 전류 드라이버.
제1항에 있어서, 상기 제1 저항 회로는
동작 전압의 공급단자와 접지 사이에 상기 전류원과 직렬로 접속되고, 제1 저항을 포함하는 선형 전류 드라이버.
제1항에 있어서, 상기 제2 저항 회로는
동작 전압의 공급단자와 상기 구동 회로 사이 또는 상기 구동 회로와 접지 사이에 접속되고, 제2 저항을 포함하는 선형 전류 드라이버.
제1항에 있어서, 상기 구동 회로는,
제1 연산 증폭기를 포함하고,
상기 제1 연산 증폭기는,
상기 전류원을 통해 접지에 연결되고, 상기 제1 저항 회로를 통해 동작 전압의 공급단자에 연결되어, 상기 제1 저항 회로에 의해 결정된 기준 전압을 입력받는 반전 입력단자;
상기 제2 저항 회로를 통해 상기 동작 전압의 공급단자에 연결되고, 상기 제2 저항 회로에 의해 제공되는 피드백 전압을 입력받는 비반전 입력단자; 및
상기 기준 전압과 상기 피드백 전압에 따라 제1 게이트 전압을 상기 조절 회로 및 상기 출력 회로에 제공하는 출력단; 을 포함하는 선형 전류 드라이버.
제4항에 있어서, 상기 조절 회로는
상기 스위치 회로와 접지 사이에 접속되어, 상기 제1 게이트 전압에 따라 드레인-소스를 통해 흐르는 상기 내부 전류를 제공하는 제1 NMOS 트랜지스터를 포함하는 선형 전류 드라이버.
제5항에 있어서, 상기 출력 회로는
하이 사이드 스위치와 접지 사이에 접속되어, 상기 제1 게이트 전압에 따라 드레인-소스를 통해 흐르는 구동 전류를 제공하는 로우 사이드 스위치인 제2 NMOS 트랜지스터를 포함하는 선형 전류 드라이버.
제6항에 있어서, 상기 버퍼 회로는
제2 연산 증폭기를 포함하고,
상기 제2 연산 증폭기는,
상기 조절 회로의 드레인 전압을 입력받는 비반전 입력단자;
상기 출력 회로의 드레인 전압을 입력받는 반전 입력단자; 및
상기 두 드레인 전압에 따라 제2 게이트 전압을 상기 스위치 회로에 제공하는 출력단; 을 포함하는 선형 전류 드라이버.
제7항에 있어서, 상기 스위치 회로는
상기 제2 저항 회로와 상기 조절 회로의 드레인 사이에 접속되어, 상기 제2 게이트 전압에 따라 상기 내부 전류를 조절하는 스위치용 PMOS 트랜지스터를 포함하는 선형 전류 드라이버.
제1항에 있어서, 상기 구동 회로는,
제3 연산 증폭기를 포함하고,
상기 제3 연산 증폭기는,
상기 전류원을 통해 동작 전압의 공급단자에 연결되고, 상기 제1 저항 회로를 통해 접지에 연결되어, 상기 제1 저항 회로에 의해 결정된 기준 전압을 입력받는 반전 입력단자;
상기 제2 저항 회로를 통해 접지에 연결되고, 상기 제2 저항 회로에 의해 제공되는 피드백 전압을 입력받는 비반전 입력단자; 및
상기 기준 전압과 상기 피드백 전압에 따라 제1 게이트 전압을 상기 조절 회로 및 상기 출력 회로에 제공하는 출력단; 을 포함하는 선형 전류 드라이버.
제9항에 있어서, 상기 조절 회로는
동작 전압의 공급단자와 상기 스위치 회로 사이에 접속되어, 상기 제1 게이트 전압에 따라 소스-드레인을 통해 흐르는 상기 내부 전류를 제공하는 제1 PMOS 트랜지스터를 포함하는 선형 전류 드라이버.
제10항에 있어서, 상기 출력 회로는
동작전압의 공급단자와 로우 사이드 스위치 사이에 접속되어, 상기 제1 게이트 전압에 따라 소스-드레인을 통해 흐르는 구동 전류를 제공하는 하이 사이드 스위치인 제2 PMOS 트랜지스터를 포함하는 선형 전류 드라이버.
제11항에 있어서, 상기 버퍼 회로는
제4 연산 증폭기를 포함하고,
상기 제4 연산 증폭기는,
상기 조절 회로의 드레인 전압을 입력받는 비반전 입력단자;
상기 출력 회로의 드레인 전압을 입력받는 반전 입력단자; 및
상기 두 드레인 전압에 따라 제2 게이트 전압을 상기 스위치 회로에 제공하는 출력단; 을 포함하는 선형 전류 드라이버.
제12항에 있어서, 상기 스위치 회로는
상기 조절 회로의 드레인과 상기 제2 저항 회로 사이에 접속되어, 상기 제2 게이트 전압에 따라 상기 내부 전류를 조절하는 스위칭용 NMOS 트랜지스터를 포함하는 선형 전류 드라이버.