CN106571797B - 上电复位(por)电路 - Google Patents

上电复位(por)电路 Download PDF

Info

Publication number
CN106571797B
CN106571797B CN201510654841.9A CN201510654841A CN106571797B CN 106571797 B CN106571797 B CN 106571797B CN 201510654841 A CN201510654841 A CN 201510654841A CN 106571797 B CN106571797 B CN 106571797B
Authority
CN
China
Prior art keywords
current
circuit
bandgap
bipolar transistor
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510654841.9A
Other languages
English (en)
Other versions
CN106571797A (zh
Inventor
刘永锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Shenzhen R&D Co Ltd
Original Assignee
STMicroelectronics Shenzhen R&D Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Shenzhen R&D Co Ltd filed Critical STMicroelectronics Shenzhen R&D Co Ltd
Priority to CN201510654841.9A priority Critical patent/CN106571797B/zh
Priority to US14/887,739 priority patent/US9760108B2/en
Publication of CN106571797A publication Critical patent/CN106571797A/zh
Priority to US15/671,657 priority patent/US10073484B2/en
Application granted granted Critical
Publication of CN106571797B publication Critical patent/CN106571797B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/267—Current mirrors using both bipolar and field-effect technology

Abstract

一种具有被耦接至电流求和结点的输入端的施密特触发电路。涓流电流源生成被施加到该电流求和结点的涓流电流。带隙电流源生成被施加到该电流求和结点的带隙电流(其中，该带隙电流在电源电压超过阈值时是固定的)。可变电流源生成被施加至该电流求和结点的可变电流(其中，该可变电流取决于该电源电压而变化)。在该电流求和结点处，该可变电流关于生成在该施密特触发电路输入端处所感测到的电压而抵消该涓流电流和该带隙电流。

Description

上电复位(POR)电路
技术领域
本发明涉及上电复位电路，并且具体地涉及一种带有高度准确的阈值的上电复位电路。
背景技术
上电复位(POR)电路在本领域中是众所周知的。这些电路响应于上升的电源电压而操作以便控制数字输出信号的逻辑状态仅在该上升的电源电压超过阈值之后才切换状态值。
现在参照图1，图1示出了常规的上电复位电路10的电路图。电路10从正电源节点12和接地电源节点14接收电力。电路10包括第一电路臂16，该第一电路臂包括二极管连接的p沟道MOSFET18与由电阻器R1和电阻器R2形成的电阻分压器20的串联连接。电阻分压器20连接于晶体管18的漏极端子与接地电源节点14之间。电路10包括第二电路臂22，该第二电路臂包括p沟道MOSFET 24与n沟道MOSFET 26的串联连接。晶体管18和24的源极端子连接至正电源节点12。晶体管18和24的栅极端子连接在一起。晶体管18和24相应地形成电流镜电路。晶体管24和26的漏极端子在节点28处连接在一起。电阻分压器20的中心抽头节点30连接至晶体管26的栅极端子。晶体管26的源极端子连接至接地电源节点14。
电路10进一步包括施密特触发电路34，该施密特触发电路具有连接至节点28的输入端。该电路还包括逻辑非门(反相器)36，该逻辑非门具有连接至施密特触发电路34的输出端38的输入端。在非门36的输出端处生成上电复位(POR)信号。
电路10操作如下：随着正电源节点12处的Vana电压开始上升，晶体管18和24被导通。POR输出信号的电压接地。节点28处的电压随着上升的Vana电压而上升，并且最终超过施密特触发电路34的高触发阈值，致使施密特触发电路的输出端切换至Vana电压。非门36将施密特触发电路34的逻辑高输出反相并且驱动POR输出信号到接地。随着Vana电压继续上升，流过二极管连接的晶体管18的电流还流过电阻分压器20。经分压的电压由电阻分压器20在抽头节点30处形成并且被施加至晶体管26的栅极。通过增大的Vana电压，抽头节点30处的经分压的电压最终超过晶体管26的阈值电压，并且晶体管26开始导通。这导致节点28处的电压下降。节点28处的电压最终下降到低于施密特触发电路34的低触发阈值。此时，施密特触发电路的输出端转换为接地。非门36将施密特触发电路34的逻辑低输出反相并且驱动POR输出信号到Vana电压。在图2中示出了电路10的操作波形。
电路10具有已知的缺点，在于：其操作阈值与在电路中所使用的n沟道MOSFET器件和p沟道MOSFET器件的阈值相关。从而，操作阈值展示出相应的较宽的工艺角和温度分布。因此，现有技术中需要一种具有一致的Vana电压的POR电路，在该Vana电压上POR输出信号被断言。
发明内容
在实施例中，一种电路包括：施密特触发电路，该施密特触发电路具有在电流求和结点处的输入端；涓流电流源，该涓流电流源被配置成用于生成被施加到该电流求和结点的涓流电流；带隙电流源，该带隙电流源被配置成用于生成被施加到该电流求和结点的带隙电流，其中，该带隙电流在电源电压超过阈值时是固定的；以及可变电流源，该可变电流源被配置成用于生成被施加至该电流求和结点的可变电流，其中，该可变电流取决于该电源电压而变化，并且其中，该可变电流抵消该涓流电流和该带隙电流。
在实施例中，一种方法包括：生成涓流电流；生成带隙电流，其中，该带隙电流在电源电压超过阈值时是固定的；生成可变电流，其中，该可变电流取决于该电源电压而变化；向电流求和结点施加该涓流电流、该带隙电流和该可变电流，其中，该可变电流抵消该涓流电流和该带隙电流；以及响应于所施加的电流以施密特触发电路感测在该电流求和结点处所生成的电压，以便生成指示上电复位的输出信号。
在实施例中，一种电路包括：施密特触发电路，该施密特触发电路具有在电流求和结点处的输入端；涓流电流源，该涓流电流源被配置成用于生成被发源至该电流求和结点的涓流电流；可变电流源，该可变电流源具有第一双极型晶体管和第二电流源，该第一双极型晶体管带有被配置成用于接收取决于电源电压的可变电压的基极端子，该第二电流源响应于该第二双极型晶体管内的电流而操作以生成吸收自该电流求和结点的可变电流；以及带隙电流源，该带隙电流源具有第二双极型晶体管和第一电流源，该第二双极型晶体管带有被配置成用于生成带隙电压的基极端子，该第一电流源响应于该带隙电压而操作以生成被发源至该电流求和结点的带隙电流；其中，该第一双极型晶体管和该第二双极型晶体管是匹配的晶体管。
附图说明
为了更好地理解实施例，现在将仅以示例方式参考附图，在附图中：
图1是常规的上电复位电路的电路图；
图2示出了图1的电路的操作波形；
图3是上电复位电路的电路图；
图4示出了图3的电路的操作波形；
图5至图6示出了图3的电路的仿真性能数据；以及
图7是图3的电路的框图。
具体实施方式
现在参照图3，图3示出了上电复位电路100的电路图。电路100从正电源节点112和接地电源节点114接收电力。电路100包括固定电流生成器电路120。固定电流生成器电路120包括启动电路122和带隙电路块124。
启动电路122包括在节点112与114之间与一对二极管连接的NPN双极型晶体管132和134串联连接的电流源130。启动电路进一步包括晶体管135，该晶体管具有连接至电流源的输出端的控制(栅极)端子以及耦接于电源节点112与节点196之间的电流传导路径(源漏路径)。启动电路122响应于Vana电压而在二极管连接的晶体管132的连接的基极端子和集电极端子处形成控制信号以控制通过晶体管135施加偏置电压。此偏置电压在节点196处被施加至带隙电路块124以确保带隙电路块124在所期望的操作模式下开始并操作。
带隙电路块124包括一对NPN双极型晶体管142和144，其中，它们的基极端子连接在一起(并且进一步在节点196处连接至启动电路122的输出端)。以不同的电流密度来操作晶体管142和144；例如，这是通过对这两个晶体管142、144使用不同的发射极端子面积但是用相等的电流来实现的。使用由两个p沟道MOSFET 138和140形成的电流镜电路136(负载电路)来实现穿过这两个晶体管142、144的这些相等的电流，其中，这两个p沟道MOSFET的栅极端子彼此连接，并且其中，根据二极管连接的配置将晶体管138的漏极端子连接至晶体管138的栅极端子。电流镜电路136的输入端在晶体管138的漏极端子处，并且电流镜电路136的至少一个输出端在晶体管140的漏极端子处。晶体管138的源漏路径连接至晶体管142的集电极，并且晶体管140的源漏路径连接至晶体管144的集电极。电阻器R11连接于晶体管142和144的发射极端子之间。电阻器R12连接于晶体管144的发射极与接地电源节点114之间。
在操作中，跨电阻器R11产生等于晶体管142与晶体管144的基极-发射极电压(ΔVBE)的差的电压。因此，穿过电阻器R11的电流正比于ΔVBE。因为穿过电阻器R11的电流正比于并且可能等于144的发射极电流，穿过电阻器R12的电流同样正比于如将是跨电阻器R12出现的电压的ΔVBE。晶体管142和144的基极处的电压将相应地具有正温度系数分量和负温度系数分量。例如，跨电阻器R12的电压具有正温度系数，并且晶体管144的VBE具有负温度系数。类似地，跨电阻器R12和R11两者的电压(VR12+R11)具有正温度系数，并且晶体管142的VBE具有负温度系数。通过在正电源节点112处供应足够的电压，在节点196处生成带隙电压VBG，并且这固定了流过晶体管138的电流。此固定电流是通过电流镜像操作针对输出端复制的。
电路100进一步包括可变电流生成器电路150。可变电流生成器电路150包括连接于正电源节点112与接地电源节点114之间的电阻分压器152。电阻分压器152包括串联连接的电阻器R13和R14。在电阻器R13和R14进行串联连接的位置提供抽头节点154。可变电流生成器电路150进一步包括第一电路臂156，该第一电路臂包括二极管连接的p沟道MOSFET158、二极管连接的NPN双极型晶体管160、NPN双极型晶体管162以及由电阻器R15和电阻器R16形成的电阻分压器164的串联连接。晶体管162的基极端子连接至抽头节点154。电阻分压器164连接于晶体管162的发射极端子与接地电源节点14之间。电阻分压器164包括在电阻器R15和R16进行串联连接的位置处提供的抽头节点166。可变电流生成器电路150包括第二电路臂170，该第二电路臂包括p沟道MOSFET 172。晶体管172的漏极端子连接至抽头节点166。晶体管158和172的源极端子连接至正电源节点112。晶体管158和172的栅极端子连接在一起，其中，晶体管158的栅极端子连接至晶体管160的漏极端子。晶体管158和172相应地形成电流镜电路174。电流镜电路174的输入端在晶体管158的漏极端子处，并且电流镜电路174的至少一个输出端在晶体管172的漏极端子处。
电路100进一步包括电流比较器电路180。比较器电路180包括第一输入p沟道MOSFET 182，该第一输入p沟道MOSFET使其栅极端子连接至电流镜电路174的晶体管158和172的栅极端子。从而，电流镜电路174的另一个输出端存在于晶体管182的漏极端子处。晶体管182所发源的电流是对流过可变电流生成器电路150的晶体管158的电流的按比例缩放的副本。电流比较器电路180进一步包括第二输入p沟道MOSFET 184，该第二输入p沟道MOSFET使其栅极端子连接至电流镜电路136的晶体管138和140的栅极端子。从而，电流镜电路136的另一个输出端存在于晶体管184的漏极端子处。晶体管184所发源的电流是对流过带隙电路块124的晶体管138的电流的按比例缩放的副本。来自晶体管182的电流由电流镜电路187(由n沟道MOSFET 186和188形成)进行镜像并且作为晶体管184所发源的电流的吸收电流而被施加到比较节点190处。二极管连接的p沟道MOSFET 192串联连接于晶体管182与电流镜电路187的晶体管186之间。
电路100更进一步包括电流源p沟道MOSFET 194，该电流源p沟道MOSFET具有连接于正电源节点112与比较节点190之间的源漏路径。晶体管194的栅极端子连接至接地电源节点114。
在优选实施例中，晶体管158与晶体管138相匹配，晶体管172与晶体管140相匹配，并且晶体管162与晶体管142相匹配。同样，电阻器R11与R15的电阻是相同的，并且电阻器R16与R12的电阻是相同的。晶体管186与188的比例优选为1:1。晶体管182与晶体管184相匹配。
电路100进一步包括施密特触发电路200，该施密特触发电路具有连接至节点190的输入端。该电路还包括逻辑非门(反相器)202，该逻辑非门具有连接至施密特触发电路200的输出端204的输入端。在非门202的输出端处生成上电复位(POR)信号。
电路100操作如下：晶体管194到接地电源节点114的栅极连接确保晶体管194总是导通的从而向比较节点190发源电流。晶体管194优选地是被配置成用于发源小电流的相对小的器件。随着电压Vana开始上升，比较节点190处的电压跟随。当上升的电压Vana小于晶体管194的阈值电压时，比较节点190处的电压由晶体管194和184(用于发源电流)以及晶体管188、192和160(用于吸收电流)的漏电流来确定。晶体管192起到抑制晶体管186的漏电流的作用。当电压Vana上升到晶体管194的阈值电压以上但是小于使带隙电路块124在正常状态下操作所需的电压时，晶体管194导通并且向比较节点190(其中，电压跟随上升的Vana电压)发源电流。
当节点190处的电压上升超过施密特触发电路200的高触发阈值时，施密特触发电路的输出端204电压从接地切换并且还跟随Vana电压。非门202将施密特触发电路200的较高电压输出反相并且驱动POR输出信号到接地。
Vana电压继续上升。启动电路122在节点196处生成启动偏置电压，该启动偏置电压确保带隙电路块124在适当的操作模式下开始以生成带隙电压VBG输出。当Vana电压上升至足以在节点196处生成带隙电压VBG的电平(即，超过带隙操作阈值电压)时，晶体管138的漏极处的电压相对于带隙电压VBG被固定，并且此电压对晶体管184的操作进行偏置以向比较节点190发源固定电流。由晶体管184和194发源至比较节点190的组合电流超过由晶体管188所吸收的电流，并且因此在比较节点190处的电压继续随着Vana而上升。
电阻分压器电路152对Vana电压进行分压以便施加至晶体管162的基极端子。响应于在抽头节点154处的经分压的电压，电流流过晶体管158和162。随着Vana电压增大，晶体管158和162中的电流相应地增大。通过晶体管182和电流镜电路187对此可变电流进行镜像以便作为吸收电流施加至比较节点190。在Vana电压上升至足以对带隙电路块124进行正常操作的电平的时刻之前，经镜像的电流小于由晶体管184和194所发源的组合电流，并且因此在比较节点190处的电压将继续随着Vana上升。当Vana电压到达足以对带隙电路块124进行正常操作的电平时，在节点196处生成带隙电压VBG，并且在节点154处的电压等于该带隙电压VBG。流过晶体管158的可变电流将同样等于流过晶体管138的固定电流。这些电流在比较节点190处被镜像并且互相抵消。继续将来自晶体管194的小的固定电流施加到比较节点，并且因此在比较节点190处的电压将继续跟随上升的Vana电压。然而，此电路100现在已经到达了对于POR操作的转折点。
随着Vana电压继续上升，节点154处的电压也上升，导致流过晶体管158的可变电流的增大。当流过晶体管158的电流(如由晶体管182和电流镜电路187所镜像的)超过从晶体管184和194发源的电流之和，电流镜电路187的晶体管188将下拉在比较节点190处的电压。随着比较节点190处的电压下降到低于施密特触发电路34的低触发阈值，施密特触发电路的输出端转换为接地。非门36将施密特触发电路34的逻辑低输出反相并且驱动POR输出信号到Vana电压。在图4中示出了电路100的操作波形。POR复位电压相应地根据以下等式取决于带隙电压VBG和电阻器R13与R14的比值：VPOR＝((R13+R14)/R14)*VBG。
图5示出了POR输出信号针对温度的极高值和极低值改变状态的区域。Vana电压的低转换电压(Vl)电平和高转换电压(Vh)电平彼此非常接近。在图3电路的仿真中，在V低温＝-40℃处Vl＝2.57963V，并且在V高温＝150℃处Vh＝2.60007V。
图6示出了POR输出信号跨所有工艺角和温度改变状态的区域。Vana电压的低转换电压(Vl)电平和高转换电压(Vh)电平彼此非常接近。在图3电路的仿真中，Vl＝2.55439V并且Vh＝2.61952V。
现在参照图7，图7示出了图3的POR电路电路100的框图。比较节点190用作关于由涓流电流生成器(194)生成的涓流电流It、由带隙电流生成器(124)生成的带隙电流Ibg和由可变电流生成器(150)生成的可变电流Iv的电流求和结点。随着Vana电压由于涓流电流生成器所发源的涓流电流It而开始上升，比较节点190处的电压跟随Vana电压。然后，施密特触发电路200的输出同样跟随Vana电压，并且非门202的输出驱动POR输出信号到接地。带隙电流生成器同样生成带隙电流Ibg，该带隙电流随着增大的Vana电压而上升，直至Vana电压超过带隙电路的正常操作电压。此时，带隙电流Ibg具有取决于带隙电压的固定大小。可变电流生成器也生成随着增大的Vana电压而上升的可变电流Iv。当Vana电压到达带隙电路的正常操作电压时，可变电流Iv基本上等于带隙电流Ibg。通过在比较节点190处执行的电流求和操作，这些电流互相抵消。随着Vana电压继续增大，可变电流Iv相应地增大至超过固定的带隙电流Ibg并且进一步超过固定的带隙电流Ibg与涓流电流It之和。此时，比较节点190处的电压下降。然后，施密特触发电路200的输出接地，并且非门202的输出驱动POR输出信号跟随Vana电压。
已经通过对本发明的示例性实施例的完整且信息性的描述的示例性且非限制性的示例提供了之前的描述。然而，对于相关领域的技术人员而言，鉴于前面的描述，当结合附图和所附权利要求书来阅读本说明书时，各种修改和适配会变得明显。然而，对本发明教导的所有这样和类似的修改将仍然落入如所附权利要求书所确定的本发明的范围之内。

Claims (21)

1.一种上电复位电路，包括：
施密特触发电路，所述施密特触发电路具有在电流求和结点处的输入端；
涓流电流源，所述涓流电流源被配置成用于生成被施加到所述电流求和结点的涓流电流；
带隙电流源，所述带隙电流源被配置成用于生成被施加到所述电流求和结点的带隙电流，其中，所述带隙电流在电源电压超过阈值时是固定的；以及
可变电流源，所述可变电流源被配置成用于生成被施加至所述电流求和结点的可变电流，其中，所述可变电流取决于所述电源电压而变化，并且其中，所述可变电流抵消所述涓流电流和所述带隙电流。
2.如权利要求1所述的上电复位电路，
其中，所述可变电流源包括：第一双极型晶体管，所述第一双极型晶体管具有被耦接以接收取决于所述电源电压的电压的基极端子；并且
其中，所述带隙电流源包括：第二双极型晶体管，所述第二双极型晶体管具有被配置成用于生成带隙电压的基极端子；
其中，所述第一双极型晶体管和所述第二双极型晶体管是匹配的晶体管。
3.如权利要求2所述的上电复位电路，进一步包括：
第一电流镜像电路，所述第一电流镜像电路被配置成用于对穿过所述第一双极型晶体管的电流进行镜像以生成所述可变电流；以及
第二电流镜像电路，所述第二电流镜像电路被配置成用于对穿过所述第二双极型晶体管的电流进行镜像以生成所述带隙电流。
4.如权利要求2所述的上电复位电路，
其中，所述可变电流源进一步包括：第一电阻分压器电路，所述第一电阻分压器电路与所述第一双极型晶体管串联耦接；并且
其中，所述带隙电流源进一步包括：第二电阻分压器电路，所述第二电阻分压器电路与所述第二双极型晶体管串联耦接；
其中，所述第一电阻分压器电路和所述第二电阻分压器电路是匹配的电路。
5.如权利要求4所述的上电复位电路，其中，所述可变电流源进一步包括第三电阻分压器电路，所述第三电阻分压器电路被配置成用于生成取决于所述电源电压的所述电压。
6.如权利要求4所述的上电复位电路，
其中，所述可变电流源进一步包括第一电流镜，所述第一电流镜具有被耦接至所述第一双极型晶体管的输入端以及被耦接至所述第一电阻分压器电路的抽头节点的输出端；并且
其中，所述带隙电流源进一步包括第二电流镜，所述第二电流镜具有被耦接至所述第二双极型晶体管的输入端以及被耦接至所述第二电阻分压器电路的抽头节点的输出端。
7.如权利要求6所述的上电复位电路，其中，所述带隙电流源进一步包括第三双极型晶体管，所述第三双极型晶体管被串联耦接于所述第二电流镜的所述输出端与所述第二电阻分压器电路的所述抽头节点之间，所述第二双极型晶体管的基极端子被耦接至所述第一双极型晶体管的所述基极端子。
8.如权利要求6所述的上电复位电路，其中，所述第一电流镜的多个晶体管与所述第二电流镜的多个晶体管相匹配。
9.如权利要求6所述的上电复位电路，
其中，所述第一电流镜进一步对穿过所述第一双极型晶体管的电流进行镜像以生成所述可变电流；并且
其中，所述第二电流镜进一步对穿过所述第二双极型晶体管的电流进行镜像以生成所述带隙电流。
10.如权利要求2所述的上电复位电路，其中，所述带隙电流源进一步包括启动电路，所述启动电路被配置为用于向所述第二双极型晶体管的所述基极端子供应启动电压。
11.一种上电复位的方法，包括：
生成涓流电流；
生成带隙电流，其中，所述带隙电流在电源电压超过阈值时是固定的；
生成可变电流，其中，所述可变电流取决于所述电源电压而变化；
向电流求和结点施加所述涓流电流、所述带隙电流和所述可变电流，其中，所述可变电流抵消所述涓流电流和所述带隙电流；以及
响应于所施加的电流以施密特触发电路感测在所述电流求和结点处所生成的电压，以便生成指示上电复位的输出信号。
12.如权利要求11所述的方法，其中，生成所述带隙电流包括生成带隙电压和从所述带隙电压中导出所述带隙电流。
13.如权利要求11所述的方法，其中，感测包括：
响应于所述涓流电流的发源，将所述施密特触发电路的输出端切换至第一输出状态；以及
响应于所述可变电流超过所述涓流电流与所述带隙电流之和，将所述施密特触发电路的所述输出端切换至第二输出状态。
14.如权利要求13所述的方法，其中，所述第一输出状态跟随所述电源电压，并且所述第二输出状态是接地。
15.如权利要求11所述的方法，其中，所述带隙电流由带隙电流生成器电路生成并且所述可变电流由可变电流生成器电路生成，进一步包括对在所述带隙电流生成器电路与所述可变电流生成器电路之间的多个电路部件进行匹配。
16.一种上电复位电路，包括：
施密特触发电路，所述施密特触发电路具有在电流求和结点处的输入端；
涓流电流源，所述涓流电流源被配置成用于生成被发源至所述电流求和结点的涓流电流；
可变电流源，所述可变电流源具有第一双极型晶体管和第二电流源，所述第一双极型晶体管带有被配置成用于接收取决于电源电压的可变电压的基极端子，所述第二电流源响应于第二双极型晶体管内的电流而操作以生成吸收自所述电流求和结点的可变电流；以及
带隙电流源，所述带隙电流源具有所述第二双极型晶体管和第一电流源，所述第二双极型晶体管带有被配置成用于生成带隙电压的基极端子，所述第一电流源响应于所述带隙电压而操作以生成被发源至所述电流求和结点的带隙电流；
其中，所述第一双极型晶体管和所述第二双极型晶体管是匹配的晶体管。
17.如权利要求16所述的上电复位电路，
其中，所述第一电流源是被配置成用于对所述第一双极型晶体管内的电流进行镜像的第一电流镜像电路的一部分；并且
其中，所述第二电流源是被配置成用于对所述第二双极型晶体管内的电流进行镜像的第二电流镜像电路的一部分。
18.如权利要求16所述的上电复位电路，
其中，所述可变电流源进一步包括：第一电阻分压器电路，所述第一电阻分压器电路与所述第一双极型晶体管串联耦接；并且
其中，所述带隙电流源进一步包括：第二电阻分压器电路，所述第二电阻分压器电路与所述第二双极型晶体管串联耦接；
其中，所述第一电阻分压器电路和所述第二电阻分压器电路是匹配的电路。
19.如权利要求18所述的上电复位电路，
其中，所述可变电流源进一步包括第一电流镜，所述第一电流镜具有被耦接至所述第一双极型晶体管的输入端以及被耦接至所述第一电阻分压器电路的抽头节点的输出端；并且
其中，所述带隙电流源进一步包括第二电流镜，所述第二电流镜具有被耦接至所述第二双极型晶体管的输入端以及被耦接至所述第二电阻分压器电路的抽头节点的输出端。
20.如权利要求19所述的上电复位电路，其中，所述带隙电流源进一步包括第三双极型晶体管，所述第三双极型晶体管被串联耦接于所述第二电流镜的所述输出端与所述第二电阻分压器电路的所述抽头节点之间，所述第二双极型晶体管的基极端子被耦接至所述第一双极型晶体管的所述基极端子。
21.如权利要求19所述的上电复位电路，其中，所述第一电流镜的多个晶体管与所述第二电流镜的多个晶体管相匹配。
CN201510654841.9A 2015-10-10 2015-10-10 上电复位(por)电路 Active CN106571797B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201510654841.9A CN106571797B (zh) 2015-10-10 2015-10-10 上电复位(por)电路
US14/887,739 US9760108B2 (en) 2015-10-10 2015-10-20 Power on reset (POR) circuit
US15/671,657 US10073484B2 (en) 2015-10-10 2017-08-08 Power on reset (POR) circuit with current offset to generate reset signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510654841.9A CN106571797B (zh) 2015-10-10 2015-10-10 上电复位(por)电路

Publications (2)

Publication Number Publication Date
CN106571797A CN106571797A (zh) 2017-04-19
CN106571797B true CN106571797B (zh) 2024-03-15

Family

ID=58500032

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510654841.9A Active CN106571797B (zh) 2015-10-10 2015-10-10 上电复位(por)电路

Country Status (2)

Country Link
US (2) US9760108B2 (zh)
CN (1) CN106571797B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11223345B2 (en) 2020-06-04 2022-01-11 Stmicroelectronics International N.V. Low power input receiver using a Schmitt trigger circuit
EP4007169A4 (en) * 2020-09-30 2022-06-01 Shenzhen Goodix Technology Co., Ltd. POWER ON RESET CIRCUIT

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774733A (en) * 1995-10-03 1998-06-30 Microchip Technology Incorporated Microcontroller with analog front-end for providing intelligent battery management
US7676239B1 (en) * 2005-02-24 2010-03-09 National Semiconductor Corporation System and method for providing a power controller with flat amplitude and phase response
CN104067192A (zh) * 2011-11-01 2014-09-24 硅存储技术公司 低电压、低功率带隙电路
CN203909653U (zh) * 2014-01-02 2014-10-29 意法半导体研发(深圳)有限公司 基准电流生成器电路
CN205377819U (zh) * 2015-10-10 2016-07-06 意法半导体研发(深圳)有限公司 上电复位电路

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367249A (en) * 1993-04-21 1994-11-22 Delco Electronics Corporation Circuit including bandgap reference
US5453679A (en) * 1994-05-12 1995-09-26 National Semiconductor Corporation Bandgap voltage and current generator circuit for generating constant reference voltage independent of supply voltage, temperature and semiconductor processing
GB9417267D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Current generator circuit
US5523709A (en) * 1994-11-30 1996-06-04 Sgs-Thomson Microelectronics, Inc. Power-on reset circuit and method
US6392470B1 (en) * 2000-09-29 2002-05-21 International Business Machines Corporation Bandgap reference voltage startup circuit
US6509726B1 (en) * 2001-07-30 2003-01-21 Intel Corporation Amplifier for a bandgap reference circuit having a built-in startup circuit
US6885224B2 (en) * 2002-04-20 2005-04-26 Texas Instruments Incorporated Apparatus for comparing an input voltage with a threshold voltage
US7053681B2 (en) * 2004-06-09 2006-05-30 Infineon Technologies Ag Comparator and method for amplifying an input signal
US7224209B2 (en) * 2005-03-03 2007-05-29 Etron Technology, Inc. Speed-up circuit for initiation of proportional to absolute temperature biasing circuits
US20080106308A1 (en) * 2006-10-19 2008-05-08 Avid Electronics Corp. Power-on reset circuit
KR100841730B1 (ko) * 2006-11-20 2008-06-27 삼성전기주식회사 슈미트 트리거를 이용한 오실레이터
US7876135B2 (en) * 2008-02-29 2011-01-25 Spectra Linear, Inc. Power-on reset circuit
US7977931B2 (en) * 2008-03-18 2011-07-12 Qualcomm Mems Technologies, Inc. Family of current/power-efficient high voltage linear regulator circuit architectures
US7969211B2 (en) * 2009-04-10 2011-06-28 Himax Technologies Limited Power detecting device, power supply device using the same and reference voltage generator
US8310277B2 (en) * 2009-08-27 2012-11-13 Qualcomm, Incorporated High linear fast peak detector
US8754679B2 (en) * 2009-09-29 2014-06-17 Texas Instruments Incorporated Low current power-on reset circuit and method
TWI435201B (zh) * 2011-03-07 2014-04-21 Realtek Semiconductor Corp 產生啟動重置訊號之訊號產生裝置
US8878576B2 (en) * 2011-07-20 2014-11-04 Rf Micro Devices, Inc. Low current, high accuracy power-on-reset
US8536907B2 (en) * 2011-09-24 2013-09-17 Issc Technologies Corp. Power on reset signal generating apparatus and method
US9143137B2 (en) * 2012-02-10 2015-09-22 Freescale Semiconductor, Inc. Low voltage CMOS power on reset circuit
US9172562B2 (en) * 2012-06-18 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Calibration circuit, integrated circuit having calibration circuit, and calibration method
CN104765405B (zh) * 2014-01-02 2017-09-05 意法半导体研发(深圳)有限公司 温度和工艺补偿的电流基准电路
CN107741754B (zh) * 2014-01-02 2020-06-09 意法半导体研发(深圳)有限公司 用于内部电源的具有改善的负载瞬态性能的ldo调节器
US9473075B2 (en) * 2014-07-25 2016-10-18 Analog Devices, Inc. Dynamic current source for amplifier integrator stages
US20160246317A1 (en) * 2015-02-24 2016-08-25 Qualcomm Incorporated Power and area efficient method for generating a bias reference

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774733A (en) * 1995-10-03 1998-06-30 Microchip Technology Incorporated Microcontroller with analog front-end for providing intelligent battery management
US7676239B1 (en) * 2005-02-24 2010-03-09 National Semiconductor Corporation System and method for providing a power controller with flat amplitude and phase response
CN104067192A (zh) * 2011-11-01 2014-09-24 硅存储技术公司 低电压、低功率带隙电路
CN203909653U (zh) * 2014-01-02 2014-10-29 意法半导体研发(深圳)有限公司 基准电流生成器电路
CN205377819U (zh) * 2015-10-10 2016-07-06 意法半导体研发(深圳)有限公司 上电复位电路

Also Published As

Publication number Publication date
US20170102727A1 (en) 2017-04-13
US20170336822A1 (en) 2017-11-23
CN106571797A (zh) 2017-04-19
US9760108B2 (en) 2017-09-12
US10073484B2 (en) 2018-09-11

Similar Documents

Publication Publication Date Title
US9946282B2 (en) LDO regulator with improved load transient performance for internal power supply
CN210071919U (zh) 电流感测电路和电子电路
US10454466B1 (en) Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages
US9882558B1 (en) Power-on reset circuit
US8941437B2 (en) Bias circuit
KR20100096014A (ko) 볼티지 레귤레이터
CN205377819U (zh) 上电复位电路
TW202012941A (zh) 電壓偵測器
JP5637096B2 (ja) バンドギャップ基準電圧回路及びこれを用いたパワーオンリセット回路
CN106571797B (zh) 上电复位(por)电路
JP2010193035A (ja) コンパレータ回路
EP3308240B1 (en) Start-up circuit
US20050134364A1 (en) Reference compensation circuit
JP5767855B2 (ja) レギュレータ回路
JP2016206039A (ja) 温度センサ回路
US9588540B2 (en) Supply-side voltage regulator
JP4167122B2 (ja) 基準電圧発生回路
JP2011188361A (ja) パワーオンリセット回路
KR102449361B1 (ko) 선형 전류 드라이버
US20190288501A1 (en) Semiconductor integrated circuit
JP4744909B2 (ja) ヒステリシスコンパレータ
CN212989977U (zh) 用于驱动背对背功率开关的功率开关控制器和电子电路
CN108304025B (zh) 工作电压切换装置
JP2018061115A (ja) イネーブル信号生成回路
CN114942346A (zh) 供应电压检测电路与使用其的电路系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 5 / F East B501, South B502, North B503, 6th floor, block B, TCL Industrial Research Institute building, No. 006, Gaoxin South 1st Road, Nanshan District, Shenzhen City, Guangdong Province

Applicant after: STMicroelectronics (Shenzhen) R&D Co.,Ltd.

Address before: 518057, 4/5 building, B block, South SKYWORTH building, South Zone, Shenzhen hi tech Zone, Nanshan District science and Technology Park, Guangdong, China

Applicant before: STMicroelectronics (Shenzhen) R&D Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant