CN104067192A - 低电压、低功率带隙电路 - Google Patents

低电压、低功率带隙电路 Download PDF

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Abstract

用于生成带隙电压的带隙电压生成电路带有具有两个输入和输出的运算放大器。电流镜电路具有至少两个并联电路路径。电流路径中的每个被来自运算放大器的输出控制。电流路径中的一个被耦合至到运算放大器的两个输入中的一个。电阻器除法电路被连接到另一电流路径。电阻器除法电路提供电路的带隙电压。

Description

低电压、低功率带隙电路
技术领域
本发明涉及带隙电压生成电路，并且更特别地涉及用于生成低带隙电压的低功率电路。
背景技术
带隙电压生成电路在本领域中是众所周知的。参见例如USP 6,943,617。参考图1，示出了现有技术的带隙电压生成电路10。电路10包括标记为I1和I2的两个并联电流路径。路径I2中的电流I2 = (Vbe1 - Vbe2)/R0 = dVbe/R0（其中，Vbe1是电流路径I1中的双极晶体管12的基极发射极两端的电压并且Vbe2是电流路径I2的双极晶体管14的基极发射极两端的电压）。dVbe = VT * In (N)，其中，VT是热电压k*T/q，k＝玻耳兹曼常数，q＝电子电荷；因此与绝对温度成比例（PTAT）。Vbe与绝对温度互补（或者是负的）（CTAT）。输出带隙电压Vbg = (R1/R0) dVbe + Vbe3（其中，Vbe3是电流路径I3中的双极晶体管16的基极发射极两端的电压）。双极晶体管12和双极晶体管16的发射极的尺寸是基本上相同的，而双极晶体管14的发射极的尺寸约为双极晶体管12的发射极的尺寸的N倍。一般地，电路10的缺点是最小带隙电压是高的（约>2伏）。
参考图2，示出了现有技术的另一带隙电压生成电路20。除了具有如所示的另外的电荷泵之外，电路20类似于图1中所示的电路10。然而，结果与图1中所示的电路10的类似之处在于最小带隙电压约>2伏。
参考图3，示出了现有技术的又一带隙电压生成电路30。电路30包括具有两个输入和一个输出的运算放大器32。运算放大器32从电流镜（34a & 34b）接收输入。运算放大器32的输出被用来控制与电阻器38串联连接的PMOS晶体管36（示出了两个，其电路方面等效于一个PMOS晶体管36），并且带隙电压的输出取自PMOS晶体管36与电阻器38的连接。虽然带隙电压的输出可以低到1.0伏，但电路30要求多个精确的电路，导致可能的失配。
参考图4，示出了现有技术的又一带隙电压生成电路40。电路40包括具有两个输入和一个输出的运算放大器42。输入中的一个取自电阻器除法电路（包括电阻器R1和R2），而另一个来自并联电路。输出被用来控制通过两个电路的电流路径。带隙电压的输出约为1.25伏。
随着越来越多的电子设备变成便携的且使用电池作为电源，这要求带隙电路具有低的功率消耗以及能够生成低电压。因此存在对低电压、低功率带隙电路的需要。
发明内容
用于生成带隙电压的带隙电压生成电路包括具有两个输入和输出的运算放大器。电流镜电路具有至少两个并联电流路径。电流路径中的每个被由运算放大器的输出控制。电流路径中的一个被耦合至到运算放大器的两个输入中的一个。电阻器除法电路被连接到另一电流路径。电阻器除法电路提供所述带隙电压。
附图说明
图1是现有技术的带隙电路的电路图。
图2是现有技术的另一带隙电路的电路图。
图3是现有技术的又一带隙电路的电路图。
图4是现有技术的又一带隙电路的电路图。
图5是本发明的带隙电路的第一实施例的电路图。
图6是本发明的带隙电路的第二实施例的电路图。
图7是本发明的带隙电路的第三实施例的电路图。
图8是本发明的带隙电路的第四实施例的电路图。
图9是本发明的带隙电路的第五实施例的电路图。
图10是本发明的带隙电路的第六实施例的电路图。
图11是本发明的带隙电路的第七实施例的电路图。
图12是本发明的带隙电路的第八实施例的电路图。
图13是本发明的带隙电路的第九实施例的电路图。
图14是本发明的带隙电路的第十实施例的电路图。
具体实施方式
参考图5，示出了本发明的带隙电路50的第一实施例。电路50包括运算放大器（运放52），其具有第一非反相输入54、反相第二输入56以及输出58。输出58被连接到三个PMOS晶体管：P1、P2和P3的栅极。晶体管P1、P2和P3中的每个与全部并联的电流路径I1、I2和I3串联连接。输出58控制电流路径I1、I2和I3中的电流的流动。电流路径I1被连接到并联电流子路径：I4和I5。电流子路径I4和I5中的每一个具有串联连接的等效电流源（分别地In和Ir）。分别地，电流源In和Ir的输出分别被连接到运算放大器52的输入54和56。电流源In被连接到PNP双极晶体管60的发射极，其基极和集电极被相互连接并接地。电流源Ir被连接到电阻器R1，其然后被连接到PNP双极晶体管62的发射极，该PNP双极晶体管62的基极和集电极被相互连接并接地。晶体管62的发射极具有晶体管60的发射极的比的N倍的比。电流Ir由电流I5确定，其为dVbe/R1（dVbe＝PNP 60的Vbe - PNP 64的Vbe）。电流I4由电流In确定，其由电流镜比In/Ir确定。电流I1、I4、I5因此与绝对温度成比例（PTAT）。第三MOS晶体管P3被连接在电流路径I3中（其由晶体管P1镜像并且因此PTAT），其被连接到PNP双极晶体管64的发射极，该PNP双极晶体管64的基极和集电极被相互连接并接地。晶体管64的发射极具有与双极晶体管60的面积基本上相同的面积。包括与电阻器R2串联连接的电阻器R3的电阻器除法电路被并联连接到晶体管64的发射极/集电极。电阻器R2和R3及双极晶体管64的Vbe提供分数Vbe（在电阻器R2和R3的结处Vbe＜Vbe的比）。电阻器R2和R3的结处的节点被连接到电流路径I2和MOS晶体管P2并且提供输出带隙电压Vbg。
在电路50的操作中，能够修整电阻器R1以补偿输出电压Vbg的温度系数（TC）。此外，还可以针对输出电压Vbg的TC修整电阻器R2、R3。MOS晶体管P1、P2和P3充当用于电流路径I1、I2和I3的电流镜。此外，电流子路径I4和I5充当电流镜，并且以In/Ir的比来提供电流。因此，输出Vbg = K1 *Vbe（晶体管64的Vbe）+ K2*德尔塔（delta）Vbe。其中K1 = R2/(R2+R3)，例如0.5。并且其中德尔塔Vbe=（（晶体管60的Vbe）-（晶体管62的Vbe）），其中K2＝R2eq/R1，R2eq是R2和R3的并联组合。因此，通过电阻器R1、R2和R3的适当修整，能够使得输出带隙电压Vbg与温度无关且非常小，例如<0.6V。此外，能够针对Vbg的TC修整比In/Ir或P2/P1晶体管尺寸。
参考图6，示出了用于生成带隙电压的本发明的电路80的第二实施例。电路80类似于图5中所示的电路50。因此，相似的数字将用于相似的部分。电路80与电路50之间的唯一变化是图5中所示的（等效）电流源In在图6中被示为包括与原生（native）晶体管84a并联连接的PMOS晶体管82a，并且PMOS晶体管82a的栅极被接地。晶体管82a和84a的源极/漏极被连接在一起并与电流路径I4串联。图5中所示的（等效）电流源Ir在图6中被示为包括与原生晶体管84b并联连接的PMOS晶体管82b，并且PMOS晶体管82b的栅极被接地。晶体管82b和84b的源极/漏极被连接在一起并与电流路径I5串联。原生晶体管84a和84b的栅极被连接在一起并连接到电压源Vdd。对于诸如电池操作的低压操作而言，Vdd可约为1.0—1.2伏。在所有其它方面，电路80与电路50相同且电路80的操作也与电路50的操作相同。In/Ir的比由晶体管82a和84a的尺寸相比于晶体管82b和84b的尺寸的比确定。用于In和Ir的替换实施例分别是没有原生晶体管84a和84b的PMOS晶体管82a和82b。此外，可以以控制偏置使PMOS82a和82b的栅极偏置以模拟等效电阻器值（预定值），诸如100K或1K欧姆。用于In和Ir的另一替换实施例分别是没有PMOS晶体管82a和82b的原生晶体管84a和84b。此外可以以控制偏置使原生晶体管84a和84b的栅极偏置以模拟等效电阻器值（预定值），诸如100K或1K欧姆。
参考图7，示出了用于生成带隙电压的本发明的电路90的第三实施例。电路90类似于图5中所示的电路50以及图6中所示的电路80。因此，相似的数字将用于相似的部分。电路90与电路50之间的唯一变化是图5中所示的电流源In在图7中被示为包括电阻器92a。图5中所示的电流源Ir在图7中被示为包括电阻器92b。在所有其它方面，电路90与电路50相同且电路90的操作也与电路50的操作相同。
参考图8，示出了用于生成带隙电压的本发明的电路100的第四实施例。电路100类似于图7中所示的电路90。因此，相似的数字将用于相似的部分。电路100与电路90之间的唯一变化是更详细地示出了运算放大器52。如图8中所示，运算放大器52包括两级的两个级联差分级。第一级由两个原生NMOS晶体管53（a—b）组成，其栅极分别被供应输入56和54。原生NMOS晶体管具有基本上接近于零伏的阈值电压。增强NMOS晶体管具有约0.3—1.0伏的阈值电压。这些原生NMOS晶体管53（a—b）的漏极（其形成差分输入对）被连接到一对两个串联连接（共源共栅负载）的原生NMOS晶体管55（a—b）和57（a—b）（其构成用于输入差分对的输出负载），并且两对晶体管55（a—b）和57（a—b）被连接到正电源。由于只有原生晶体管被用于第一级，所以电路100在非常低压电源（例如1V Vdd）以及低压输入共模范围（例如节点56/54上的0.1V）下操作。第一级的输入差分对晶体管53（a—b）的漏极被连接到第二级增强NMOS差分输入对晶体管61（a—b）的栅极。一对PMOS晶体管59（a—b）被连接到第二输入差分对晶体管61（a—b）的漏极并充当用于第二级的输出负载。来自第二级的输出信号（连接到使其栅极连接到（第一输入差分对的）原生晶体管53a的漏极的NMOS晶体管61a的漏极是运算放大器的输出。连接到正电源的电阻器63被连接到二极管连接NMOS晶体管65以经由两个NMOS晶体管67（a-b）来提供固定偏置电流以便为用于运算放大器52的输入差分对53（a-b）供应偏置电流。固定偏置电流近似与电源成比例，= (Vdd-VT)/R，VT是NMOS阈值电压。
参考图9，示出了用于生成带隙电压的本发明的电路110的第五实施例。电路110类似于图8中所示的电路100。因此，相似的数字将用于相似的部分。电路110与电路100之间的唯一变化是被连接到运算放大器52的另外的IBoa（运放偏置电流）电路112以及IB-init（初始偏置电流）电路114。IBoa电路112由PMOS晶体管113组成，并且其栅极被连接到运算放大器52的输出。PMOS晶体管113被连接到二极管连接NMOS晶体管115。一旦运算放大器52是可操作的，意味着其输出在节点58上提供正确的操作偏压（至PMOS晶体管P1/P2/P3的栅极），则此偏压将引起偏置电流（与dVbe/R1、节点54和56上的Vbe之间的电压差除以R1成比例）以在IBoa电路112中传导。电路112中的二极管连接NMOS晶体管115又将提供连接到输入差分对的附加偏置晶体管117（a-b）的栅极的偏压（并联于原始偏置晶体管67（a—b）至输入差分对）。附加偏置晶体管117（a—b）向运算放大器52提供偏置电流（由IBoa 112电路控制）。此偏压还通过将原始偏置晶体管67（a—b）的栅极拉至低水平（例如0V）而经由IB-init电路114引起原始偏置电流减小至最小值，例如0ua。IB-init电路114随着IBoa电路112向运算放大器52提供（操作）偏置电流而从到运算放大器52的固定偏置电流减小偏置电流。随着IB-init电路114达到IB - init最小值，IBoa电路112达到最后偏置操作电流。
参考图10，示出了用于生成带隙电压的本发明的电路120的第六实施例。电路120类似于图9中所示的电路110。因此，相似的数字将用于相似的部分。电路120与电路110之间的唯一变化是连接到IBoa电路112的另外的启动电路122。IBoa电路112用作自偏置电路以向运算放大器52提供自偏压。启动电路122感测运放52的节点58处的输出以监视其是否是操作的，意指其值是否是低的（小于Vcc），以确定PMOS晶体管123正在提取电流。如果PMOS晶体管123不在提取电流，则由NMOS晶体管124提供少量的固定电流，其被PMOS晶体管125和126及NMOS晶体管127镜像到NMOS晶体管128以将输出节点58拉至低值以向PMOS晶体管P1/P2/P3中注入偏置电流，其又将到运放52的输入节点54/56拉至高值以启动电路。这启动运算放大器52并使其操作。
参考图11，示出了用于生成带隙电压的本发明的电路130的第七实施例。电路130类似于图10中所示的电路120。因此，相似的数字将用于相似的部分。电路130与电路120之间的唯一变化是图11中所示的运算放大器132与图10中所示的运算放大器52相同，但是具有折叠共源共栅（cascode）结构。折叠共源共栅结构允许运放132在较低电源电压下操作（因为在输入差分级中不存在二极管连接PMOS负载）。PMOS晶体管134（a—b）充当用于输入差分对133（a—b）的负载（电流镜负载），其示出了串联连接（共源共栅）的两对原生NMOS晶体管。原生NMOS晶体管136（a—b）（每一个由串联连接的两个原生NMOS晶体管组成）（共源共栅）充当用于电流差（与输入级）的NMOS电流负载，其通过PMOS晶体管135（a—b）而被折叠。晶体管136b的漏极是此NMOS电流负载的输出节点。VB1和VB2分别地为晶体管134（a—b）和135（a—b）供应适当的偏压。晶体管负载136（a—b）的输出电压然后被原生晶体管NMOS 137和PMOS138的末级共源极放大器放大，以提供运放132的输出电压节点58。因此，图11中所示的运算放大器132允许电路在较低电源Vdd下操作。
参考图12，示出了用于生成带隙电压的本发明的电路140的第八实施例。电流140类似于图6中所示的电路60。因此，相似的数字将用于相似的部分。电路140包括运算放大器52（其还可以是图11中所示的运算放大器132），其具有第一非反相输入54、反相第二输入56以及输出58。输出58被连接到两个PMOS晶体管：P1和P2的栅极。晶体管P1和P2中的每一个与全部被并联连接的电流路径I1和I2串联连接。输出58控制电流路径I1和I2中电流的流动。电流I1和I2是温度无关电流（ZTC）。电流路径I1被连接到并联电流子路径：I4和I5。电流子路径I4和I5中的每一个具有串联连接的等效电流源。该电流源与图6中所示的电流源相同，包括与原生MOS晶体管并联连接的PMOS晶体管。分别地，电流源In和Ir的输出分别被连接到运算放大器52的输入54和56。In/Ir的电流比由晶体管82a和84a的尺寸相比于晶体管82b和84b的尺寸的比确定。电流源In被连接到PNP双极晶体管60的发射极，其基极和集电极被相互连接并接地。电流源Ir被连接到电阻器R1，其然后被连接到PNP双极晶体管62的发射极，该PNP双极晶体管62的基极和集电极被相互连接并接地。电流源Ir也被连接到包括共同地形成总电阻R2的电阻器R2a和电阻器R2b的电阻器且然后接地。晶体管62的发射极具有晶体管60的发射极的比的N倍的比。第二MOS晶体管P2与电流路径I2串联连接，其被连接到电阻器R3并且然后接地。在到电阻器R3的连接处是用于带隙电压的输出。
在电路140的操作中，可以将电路140与非常低压源Vdd一起使用。由电路140产生的输出带隙电压是
Vbg= (R3/R2)*(晶体管PNP 60的)Vbe + (R3/R1)* 德尔塔 Vbe
其中，德尔塔Vbe＝晶体管60的Vbe -晶体管62的Vbe
参考图13，示出了用于生成带隙电压的本发明的电路150的第九实施例。电路150类似于图12中所示的电路140。因此，相似的数字将用于相似的部分。电路150具有与双极晶体管60并联连接的另一电阻器R4，以相同方式，包括电阻器R2a和R2b的电阻器R2与双极晶体管62并联连接。出于说明的目的，电阻器R4被示为包括串联连接的两个电阻器R4a和R4b，并且其电阻和等于R4，在电流路径I4中添加了电阻器R4以平衡电流路径I5中的电阻器R2的电流流动。在所有其它方面，电路150与电路140相同且电路150的操作也与电路140的操作相同。
参考图14，示出了用于生成带隙电压的本发明的电路160的第十实施例。电路160类似于图13中所示的电路150。因此，相似的数字将用于相似的部分。电路160具有到运算放大器52的非反相输入54，该运算放大器52被连接至电阻器R4a和电阻器R4b的连接。另外，反相输入56被连接到电阻器R2a和电阻器R2b的连接。在所有其它方面，电路160与电路150相同且电路160的操作也与电路150的操作相同。
根据前述内容，可以看到公开了用于生成低压的低功率带隙电路，其适合于使用电池以进行操作的任何电子设备。

Claims (27)

1.一种用于生成带隙电压的带隙电压生成电路，所述电路包括：
运算放大器，具有两个输入和输出；
电流镜电路，具有至少两个并联电流路径；所述电流路径中的每一个由来自所述运算放大器的所述输出控制；
所述电流路径中的一个被耦合至到运算放大器的所述两个输入中的一个；以及
电阻器除法电路，被连接到所述另一电流路径，所述电阻器除法电路提供所述带隙电压。
2.权利要求1的电压生成电路，其中，所述两个电流路径中的每一个具有控制源极与漏极之间的电流的PMOS晶体管，并且其栅极被耦合到运算放大器的输出。
3.权利要求1的电压生成电路，其中，所述两个电流路径中的所述一个具有两个并联子路径，并且每个子路径被连接到运算放大器的两个输入中的不同的一个。
4.权利要求3的电压生成电路，其中，所述子路径中的一个具有连接在子路径中的电阻器。
5.权利要求3的电压生成电路，其中，所述电阻器除法电路包括在节点处串联连接的第一电阻器和第二电阻器，并且所述节点提供带隙电压。
6.权利要求5的电压生成电路，其中，所述第一电阻器和第二电阻器具有基本上相等的电阻值。
7.权利要求4的电压生成电路，其中，每个电流路径包括控制源极与漏极之间的电流的PMOS晶体管，并且其栅极被耦合到运算放大器的输出；
双极晶体管，具有与PMOS晶体管的源极/漏极串联连接的发射极/集电极。
8.权利要求7的电压生成电路，其中，子路径中的每个具有电流源。
9.权利要求8的电压生成电路，其中，每个子路径中的电流源包括并联连接的PMOS晶体管和原生MOS晶体管。
10.权利要求9的电压生成电路，其中，所述PMOS晶体管和原生NMOS晶体管中的每一个具有栅极，该栅极具有控制偏置以模拟预定电阻值。
11.权利要求8的电压生成电路，其中，每个子路径中的电流源包括电阻器。
12.权利要求7的电压生成电路，其中，子路径中的每个被连接至到运算放大器的两个输入中的一个。
13.权利要求1的电压生成电路，还包括与电阻器除法电路并联连接的双极晶体管。
14.权利要求1的电压生成电路，还包括第二电阻器除法电路。
15.权利要求14的电压生成电路，其中，到运算放大器的输入中的一个来自所述第二电阻器除法电路。
16.权利要求1的电压生成电路，还包括具有被连接到带隙电压的PMOS晶体管的第三电流路径，并且所述PMOS晶体管被耦合到运算放大器的输出。
17.权利要求16的电压生成电路，其中，所述电阻器除法电路包括在输出节点处与第二电阻器串联连接的第一电阻器，其中所述输出节点提供带隙电压，并且其中所述输出节点被连接到第三电流路径的PMOS晶体管。
18.权利要求1的电压生成电路，还包括运算放大器偏置电流电路，其被连接以接收运算放大器的输出并用于向运算放大器提供操作偏置电流。
19.权利要求18的电压生成电路，其中，所述运算放大器偏置电流电路包括PMOS晶体管，其具有被连接到运算放大器的输出的栅极，并且被串联地连接到被接地的NMOS晶体管。
20.权利要求18的电压生成电路，还包括连接到运算放大器的初始偏置电流电路，以便随着运算放大器偏置电流电路向运算放大器提供操作偏置电流而减小到运算放大器的偏置电流。
21.权利要求1的电压生成电路，其中，所述运算放大器是两级运算放大器。
22.权利要求21的电压生成电路，其中，所述运算放大器的两级中的一个包括原生MOS晶体管。
23.权利要求22的电压生成电路，其中，所述原生MOS晶体管在到运算放大器的输入中。
24.权利要求22的电压生成电路，其中，所述原生MOS晶体管在运算放大器的输出中。
25.权利要求22的电压生成电路，其中，所述运算放大器是级联运算放大器。
26.权利要求22的电压生成电路，其中，所述运算放大器的第一级是折叠共源共栅运算放大器。
27.权利要求26的电压生成电路，其中，所述运算放大器的第二级是共源极放大器。
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