KR20100077271A - 기준전압 발생회로 - Google Patents

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KR20100077271A
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Abstract

본 발명은 반도체 집적회로에 있어서, 특히 일정범위의 전압을 발생하는 기준전압 발생회로에 관한 것으로, 반전 단자 및 비반전 단자에 입력되는 기준 전압에 따라 일정한 전압을 출력하는 연산 증폭기와, 상기 연산 증폭기의 출력에 게이트 단자가 접속되고 전원전압(VDD)에 소스 단자가 접속되며, 상기 연산 증폭기의 출력 전압에 따라 드레인 단자에 접속된 저항들(R4,R5)에 일정 기준 전류를 공급하여 밴드 갭 출력 전압을 생성시키는 제1타입 트랜지스터(PM5)를 구비하며, 휴면모드에서 동작모드로 전환 시에 상기 연산 증폭기를 동작(Wake-up)시키는 시동 회로를 포함하되, 상기 저항들(R4,R5)이 상기 밴드 갭 출력 전압의 출력측에 병렬 접속되어, 0.6볼트의 밴드 갭 출력 전압을 생성시키는 것이 특징인 발명이다.
Figure P1020080135176
밴드 갭 기준전압 발생회로, 밴드 갭 출력, 미스매치, 연산 증폭기, 시동 회로

Description

기준전압 발생회로{REFERENCE VOLTAGE GENERATION CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로, 특히 일정범위의 전압을 발생하는 기준전압 발생회로에 관한 것이다.
반도체 집적회로에 있어서, 내부 바이어싱 기준전압을 안정적으로 유지하는 것은 소자 전체의 신뢰성을 확보하는데 있어서 대단히 중요하다. 즉, 외부전원전압이나 외부 온도, 또는 공정이 변동하더라도 그가 반도체 집적회로 내부에 영향을 미치지 않도록 하여 안정적으로 각 소자들이 고유의 기능을 발휘할 수 있도록 하는 것이 중요하다. 그를 위해서 안정되고 일정한 기준전압을 항상 공급해주는 기준전압 발생회로가 필요하게 된다.
그러나 이러한 기준전압 발생회로에 있어서도 자체적인 불안정 요인이 존재하는데, 그는 주로 온도 또는 공정조건, 외부 공급전압 등의 변동에 의한 것들이다.
기준전압 발생회로 중에서도 밴드 갭 기준전압 발생회로는 온도, 공급전압 또는 공정조건의 변화가 있더라도 일정한 범위의 전압(전위)를 발생하는 회로이다.
도 1은 종래 기술에 따른 밴드 갭 기준전압 발생회로를 나타낸 회로도이다.
도 1을 참조하면, 종래의 밴드 갭 기준전압 발생회로는 반전 단자(-) 및 비반전 단자(+)에 입력되는 기준전압에 따라 일정한 전압을 출력하는 연산 증폭기(10)와, 전원전압(VDD)을 이용하여 연산 증폭기(10)의 출력전압에 대응되는 바이어스 전류를 출력하는 제1 PMOS 트랜지스터(PM1)와, 제1 PMOS 트랜지스터(PM1)의 바이어스 전류를 이용하여 연산 증폭기(10)의 반전 단자(-) 및 비반전 단자(+) 각각에 기준전압을 공급하는 기준전압 회로(20)와, 파워업(Power Up)시에 전체 회로를 구동시키는 시동(Start-Up) 회로(30)와, 제1 PMOS 트랜지스터(PM1)와 기준전압 회로(20) 사이에 출력단자(N0)를 구비한다.
제1 PMOS 트랜지스터(PM1)는 연산 증폭기(10)의 출력전압에 따라 스위칭되며, 전원전압(VDD)에 접속된 소스 단자와 출력단자(N0)에 접속된 드레인 단자를 포함한다.
제1 PMOS 트랜지스터(PM1)는 연산 증폭기(10)의 출력전압에 대응되는 바이어스 전류를 기준전압 회로(20)에 공급한다.
기준전압 회로(20)는 바이폴라 트랜지스터와 저항으로 구성되는 온도 보상회로로써, 출력단자(N0)와 기저전압(VSS)에 직렬 접속된 제1 저항(R1) 및 제1 바이폴라 트랜지스터(Q1)와, 출력단자(N0)와 기저전압(VSS)에 직렬 접속된 제2 및 3 저항들(R2, R3)과 제2 바이폴라 트랜지스터(Q2)를 포함한다.
제1 저항(R1)과 제1 바이폴라 트랜지스터(Q1) 사이의 제 1 노드(N1)는 연산 증폭기(10)의 반전단자(-)에 접속된다.
제2 저항(R2)과 제3 저항(R3) 사이의 제 2 노드(N2)는 연산 증폭기(10)의 비 반전 단자(+)에 접속된다.
제1 및 2 바이폴라 트랜지스터(Q1, Q2)의 베이스 단자는 기저전압(VSS)에 접속되어 서로 전류미러 형태가 된다.
제1 바이폴라 트랜지스터(Q1)의 에미터 단자는 제1 노드(N1)에 접속되고 컬렉터 단자는 기저전압(VSS)에 접속된다.
제2 바이폴라 트랜지스터(Q2)의 에미터 단자는 제3 저항(R3)에 접속되고 컬렉터 단자는 기저전압(VSS)에 접속된다.
이러한, 기준전압 회로(20)는 제1 내지 3 저항(R1, R2, R3)의 저항비에 의해 전류미러 형태로 접속된 제1 및 2 바이폴라 트랜지스터(Q1, Q2)를 통해 일정한 전류를 기저 전압원(VSS)으로 흘림으로써 연산 증폭기(10)의 반전 단자(-) 및 비반전 단자(+)에 정극성 및 부극성의 기준전압을 제공한다.
연산 증폭기(10)는 기준전압 회로(20)의 제 1 및 2 노드(N1, N2) 각각으로부터 공급되는 기준전압에 따라 일정한 밴드전압(Vband)을 출력한다.
제2 PMOS 트랜지스터(PM2)는 전원전압(VDD)에 다이오드 형태로 접속되어 제1 PMOS 트랜지스터(PM1)에 전원전압(VDD)을 공급한다.
시동 회로(30)는 파워다운 신호(pwd)에 따라 제어되며, 전원전압(VDD)에 접속된 제3 PMOS 트랜지스터(PM3), 제3 PMOS 트랜지스터(PM3)의 드레인 단자에 접속된 소스 단자와 자신의 드레인 단자에 게이트 단자가 접속된 제4 PMOS 트랜지스터(PM4), 제4 PMOS 트랜지스터(PM4)에 다이오드 형태로 직렬 접속된 제1 내지 3 NMOS 트랜지스터(NM1 내지 NM3), 제1 내지 3 NMOS 트랜지스터(NM1 내지 NM3)의 게 이트 전압에 따라 연산 증폭기(10)의 출력전압을 출력하는 제5 PMOS 트랜지스터(PM5), 반전된 파워다운 신호(pwdb)에 따라 제어되며 제5 PMOS 트랜지스터(PM5)와 기저전압(VSS)에 접속된 제4 NMOS 트랜지스터(NM4)를 포함한다.
시동 회로(30)는 턴온(turn on) 시나 휴면모드에서 동작모드(정상모드)로 전환될 시에 전체 회로를 시동하는 회로로써, 휴면모드에서 동작모드로 전환될 시에는 연산 증폭기(10)를 동작(Wake-up)시키는 역할을 하며, 밴드 갭 기준전압 발생회로가 안정된 동작점을 갖도록 해준다.
이와 같은, 종래의 밴드 갭 기준전압 발생회로는 절대온도에 비례하는 PTAT(Propotional to the absolute temperature) 회로에 의해 만들어지는 전압과 음의 온도계수를 가지는 베이스-에미터 접합의 전압을 더하여 온도의 변화에 영향 받지 않는 안정적인 기준전압을 출력한다.
한편, 상기한 밴드 갭 기준전압 발생회로에서 연산 증폭기(10) 내에는 반전단자(-)와 비반전 단자(+)에 연결되는 두 개의 입력 트랜지스터가 구비된다. 그 두 입력 트랜지스터가 제조 공정 상에서 동일한 크기로 구현된다면 안정적인 전압을 출력한다. 즉 공급되는 기준전압에 따라 일정한 밴드전압(Vband)을 출력한다.
그런데 연산 증폭기(10) 내에 구비되는 두 입력 트랜지스터가 0.11% 이상 미스매치(missmatch)되는 경우에는 0.4볼트[V] 정도의 전압을 출력하므로, 기준전압 발생회로로써 역할을 못하게 된다.
도 2는 종래 기술에 따른 밴드 갭 기준전압 발생회로에서 연산 증폭기 내 입력 트랜지스터의 미스매치에 따른 밴드 갭 출력전압 특성을 나타낸 그래프이다.
도 2에서 보는 바와 같이, 종래의 밴드 갭 기준전압 발생회로는 연산 증폭기(10) 내의 두 입력 트랜지스터가 0% 미스 매치(A)를 가지는 공정 상에서 구현될 경우 안정된 기준전압을 출력한다. 그러나, 연산 증폭기(10) 내의 두 입력 트랜지스터가 0.11%이상의 미스매치(B)가 발생되면 1.0V 이상으로 상승하지 못하고 0.4V정도의 기준전압을 출력하므로 기준전압 발생회로로 사용될 수 없는 문제점이 있다.
구체적으로, 종래의 밴드 갭 기준전압 발생회로에서 시동 회로(30)가 휴면모드 상태이면 연산 증폭기(10)의 출력은 하이(High) 상태가 된다. 그리고, 휴면모드에서 동작모드(정상모드)로 전환 시에, 공정의 변화로 인해 연산 증폭기(10) 내부의 두 입력 트랜지스터들이 허용 범위를 벗어나는 미스매치가 발생하거나 또는 시동 회로(30)가 정상적으로 동작하지 않는다면, 밴드 갭 내의 출력 전압이 설정되지 않거나 하이(High) 상태에 있게 된다.
따라서, 종래의 기준전압 발생회로는 휴면모드에서 동작모드로 전환시 시동 회로(30)에 의한 느린 동작 시간에 의해 연산 증폭기(30)가 안정된 동작점을 갖지 못하는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 특히 휴면모드에서 정상모드로 전환시에 빠른 시동(Start-up)을 구현함과 동시에 안정된 밴드갭 출력 전압을 제공해주는 기준전압 발생회로를 제공하는 데 있다.
본 발명의 또다른 목적은 휴면모드에서 정상모드로 전환시에 안정된 시동을 지원하면서 동시에 공정 미스매치(Mismatch)에 의한 소자들의 변화에도 안전되게 동작하는 기준전압 발생회로를 제공하는 데 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 기준전압 발생회로의 특징은, 반전 단자 및 비반전 단자에 입력되는 기준 전압에 따라 일정한 전압을 출력하는 연산 증폭기와, 상기 연산 증폭기의 출력에 게이트 단자가 접속되고 전원전압(VDD)에 소스 단자가 접속되며, 상기 연산 증폭기의 출력 전압에 따라 드레인 단자에 접속된 저항들(R4,R5)에 일정 기준 전류를 공급하여 밴드 갭 출력 전압을 생성시키는 제1타입 트랜지스터(PM5)를 구비하며, 휴면모드에서 동작모드로 전환 시에 상기 연산 증폭기를 동작(Wake-up)시키는 시동 회로를 포함하되, 상기 저항들(R4,R5)이 상기 밴드 갭 출력 전압의 출력측에 병렬 접속되는 것이다.
바람직하게, 상기 시동 회로는, PMOS 트랜지스터(PM6)와 NMOS 트랜지스터(NM6)를 이용하여 상기 밴드 갭 출력 전압의 고주파 노이즈를 제거하는 로우패스필터(Low pass filter)와, 상기 휴면모드 시에 상기 밴드 갭 출력 전압을 0볼트로 해주는 NMOS 트랜지스터(NM5)을 더 구비할 수 있다. 특히 상기 로우패스필터에서, 상기 PMOS 트랜지스터(PM6)의 소스 단자는 상기 저항(R4)와 상기 저항(R5) 사이에 접속되면서 자신의 게이트 단자에 접속되고, 상기 PMOS 트랜지스터(PM6)의 드레인 단자는 상기 NMOS 트랜지스터(NM6)의 게이트 단자에 접속되고, 상기 NMOS 트랜지스터(NM6)의 소스 및 드레인 단자는 기저전압(GND)에 접속된다.
바람직하게, 상기 시동 회로는 상기 전원전압(VDD)에 소스 단자가 접속되며 게이트 단자에 자신의 드레인 단자가 접속되어, 상기 휴면모드에서 상기 동작모드로 전환 시에 턴온(turn on)되는 PMOS 트랜지스터(PM4)와, 상기 PMOS 트랜지스터(PM4)의 드레인 단자에 드레인 단자가 접속되어 상기 휴면모드에서 상기 동작모드로 전환 시에 턴오프(turn off)되고, 그에 따라 드레인 단자의 전압이 상기 전원전압(VDD)으로 충전되는 NMOS 트랜지스터(NM3)와, 상기 PMOS 트랜지스터(PM4)의 드레인 단자와 상기 NMOS 트랜지스터(NM3)의 드레인 단자에 게이트 단자가 공통 접속되고, 상기 연산 증폭기의 출력에 드레인 단자가 접속되어, 상기 NMOS 트랜지스터(NM3)의 드레인 단자에 충전된 전압(VDD)에 의해 턴온되는 NMOS 트랜지스터(NM1)와, 상기 휴면모드에서 상기 동작모드로 전환됨에 따른 반전된 파워다운 신호(pwdb)에 따라 공통으로 턴온되며, 게이트 단자들이 상기 반전된 파워다운 신호(pwdb)의 공급단에 공통 접속되는 NMOS 트랜지스터들(NM2,NM4)을 더 구비할 수 있다. 여기서, 상기 NMOS 트랜지스터(NM3)의 게이트 단자는 상기 PMOS 트랜지스터(PM5)의 드레인 단자에 접속되며, 상기 NMOS 트랜지스터(NM3)의 소스 단자는 상기 NMOS 트랜지스터(NM4)의 드레인 단자에 접속되고, 상기 NMOS 트랜지스터(NM1)의 소스 단자는 상기 NMOS 트랜지스터(NM2)의 드레인 단자에 접속되고, 상기 NMOS 트랜지스터들(NM2,NM4)의 소스 단자들은 기저전압(GND)에 접속된다. 그에 따라, 상기 NMOS 트랜지스터들(NM2,NM4)은 휴면모드 시에 상기 반전된 파워다운 신호(pwdb)에 의해 턴오프되고, 상기 NMOS 트랜지스터(NM3)는 상기 휴면모드에 따른 0볼트의 밴드 갭 출력 전압에 의해 턴오프된다.
바람직하게, 전원전압(VDD)에 소스 단자가 접속되어, 상기 전원전압(VDD)을 이용하여 상기 연산 증폭기의 출력 전압에 대응되는 바이어스 전류를 출력하는 PMOS 트랜지스터들(PM1,PM2)와, 상기 PMOS 트랜지스터들(PM1,PM2)에서 출력된 상기 바이어스 전류를 이용하여 제1 및 2 노드(N1,N2)를 통해 상기 연산 증폭기의 반전 단자 및 비반전 단자 각각에 상기 기준 전압을 공급하는 기준전압 회로와, 상기 전원전압(VDD)에 소스 단자가 접속되며 반전된 파워다운 신호(pwdb) 공급단에 게이트 단자가 접속되어, 상기 반전된 파워다운 신호(pwdb)에 따라 상기 PMOS 트랜지스터들(PM1,PM2)에 상기 전원전압(VDD)을 공급하는 PMOS 트랜지스터(PM3)를 더 포함할 수 있다. 특히, 상기 PMOS 트랜지스터들(PM1,PM2)의 게이트 단자들은 상기 연산 증폭기의 출력에 공통 접속되며, 상기 PMOS 트랜지스터(PM1)의 드레인 단자는 상기 연산 증폭기의 반전 단자에 연결된 상기 기준전압 회로의 상기 제1 노드(N1)에 접속되며, 상기 PMOS 트랜지스터(PM2)의 드레인 단자는 상기 연산 증폭기의 비반전 단자에 연결된 상기 기준전압 회로의 상기 제2 노드(N2)에 접속되고, 상기 PMOS 트랜지스터(PM3)의 드레인 단자는 상기 PMOS 트랜지스터들(PM1,PM2)의 게이트 단자들에 공통 접속된다. 또한 상기 기준전압 회로는, 상기 제1 노드(N1)와 기저전 압(GND)에 병렬 접속된 저항(R1) 및 제1 바이폴라 트랜지스터(Q1)와, 상기 제2 노드(N2)와 기저전압(GND)에 병렬 접속된 저항(R3) 및 제2 바이폴라 트랜지스터(Q2)와, 상기 제2 노드(N2)와 상기 제2 바이폴라 트랜지스터(Q2) 사이에 직렬 접속된 저항(R2)를 구비하되, 상기 저항(R1)이 상기 제1타입 트랜지스터(PM1)에 직렬 접속되고, 상기 저항(R2)이 상기 제1타입 트랜지스터(PM2)에 직렬 접속되면서 상기 저항(R2)과 상기 저항(R3)가 병렬 접속되고, 제1 및 2 바이폴라 트랜지스터(Q1, Q2)의 베이스 단자는 기저전압(GND)에 접속되어 서로 전류미러 형태로 형성되며, 상기 제1 바이폴라 트랜지스터(Q1)의 에미터 단자는 제1 노드(N1)에 접속되고 컬렉터 단자는 기저전압(GND)에 접속되고, 상기 제2 바이폴라 트랜지스터(Q2)의 에미터 단자는 상기 저항(R2)에 접속되고 컬렉터 단자는 기저전압(GND)에 접속된다. 또한, 상기 PMOS 트랜지스터(PM3)는 휴면모드 시에 턴온(turn on)되며, 상기 PMOS 트랜지스터(PM3)가 턴온됨에 따라 상기 연산 증폭기의 출력이 상기 전원전압(VDD)으로 충전되어 상기 PMOS 트랜지스터들(PM1,PM2)을 턴오프시킨다.
바람직하게, 상기 PMOS 트랜지스터(PM5)는 상기 저항들(R4,R5)에 일정 기준 전류를 공급하여 0.6볼트[V]의 밴드 갭 출력 전압을 생성시킨다.
본 발명에 따른 기준전압 발생회로는 밴드 갭 기준전압 발생회로로써, 다음과 같은 효과가 있다.
첫째, 기준전압 발생회로의 스타트 업에 따른 동작시점을 감소시켜 안정성을 개선할 수 있다.
둘째, 휴면모드에서 동작모드(정상모드)로 전환 시에, 안정된 시동(start-up)을 수행하여, 빠른 시간 내에 안정된 출력 전압을 얻을 수 있다.
셋째, 연산 증폭기 내의 두 입력 트랜지스터가 1% 미스매치를 가지고 공정상에서 구현되더라도 휴면모드에서 동작모드로 전환 시에 요구되는 안정된 밴드 갭 기준전압(0.6V)을 출력할 수 있으며, 밴드 갭 출력의 안정성을 향상시킬 수 있다.
넷째, 연산증폭기의 입력단의 저항과 바이폴라 트랜지스터가 30% 미스매치를 가지고 공정상에서 구현되더라도 밴드 갭 기준전압 발생회로가 휴면모드에서 동작모드(정상모드)로 전환 시에, 빠른 시간 내에 정상 동작(wake-up)할 수 있다.
다섯째, 1.62 내지 3.6볼트[V]의 넓은 전원전압(VDD) 범위를 지원하며, 1.62 내지 3.6볼트[V]의 넓은 전원전압(VDD) 범위에서 0.6볼트[V]의 안정된 밴드 갭 출력을 얻을 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 기준전압 발생회로의 바람직한 실시 예를 자세히 설명한다.
도 3은 본 발명의 실시 예에 따른 기준전압 발생회로를 나타낸 회로도이다. 특히 본 발명의 기준전압 발생회로는 밴드 갭 기준전압 발생회로인 것이 바람직하다.
도 3을 참조하면, 본 발명에 따른 기준전압 발생회로는 반전 단자(-) 및 비반전 단자(+)에 입력되는 기준 전압에 따라 일정한 전압을 출력하는 연산 증폭기(100)와, 상기 연산 증폭기의 반전 단자 및 비반전 단자 각각에 상기 기준 전압을 공급하는 기준전압 회로(200)와, 휴면모드에서 동작모드로 전환 시에 상기 연산 증폭기를 동작(Wake-up)시키는 시동 회로(300)로 구성된다.
그밖에도 기준전압 발생회로는 전원전압(VDD)을 이용하여 연산 증폭기(100)의 출력 전압에 대응되는 바이어스 전류를 출력하는 PMOS 트랜지스터들(PM1,PM2)과, PMOS 트랜지스터들(PM1,PM2)에 전원전압(VDD)을 공급하는 PMOS 트랜지스터(PM3)를 더 구비한다.
PMOS 트랜지스터들(PM1,PM2)는 전원전압(VDD)에 소스 단자가 접속되며, PMOS 트랜지스터들(PM1,PM2)의 게이트 단자들은 연산 증폭기(100)의 출력에 공통 접속된다.
PMOS 트랜지스터(PM1)의 드레인 단자는 연산 증폭기(100)의 반전 단자(-)에 연결된 기준전압 회로(200)의 제1 노드(N1)에 접속된다.
PMOS 트랜지스터(PM2)의 드레인 단자는 연산 증폭기(100)의 비반전 단자(+)에 연결된 기준전압 회로(200)의 제2 노드(N2)에 접속된다.
PMOS 트랜지스터(PM3)의 드레인 단자는 PMOS 트랜지스터들(PM1,PM2)의 게이 트 단자들에 공통 접속된다.
기준전압 회로(200)는 PMOS 트랜지스터들(PM1,PM2)에서 출력된 바이어스 전류를 이용하여 제1 및 2 노드(N1,N2)를 통해 연산 증폭기(100)의 반전 단자 및 비반전 단자 각각에 기준 전압을 공급한다.
PMOS 트랜지스터(PM3)는 전원전압(VDD)에 소스 단자가 접속되며 반전된 파워다운 신호(pwdb) 공급단에 게이트 단자가 접속된다. 그에 따라, PMOS 트랜지스터(PM3)는 반전된 파워다운 신호(pwdb)에 따라 PMOS 트랜지스터들(PM1,PM2)에 전원전압(VDD)을 공급한다. 상기에서 pwdb는 파워다운(pwd) 신호에 반전된 신호를 나타내는 것으로, pwd가 하이(high)일 때는 pwdb는 로우(low)이고, pwd가 로우(low)일 때는 pwdb가 하이(high)이다.
시동 회로(300)는 연산 증폭기(100)의 출력 전압에 따라 드레인 단자에 접속된 저항들(R4,R5)에 일정 기준 전류를 공급하여 분할된 밴드 갭 출력 전압(Vref)을 생성시키는 PMOS 트랜지스터(PM5)를 구비한다. 여기서, 저항들(R4,R5)은 동일한 저항 값을 갖는 것이 바람직하다.
PMOS 트랜지스터(PM5)의 게이트 단자는 연산 증폭기(100)의 출력에 접속되며, 소스 단자는 전원전압(VDD)에 접속된다.
시동 회로(300)는 로우패스필터(Low pass filter)와 전력 소모를 방지하기 위한 NMOS 트랜지스터(NM5)를 더 구비한다.
로우패스필터(Low pass filter)는 PMOS 트랜지스터(PM6)와 NMOS 트랜지스터(NM6)를 이용하여 밴드 갭 출력 전압(Vref)의 고주파 노이즈를 제거한다.
특히 로우패스필터에서 PMOS 트랜지스터(PM6)의 소스 단자는 저항(R4)와 저항(R5) 사이에 접속되면서 자신의 게이트 단자에 접속되고, PMOS 트랜지스터(PM6)의 드레인 단자는 NMOS 트랜지스터(NM6)의 게이트 단자에 접속된다. 그리고, NMOS 트랜지스터(NM6)의 소스 및 드레인 단자는 기저전압(GND)에 접속된다.
NMOS 트랜지스터(NM5)의 드레인 단자는 PMOS 트랜지스터(PM5)의 드레인 단자에 연결되며, 휴면모드 시에 밴드 갭 출력 전압(Vref)이 0볼트가 되게 한다. 그로써 전체적인 회로의 전력 소모를 방지한다. NMOS 트랜지스터(NM6)는 파워다운 신호(pwd) 입력에 따라 동작하며 소스 단자는 기저전압(GND)에 접속된다.
시동 회로(300)가 휴면모드에서 동작모드(정상모드)로 또는 동작모드에서 휴면모드로 전환할 시에, 시동 회로(300)는 연산 증폭기(100)의 입출력에 요구되는 안정된 동작점을 갖도록 한다. 이러한 안정된 동작점을 갖도록 하기 위해 시동 회로(300)는 전술된 PMOS 트랜지스터(PM3)와 함께 PMOS 트랜지스터(PM4)와 4개의 NMOS 트랜지스터들(NM1,NM2,NM3,NM4)을 구비한다.
PMOS 트랜지스터(PM4)는 시동 회로(300)가 휴면모드에서 동작모드로 전환 시에 턴온(turn on)된다.
PMOS 트랜지스터(PM4)는 전원전압(VDD)에 소스 단자가 접속되며 게이트 단자에 자신의 드레인 단자가 접속된다.
NMOS 트랜지스터(NM3)는 시동 회로(300)가 휴면모드에서 동작모드로 전환 시에 턴오프(turn off)된다.
NMOS 트랜지스터(NM3)의 드레인 단자는 PMOS 트랜지스터(PM4)의 드레인 단자 에 접속된다. 그에 따라 NMOS 트랜지스터(NM3)가 턴오프(turn off)되어 드레인 단자의 전압이 전원전압(VDD)으로 충전된다.
NMOS 트랜지스터(NM1)의 게이트 단자는 PMOS 트랜지스터(PM4)의 드레인 단자와 NMOS 트랜지스터(NM3)의 드레인 단자에 공통 접속되고, NMOS 트랜지스터(NM1)의 드레인 단자는 연산 증폭기(100)의 출력에 접속된다. 그에 따라, NMOS 트랜지스터(NM3)의 드레인 단자에 충전된 전압(VDD)에 의해 턴온된다.
NMOS 트랜지스터들(NM2,NM4)는 시동 회로(300)가 휴면모드에서 동작모드로 전환됨에 따른 반전된 파워다운 신호(pwdb) 입력에 의해 공통으로 턴온된다.
NMOS 트랜지스터들(NM2,NM4)의 게이트 단자들은 반전된 파워다운 신호(pwdb)의 공급단에 공통 접속된다.
상기 4개의 NMOS 트랜지스터들(NM1,NM2,NM3,NM4)에 대한 접속 구조를 부연 설명하면, NMOS 트랜지스터(NM3)의 게이트 단자는 PMOS 트랜지스터(PM5)의 드레인 단자에 접속되며, NMOS 트랜지스터(NM3)의 소스 단자는 NMOS 트랜지스터(NM4)의 드레인 단자에 접속된다. 그리고 NMOS 트랜지스터(NM1)의 소스 단자는 NMOS 트랜지스터(NM2)의 드레인 단자에 접속된다. 그리고 NMOS 트랜지스터들(NM2,NM4)의 소스 단자들은 기저전압(GND)에 접속된다.
그에 따라, 휴면모드에서 동작모드로 전환 시에, 연산 증폭기(100)의 출력은 전원전압(VDD)에서 기준전압 발생회로의 요구된 동작점인 (VDD-1)볼트로 방전된다.
상기와 같이 휴면모드에서 동작모드로 전환 시에, PMOS 트랜지스터(PM4), NMOS 트랜지스터(NM3), NMOS 트랜지스터(NM1), NMOS 트랜지스터들(NM2,NM4) 및 연 산 증폭기(100)의 동작은 밴드 갭 출력 전압(Vref)이 0.6V로 안정화될 때까지 지속된다.
이후에 밴드 갭 출력 전압(Vref)이 0.6V가 되면, NMOS 트랜지스터(NM3)가 턴온되면서 NMOS 트랜지스터(NM3)의 드레인 전압은 0볼트[V]가 된다. NMOS 트랜지스터(NM3)의 드레인 전압이 0볼트[V]가 되면, NMOS 트랜지스터(NM1)이 턴오프되면서 시동 회로(300)는 동작을 중지한다.
한편, 시동 회로(300)가 휴면모드일 때, NMOS 트랜지스터들(NM2,NM4)은 반전된 파워다운 신호(pwdb)에 의해 턴오프되고, NMOS 트랜지스터(NM3)는 휴면모드에 따른 0볼트[V]의 밴드 갭 출력 전압(Vref)에 의해 턴오프된다. 그리하여, 휴면모드에서는 기준전압 발생회로의 전체 전류 소모가 0㎂가 된다.
기준전압 회로(200)는 저항들(R1,R2,R3)과 바이폴라 트랜지스터들(Q1,Q2)를 구비한다. 기준전압 회로(200)의 구조는 연산 증폭기(100)의 반전 단자(-)에 연결되는 제1 노드(N1)과 비반전 단자(+)에 연결되는 제2 노드(N2)를 기준으로 설명한다.
저항(R1) 및 제1 바이폴라 트랜지스터(Q1)는 제1 노드(N1)와 기저전압(GND)에 병렬 접속된다. 저항(R1)은 PMOS 트랜지스터(PM1)와 직렬 접속된다.
저항(R3) 및 제2 바이폴라 트랜지스터(Q2)는 제2 노드(N2)와 기저전압(GND)에 병렬 접속되면서, 저항(R2)은 제2 노드(N2)와 제2 바이폴라 트랜지스터(Q2) 사이에 직렬 접속된다. 저항(R2)은 PMOS 트랜지스터(PM2)와 직렬 접속되며, 저항(R2)와 저항(R3)는 병렬 접속된다.
제1 및 2 바이폴라 트랜지스터(Q1, Q2)의 베이스 단자는 기저전압(GND)에 접속되어 서로 전류미러 형태로 형성되며, 제1 바이폴라 트랜지스터(Q1)의 에미터 단자는 제1 노드(N1)에 접속되고 컬렉터 단자는 기저전압(GND)에 접속된다. 그리고, 제2 바이폴라 트랜지스터(Q2)의 에미터 단자는 저항(R2)에 접속되고 컬렉터 단자는 기저전압(GND)에 접속된다.
또한, PMOS 트랜지스터(PM3)는 시동 회로(300)의 휴면모드 시에 턴온(turn on)되며, PMOS 트랜지스터(PM3)가 턴온됨에 따라 연산 증폭기(100)의 출력이 전원전압(VDD)으로 충전되어 PMOS 트랜지스터들(PM1,PM2)을 턴오프시킨다.
이상의 본 발명에 따른 기준전압 발생회로에서, PMOS 트랜지스터(PM5)가 저항들(R4,R5)에 일정 기준 전류를 공급하고, 그 저항들(R4,R5)에 의해 분할되어 0.6볼트의 밴드 갭 출력 전압(Vref)을 생성시킨다. 특히 시동 회로(300)가 휴면모드에서 동작모드로 전환 시에 밴드 갭 출력 전압(Vref)인 0.6볼트로 빠른 시간 내에 세팅된 후 일정한 전압을 유지한다.
도 4는 본 발명의 실시 예에 따른 밴드 갭 기준전압 발생회로의 밴드 갭 출력에 대한 시뮬레이션 그래프이다.
도 4에 도시된 바와 같이, 본 발명은 연산 증폭기(100) 내의 두 입력 트랜지스터가 0%(0㎷), 0.11%(1.1㎷) 및 1%(10㎷)의 미스매치를 가지고 공정상에서 구현되더라도 안정된 밴드 갭 기준전압(D, E)을 출력함을 알 수 있다.
한편, 도 4에서 C는 연산 증폭기(100) 내의 두 입력 트랜지스터가 매칭된 상태의 밴드 갭 출력을 나타낸다.
도 5는 본 발명의 실시 예에 따른 1.62 내지 3.6볼트[V]의 전원전압(VDD) 범위에서 0.6볼트[V]의 밴드 갭 출력에 대한 시뮬레이션 그래프로써, 본 발명에서는 PMOS 트랜지스터(PM1)와 저항(R1)이 직렬 접속되고, PMOS 트랜지스터(PM2)와 저항(R2)가 직렬 접속되면서 저항(R2)와 저항(R3)이 병렬 접속되어 1.62 내지 3.6볼트[V]의 넓은 전원전압(VDD) 범위를 지원한다. 그러면서 도 5에 도시된 바와 같이, 1.62 내지 3.6볼트[V]의 넓은 전원전압(VDD) 범위에서 0.6볼트[V]의 안정된 밴드 갭 출력을 얻을 수 있다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 밴드 갭 기준전압 발생회로를 나타낸 회로도.
도 2는 종래 기술에 따른 밴드 갭 기준전압 발생회로에서 연산 증폭기 내 입력 트랜지스터의 미스매치에 따른 밴드 갭 출력전압 특성을 나타낸 그래프.
도 3은 본 발명의 실시 예에 따른 기준전압 발생회로를 나타낸 회로도.
도 4는 본 발명의 실시 예에 따른 밴드 갭 기준전압 발생회로의 밴드 갭 출력에 대한 시뮬레이션 그래프.
도 5는 본 발명의 실시 예에 따른 1.62 내지 3.6볼트[V]의 전원전압(VDD) 범위에서 0.6볼트[V]의 밴드 갭 출력에 대한 시뮬레이션 그래프.
<도면의 주요 부분에 대한 설명>
100 : 연산 증폭기 200 : 기준전압 회로
300 : 시동 회로

Claims (12)

  1. 반전 단자 및 비반전 단자에 입력되는 기준 전압에 따라 일정한 전압을 출력하는 연산 증폭기와;
    상기 연산 증폭기의 출력에 게이트 단자가 접속되고 전원전압(VDD)에 소스 단자가 접속되며, 상기 연산 증폭기의 출력 전압에 따라 드레인 단자에 접속된 저항들(R4,R5)에 일정 기준 전류를 공급하여 밴드 갭 출력 전압을 생성시키는 제1타입 트랜지스터(PM5)를 구비하며, 휴면모드에서 동작모드로 전환 시에 상기 연산 증폭기를 동작(Wake-up)시키는 시동 회로를 포함하되,
    상기 저항들(R4,R5)이 상기 밴드 갭 출력 전압의 출력측에 병렬 접속되는 것을 특징으로 하는 기준전압 발생회로.
  2. 제 1 항에 있어서, 상기 시동 회로는,
    제1타입 트랜지스터(PM6)와 제2타입 트랜지스터(NM6)를 이용하여 상기 밴드 갭 출력 전압의 고주파 노이즈를 제거하는 로우패스필터(Low pass filter)와, 상기 휴면모드 시에 상기 밴드 갭 출력 전압을 0볼트로 해주는 제2타입 트랜지스터(NM5)를 더 구비하는 것을 특징으로 하는 기준전압 발생회로.
  3. 제 2 항에 있어서, 상기 로우패스필터에서,
    상기 제1타입 트랜지스터(PM6)의 소스 단자는 상기 저항(R4)와 상기 저 항(R5) 사이에 접속되면서 자신의 게이트 단자에 접속되고,
    상기 제1타입 트랜지스터(PM6)의 드레인 단자는 상기 제2타입 트랜지스터(NM6)의 게이트 단자에 접속되고,
    상기 제2타입 트랜지스터(NM6)의 소스 및 드레인 단자는 기저전압(GND)에 접속되는 것을 특징으로 하는 기준전압 발생회로.
  4. 제 1 항에 있어서, 상기 시동 회로는,
    상기 전원전압(VDD)에 소스 단자가 접속되며 게이트 단자에 자신의 드레인 단자가 접속되어, 상기 휴면모드에서 상기 동작모드로 전환 시에 턴온(turn on)되는 제1타입 트랜지스터(PM4)와,
    상기 제1타입 트랜지스터(PM4)의 드레인 단자에 드레인 단자가 접속되어 상기 휴면모드에서 상기 동작모드로 전환 시에 턴오프(turn off)되고, 그에 따라 드레인 단자의 전압이 상기 전원전압(VDD)으로 충전되는 제2타입 트랜지스터(NM3)와,
    상기 제1타입 트랜지스터(PM4)의 드레인 단자와 상기 제2타입 트랜지스터(NM3)의 드레인 단자에 게이트 단자가 공통 접속되고, 상기 연산 증폭기의 출력에 드레인 단자가 접속되어, 상기 제2타입 트랜지스터(NM3)의 드레인 단자에 충전된 전압(VDD)에 의해 턴온되는 제2타입 트랜지스터(NM1)와,
    상기 휴면모드에서 상기 동작모드로 전환됨에 따른 반전된 파워다운 신호(pwdb)에 따라 공통으로 턴온되며, 게이트 단자들이 상기 반전된 파워다운 신호(pwdb)의 공급단에 공통 접속되는 제2타입 트랜지스터들(NM2,NM4)을 더 구비하는 것을 특징으로 하는 기준전압 발생회로.
  5. 제 4 항에 있어서,
    상기 제2타입 트랜지스터(NM3)의 게이트 단자는 상기 제1타입 트랜지스터(PM5)의 드레인 단자에 접속되며, 상기 제2타입 트랜지스터(NM3)의 소스 단자는 상기 제2타입 트랜지스터(NM4)의 드레인 단자에 접속되고,
    상기 제2타입 트랜지스터(NM1)의 소스 단자는 상기 제2타입 트랜지스터(NM2)의 드레인 단자에 접속되고,
    상기 제2타입 트랜지스터들(NM2,NM4)의 소스 단자들은 기저전압(GND)에 접속되는 것을 특징으로 하는 기준전압 발생회로.
  6. 제 4 항에 있어서, 상기 제2타입 트랜지스터들(NM2,NM4)은 휴면모드 시에 상기 반전된 파워다운 신호(pwdb)에 의해 턴오프되고, 상기 제2타입 트랜지스터(NM3)는 상기 휴면모드에 따른 0볼트의 밴드 갭 출력 전압에 의해 턴오프되는 것을 특징으로 하는 기준전압 발생회로.
  7. 제 1 항에 있어서,
    전원전압(VDD)에 소스 단자가 접속되어, 상기 전원전압(VDD)을 이용하여 상기 연산 증폭기의 출력 전압에 대응되는 바이어스 전류를 출력하는 제1타입 트랜지스터들(PM1,PM2)과,
    상기 제1타입 트랜지스터들(PM1,PM2)에서 출력된 상기 바이어스 전류를 이용하여 제1 및 2 노드(N1,N2)를 통해 상기 연산 증폭기의 반전 단자 및 비반전 단자 각각에 상기 기준 전압을 공급하는 기준전압 회로와,
    상기 전원전압(VDD)에 소스 단자가 접속되며 반전된 파워다운 신호(pwdb) 공급단에 게이트 단자가 접속되어, 상기 반전된 파워다운 신호(pwdb)에 따라 상기 제1타입 트랜지스터들(PM1,PM2)에 상기 전원전압(VDD)을 공급하는 제1타입 트랜지스터(PM3)를 더 포함하는 것을 특징으로 하는 기준전압 발생회로.
  8. 제 7 항에 있어서, 상기 제1타입 트랜지스터들(PM1,PM2)의 게이트 단자들은 상기 연산 증폭기의 출력에 공통 접속되며, 상기 제1타입 트랜지스터(PM1)의 드레인 단자는 상기 연산 증폭기의 반전 단자에 연결된 상기 기준전압 회로의 상기 제1 노드(N1)에 접속되며, 상기 제1타입 트랜지스터(PM2)의 드레인 단자는 상기 연산 증폭기의 비반전 단자에 연결된 상기 기준전압 회로의 상기 제2 노드(N2)에 접속되고,
    상기 제1타입 트랜지스터(PM3)의 드레인 단자는 상기 제1타입 트랜지스터들(PM1,PM2)의 게이트 단자들에 공통 접속되는 것을 특징으로 하는 기준전압 발생회로.
  9. 제 7 항에 있어서, 상기 기준전압 회로는,
    상기 제1 노드(N1)와 기저전압(GND)에 병렬 접속된 저항(R1) 및 제1 바이폴 라 트랜지스터(Q1)와, 상기 제2 노드(N2)와 기저전압(GND)에 병렬 접속된 저항(R3) 및 제2 바이폴라 트랜지스터(Q2)와, 상기 제2 노드(N2)와 상기 제2 바이폴라 트랜지스터(Q2) 사이에 직렬 접속된 저항(R2)을 구비하되,
    상기 저항(R1)이 상기 제1타입 트랜지스터(PM1)에 직렬 접속되고, 상기 저항(R2)이 상기 제1타입 트랜지스터(PM2)에 직렬 접속되면서 상기 저항(R2)과 상기 저항(R3)가 병렬 접속되고,
    제1 및 2 바이폴라 트랜지스터(Q1, Q2)의 베이스 단자는 기저전압(GND)에 접속되어 서로 전류미러 형태로 형성되며, 상기 제1 바이폴라 트랜지스터(Q1)의 에미터 단자는 제1 노드(N1)에 접속되고 컬렉터 단자는 기저전압(GND)에 접속되고, 상기 제2 바이폴라 트랜지스터(Q2)의 에미터 단자는 상기 저항(R2)에 접속되고 컬렉터 단자는 기저전압(GND)에 접속되는 것을 특징으로 하는 기준전압 발생회로.
  10. 제 7 항에 있어서, 상기 제1타입 트랜지스터(PM3)는 휴면모드 시에 턴온(turn on)되며, 상기 제1타입 트랜지스터(PM3)가 턴온 됨에 따라 상기 연산 증폭기의 출력이 상기 전원전압(VDD)으로 충전되어 상기 제1타입 트랜지스터들(PM1,PM2)을 턴오프시키는 것을 특징으로 하는 기준전압 발생회로.
  11. 제 1 항에 있어서, 상기 제1타입 트랜지스터(PM5)는,
    상기 저항들(R4,R5)에 일정 기준 전류를 공급하여 0.6볼트의 밴드 갭 출력 전압을 생성시키는 것을 특징으로 하는 기준전압 발생회로.
  12. 제 1 내지 11 항 중 어느 하나의 항에 있어서, 상기 제1타입 트랜지스터는 P채널타입 MOS 트랜지스터이고, 상기 제2타입 트랜지스터는 N채널타입 MOS 트랜지스터인 것을 특징으로 하는 기준전압 발생회로.
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