KR100790476B1 - 저전압 밴드갭 기준전압 발생기 - Google Patents

저전압 밴드갭 기준전압 발생기 Download PDF

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Abstract

본 발명은 저전압 밴드갭 기준전압 발생기에 관한 것으로, 게이트와 소오스가 공통으로 제1 노드 및 전원단자에 각각 연결되며, 드레인이 제2 및 제3 노드에 각각 연결되며, 전류 미러의 형태로 이루어진 제1 및 제2 PMOS 트랜지스터와, 게이트와 소오스가 공통으로 상기 제1 노드 및 상기 전원단자에 각각 연결되며, 드레인이 제4 및 제5 노드에 각각 연결되는 제3 및 제4 PMOS 트랜지스터와, 비반전 및 반전 입력단자가 상기 제2 및 제3 노드에 각각 연결되며, 출력단자가 상기 제1 노드에 연결되는 피드백 증폭기와, 상기 제3 노드와 제6 노드 사이에 접속되는 제1 저항과, 상기 제5 노드와 접지 사이에 접속되는 제2 저항과, 에미터가 상기 제2, 제6 및 제4 노드에 각각 연결되며, 콜렉터와 베이스가 접지되는 제1 내지 제3 바이폴라 트랜지스터와, 상기 제4 및 제5 노드에 직렬로 접속되며 상기 제4 및 제5 노드 사이의 평균전압을 추출하기 위해 전류 흐름을 차단할 수 있는 큰 임피턴스를 갖는 제1 및 제2 소자를 포함하며, 상기 제4 및 제5 노드 사이의 평균전압을 기준전압으로 사용함으로써, 온도, 전원전압, 공정변화에 영향을 받지 않는 1V 이하의 공급전압에서도 안정된 기준전압을 제공할 수 있는 효과가 있다.
밴드갭 기준전압 발생기, 기준전류 발생기, 바이폴라 트랜지스터

Description

저전압 밴드갭 기준전압 발생기{BAND-GAP REFERENCE VOLTAGE BIAS FOR LOW VOLTAGE OPERATION}
도 1은 기존의 CMOS 밴드갭 기준전압 발생기를 설명하기 위한 회로도.
도 2는 본 발명의 일 실시예에 따른 저전압 밴드갭 기준전압 발생기를 설명하기 위한 회로도.
도 3은 본 발명의 일 실시예에 따른 저전압 밴드갭 기준전압 발생기를 이용한 밴드갭 바이어스 전원공급장치를 설명하기 위한 개략적인 블록 구성도.
도 4는 도 3의 구체적인 회로도.
도 5a 내지 도 5c는 도 4의 시뮬레이션 결과를 나타낸 그래프로서, 도 5a는 온도변화에 대한 기준전압의 변화를 나타낸 그래프이고, 도 5b는 온도변화에 대한 기준전압과 기준전류의 변화를 나타낸 그래프이며, 도 5c는 전원전압 변화에 대한 기준전압의 변화를 나타낸 그래프이다.
*** 도면의 주요 부분에 대한 부호 설명 ***
100 : 밴드갭 기준전압 발생기, 200 : 기준전류 발생기,
300 : 스타트업모듈
본 발명은 저전압 밴드갭 기준전압 발생기에 관한 것으로, 보다 상세하게는 반도체 바이어스회로 기술에서 온도, 전원전압, 공정변화에 영향을 받지 않는 1V 이하의 공급전압에서도 안정된 기준전압을 제공할 수 있는 저전압 밴드갭 기준전압 발생기에 관한 것이다.
일반적으로, 칩(Chip)으로 제작되는 모든 아날로그(Analog)/고주파(RF) 회로 혹은 디지털(Digital) 회로는 효율적인 동작을 위해서 안정적이고 정확한 바이어스전압을 필요로 한다.
하지만, 통상적인 바이어스(Bias) 회로에서 제공되는 바이어스 전압은 회로가 동작하는 동안에 발생되는 온도변화로 인해 시간이 지날수록 일정한 값을 유지하지 못하고 변하기 마련이다.
이를 위해 밴드갭 기준전압 바이어스 회로가 사용이 돼 왔다. 이러한 밴드갭 바이어스 회로는 바이폴라 트랜지스터(혹은 다이오드)의 온도특성을 이용한 것인데 어떠한 온도변화에서도 안정된 기준전압을 제공하게 해준다.
Figure 112007073286917-pat00011
상기의 수학식 1의 두 전압(V1, V2)은 각각 온도변화에 양의 비례방향과 음 의 비례방향으로 변하는 특성을 지닌 전압이다. 이때, 만일 적절한 α1과 α2값을 선택하여 두 전압특성의 합의 값이 α1∂V1/∂T+α2∂V1/∂T=0 되도록 제로(zero) 온도계수를 만들면, 기준전압(Vref)은 어떠한 온도변화에도 무관한 특성을 지니게 된다.
도 1은 기존의 CMOS 밴드갭(Band-Gap) 기준전압 발생기를 설명하기 위한 회로도이다.
도 1을 참조하면, 기존의 CMOS 밴드갭(Band-Gap) 기준전압 발생기는, 제1 내지 제3 PMOS 트랜지스터(M1 내지 M3), 피드백 증폭기(AMP), 제1 및 제2 저항(R1 및 R2), 제1 내지 제3 바이폴라 트랜지스터(Q1 내지 Q3)로 구성되어 있다.
여기서, 제3 바이폴라 트랜지스터(Q3)의 VBE3은 온도변화에 음의 비례방향으로 변하며, 전류량이 다른 두 개의 제1 및 제2 바이폴라 트랜지스터(Q1 및 Q2)의 베이스-에미터 전압차(ΔVBE)는 온도변화에 양의 비례특성을 지닌다.
이러한 특성을 이용해 구성된 밴드갭 바이어스 회로이다. 가령 제1 저항(R1) 양단에 걸리는 전압은 피드백 증폭기(AMP)로 인하여 제1 및 제2 바이폴라 트랜지스터(Q1 및 Q2)의 베이스-에미터 전압차(ΔVBE)를 쉽게 형성하게 된다.
이때, 제1 저항(R1)에 흐르는 전류는 ΔVBE/R1된다. 이 전류는 베이스-에미터 전압차(ΔVBE)의 특성을 그대로 모사한체 제3 PMOS 트랜지스터(M3)로 미러링(Mirroring)될 것이다.
이 미러링 전류(I3)는 하기의 수학식 2처럼 제2 저항(R2)과 제3 바이폴라 트랜지스터(Q3)에 흐르면서 베이스-에미터 전압차(ΔVBE) 특성과 제3 바이폴라 트랜지스터의 VBE3가 결합된 상기의 수학식 1과 같은 식이 만들어진다. 이 식이 바로 온도변수를 상쇄시킬 수 있는 밴드갭 기준전압 수식이다. 이때, 정확한 온도보상을 얻기 위해서 VBE3와 반대의 온도특성 기울기를 갖는 계수 k값을 저항비(R2/R1)를 통해 조절한다.
Figure 112007073286917-pat00012
그러나, 종래의 밴드갭 기준전압 코어회로는 상기의 수학식 2의 결과처럼 이론적인 기준전압이 대략 1.25V부근에서 완벽한 온도보상특성(즉, 제로의 온도계수)을 가지기 때문에, 1V이하급 인가전압 회로설계에는 적용치 못하는 한계가 발생한다. 더불어 바이어스 회로에 사용되는 트랜지스터들의 원활한 동작까지 보장받기 위해서는 최소 1.5V이상의 전원이 사용되어야 한다.
최근 들어 많은 관심이 집중되고 있는 이동통신 단말기는 휴대의 용이성과 오랜 지속시간을 보장하기 위하여 저면적 저전력 핵심칩 설계가 무엇보다 중요하게 요구되고 있다.
미세 공정 기술(Deep Sub-Micron CMOS Technology)발달은 이러한 저면적 저전력화(혹은 저전압화)의 구현을 가능하게 만들어 주었다. 그런데, 저전력 설계를 위하여 낮은 공급전압을 사용할 시 칩(Chip)내에 핵심이 되는 밴드갭 바이어스 회로만은 전술한 것처럼 동작전원이 최소 1.5V이상이 필요하기 때문에 회로 설계에 걸림돌이 된다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 저전압 설계를 위하여 1V이하급 전원에서도 전원이나 온도변화에 무관한 안정된 기준전압을 제공할 수 있도록 한 저전압 밴드갭 기준전압 발생기를 제공하는데 있다.
본 발명의 다른 목적은 종래의 1V이하급 저전압 밴드갭 기준전압 발생기보다 단순한 구성과 면적소모를 작게 하여 적은 설계면적으로도 효율적인 회로특성을 제공할 수 있도록 한 저전압 밴드갭 기준전압 발생기를 제공하는데 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명은 종래의 기술보다 낮은 전원전압이 사용되며, 전원전압 변동과 온도변화에 둔감한 1V이하급 기준전압을 제공한다.
즉, 전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 게이트와 소오스가 공통으로 제1 노드 및 전원단자에 각각 연결되며, 드레인이 제2 및 제3 노드에 각각 연결되며, 전류 미러의 형태로 이루어진 제1 및 제2 PMOS 트랜지스터; 게이트와 소오스가 공통으로 상기 제1 노드 및 상기 전원단자에 각각 연결되며, 드레인이 제4 및 제5 노드에 각각 연결되는 제3 및 제4 PMOS 트랜지스터; 비반전 및 반전 입 력단자가 상기 제2 및 제3 노드에 각각 연결되며, 출력단자가 상기 제1 노드에 연결되는 피드백 증폭기; 상기 제3 노드와 제6 노드 사이에 접속되는 제1 저항; 상기 제5 노드와 접지 사이에 접속되는 제2 저항; 에미터가 상기 제2, 제6 및 제4 노드에 각각 연결되며, 콜렉터와 베이스가 접지되는 제1 내지 제3 바이폴라 트랜지스터; 및 상기 제4 및 제5 노드에 직렬로 접속되며 상기 제4 및 제5 노드 사이의 평균전압을 추출하기 위해 전류 흐름을 차단할 수 있는 큰 임피턴스를 갖는 제1 및 제2 소자를 포함하며, 상기 제4 및 제5 노드 사이의 평균전압을 기준전압으로 사용하는 것을 특징으로 하는 저전압 밴드갭 기준전압 발생기를 제공하는 것이다.
본 발명의 제2 측면은, 게이트와 소오스가 공통으로 제1 노드 및 전원단자에 각각 연결되며, 드레인이 제2 및 제3 노드에 각각 연결되며, 전류 미러의 형태로 이루어진 제1 및 제2 PMOS 트랜지스터; 게이트와 소오스가 공통으로 상기 제1 노드 및 상기 전원단자에 각각 연결되며, 드레인이 제4 및 제5 노드에 각각 연결되는 제3 및 제4 PMOS 트랜지스터; 비반전 및 반전 입력단자가 상기 제2 및 제3 노드에 각각 연결되며, 출력단자가 상기 제1 노드에 연결되는 피드백 증폭기; 상기 제3 노드와 제6 노드 사이에 접속되는 제1 저항; 상기 제4 노드와 접지 사이에 접속되는 제2 저항; 상기 제2 노드와 접지 사이에 접속되는 제1 다이오드; 상기 제6 노드와 접지 사이에 접속되는 제2 다이오드; 상기 제5 노드와 접지 사이에 접속되는 제3 다이오드; 및 상기 제4 및 제5 노드에 직렬로 접속되며 상기 제4 및 제5 노드 사이의 평균전압을 추출하기 위해 전류 흐름을 차단할 수 있는 큰 임피턴스를 갖는 제1 및 제2 소자를 포함하며, 상기 제4 및 제5 노드 사이의 평균전압을 기준전압으로 사용하는 것을 특징으로 하는 저전압 밴드갭 기준전압 발생기를 제공하는 것이다.
여기서, 상기 제1 및 제2 소자는 다이오드로 이루어짐이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 2는 본 발명의 일 실시예에 따른 저전압 밴드갭 기준전압 발생기를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 저전압 밴드갭 기준전압 발생기는, 제1 내지 제4 PMOS 트랜지스터(M1 내지 M4), 피드백 증폭기(AMP), 제1 및 제2 저항(R1 및 R2), 제1 내지 제3 바이폴라 트랜지스터(Q1 내지 Q3), 대용량의 임피던스를 가진 제1 및 제2 소자(Z1 및 Z2)를 포함하여 이루어진다.
여기서, 제1 및 제2 PMOS 트랜지스터(M1 및 M2)는 전류 미러(Current Mirror)의 형태로 이루어지는 바, 제1 및 제2 PMOS 트랜지스터(M1 및 M2)의 게이트(Gate) 단자는 공통으로 제1 노드(n1)에 연결되어 있고, 소오스(Source) 단자는 공통으로 전원단자(Vdd)에 연결되어 있으며, 드레인(Drain) 단자는 제2 및 제3 노 드(n2 및 n3)에 각각 연결되어 있다.
제3 및 제4 PMOS 트랜지스터(M3 및 M4)의 게이트(Gate) 단자는 공통으로 제1 노드(n1)에 연결되어 있고, 소오스(Source) 단자는 공통으로 전원단자(Vdd)에 연결되어 있으며, 드레인(Drain) 단자는 제4 및 제5 노드(n4 및 n5)에 각각 연결되어 있다.
피드백 증폭기(AMP)의 비반전 입력단자(+)와 반전 입력단자(-)는 각각 제2 노드(n2)와 제3 노드(n3)에 연결되어 있으며, 출력단자는 제1 노드(n1)에 연결되어 있다.
제1 저항(R1)은 제3 노드(n3)와 제6 노드(n6) 사이에 접속되어 있으며, 제2 저항(R2)은 제5 노드(n5)와 접지(GND) 사이에 접속되어 있다.
제1 내지 제3 바이폴라 트랜지스터(Q1 내지 Q1)의 에미터(Emitter) 단자는 제2, 제6 및 제4 노드(n2, n4 및 n6)에 각각 연결되어 있으며, 콜렉터(Collector)와 베이스(Base) 단자는 접지(GND)된다.
제1 및 제2 소자(Z1 및 Z2)는 제4 및 제5 노드(n4 및 n5)에 직렬로 접속되어 있으며, 제1 및 제2 소자(Z1 및 Z2)의 사이에는 기준전압(Vref) 단자가 접속되어 있다.
한편, 제1 및 제2 바이폴라 트랜지스터(Q1 및 Q2)와 제2 저항(R2)은 다이오 드(Diode)로 대신할 수 있으며, 제3 바이폴라 트랜지스터(Q3)는 저항(Resistor)으로 대신할 수 있다(도 4 참조).
이하에는 전술한 구성을 가지는 본 발명의 일 실시예에 따른 저전압 밴드갭 기준전압 발생기의 동작에 대해서 상세하게 설명한다.
먼저, 베이스-에미터 전압차(ΔVBE)의 특성과 PTAT 전류(절대온도에 비례하는 전류, Proportional To Absolute Temperature)를 얻기 위하여 제1 및 제2 PMOS 트랜지스터(M1 및 M2)와 피드백 증폭기(AMP), 제1 및 제2 바이폴라 트랜지스터(Q1 및 Q2), 제1 저항(R1)으로 회로를 구성한다.
전술한 바와 같이, 제1 및 제2 PMOS 트랜지스터(M1 및 M2)에 연결된 피드백 증폭기(AMP)는 입력양단의 전압(VBE1, VBE2+VR1)을 같게 만들기 때문에, 제1 저항(R1)의 양단에 걸리는 전압(VR1)은 ΔVBE = VBE1 - VBE2, 즉 제1 및 제2 바이폴라 트랜지스터(Q1 및 Q2)의 베이스-에미터(Base-Emitter) 전압차와 같다.
이 전압은 온도변화에 대해 비례적으로 변하는 특성을 지니고 있다. 이때, 제1 저항(R1)에 흐르는 전류 (ΔVBE/R1)는 장채널(Long Channel Length)의 제2 PMOS 트랜지스터(M2)와 피드백 증폭기(AMP)로 구성된 전류 미러(Current Mirror)회로를 통해 제3 및 제4 PMOS 트랜지스터(M3 및 M4)로 비례전류(I1, I2)를 복사한다.
그리고, 제1 및 제2 바이폴라 트랜지스터(Q1 및 Q2)에 흐르는 바이어스 전류 는 절대온도에 절대적으로 비례(PTAT)하기 때문에 복사된 비례전류(I1, I2) 또한 전원전압(VDD)변화에 아무런 영향을 받지 않는 절대온도비례전류이다.
제3 PMOS 트랜지스터(M3)의 복사전류(I1)는 제3 바이폴라 트랜지스터(Q3)로 흘러 VBE3전압이 걸린다. 제4 PMOS 트랜지스터(M4)의 복사전류(I2)는 제2 저항(R2)으로 흘러 I2ㆍR2 전압이 제2 저항(R2)에 걸린다.
이제 상기의 목적을 달성하기 위하여 두 노드 즉, 제4 및 제5 노드(n4 및 n5) 사이에 커다란 임피던스를 가진 제1 및 제2 소자(Z1 및 Z2)를 삽입하여 전류흐름은 차단하고, 제4 및 제5 노드(n4 및 n5) 사이의 평균전압을 취하면, 하기의 수학식 3처럼 밴드갭 이론의 수식과 비슷한 형태의 기준전압(Vref) 수식을 얻을 수 있다.
다시 말해, 온도변화에 양의 비례방향(ΔVBE)과 음의 비례방향(VBE)으로 변하는 특성을 지닌 전압의 합이 된다. 이러한 수학식 3이 바로 온도변수를 상쇄시킬 수 있는 밴드갭 기준전압 수식이다.
Figure 112007073286917-pat00013
완벽한 동작온도범위(-40∼120℃)에서 1퍼센트 보다 적은 전압 변화를 가지 는 온도보상특성을 얻기 위해 제1 및 제2 PMOS트랜지스터(M1 및 M2)의 폭(Width)값이나 R2/R1비 및 바이폴라 트랜지스터(Q)의 면적 등의 튜닝이 필요하다.
최적의 튜닝점에서 온도에 무관한 제로 온도계수를 얻을 수 있다. 더욱이 이 전압은 전술한 PTAT전류로 인하여 전원전압의 변동에도 무관하다. 또한, 기존의 밴드갭 기준전압보다는 절반(1/2)이나 작은 값을 가지게 된다. 회로구조도 실질적으로 전압 헤드 룸(Voltage Head Room)을 차지할 구조가 아니기 때문에, 약 1V이하의 전원에서도 원활한 동작을 확보할 수 있다.
결론적으로, 본 발명에서는 PTAT 특성을 지닌 미러 전류를 다이오드와 저항에 흘리고, 이 두 노드의 평균전압을 추출하는 방법을 통하여 약 1V 이하의 공급전압에서도 안정된 기준전압(Vref)을 제공할 수 있다.
즉, 밴드갭 이론에서 음의 온도특성을 가지는 바이폴라 트랜지스터 VBE(혹은 다이오드전압 VD)전압과 양의 온도특성을 가지는 두 개의 제1 및 제2 바이폴라 트랜지스터(Q1 및 Q2, 도 2 참조)의 베이스-에미터 전압차 ΔVBE(혹은 두 다이오드 전압차 ΔVD)(도 2,3 참조)을 각각 만들어 내고, 이 두 전압의 평균((k1ㆍVBE + k2ㆍΔVBE)/2)값을 추출하여 기준전압(Vref)으로 사용한다.
이때, 온도계수를 제로(Zero)로 맞추는 것은 계수비(k1, k2)를 이용함이 바람직하다.
또한, 전원전압 변화에 무관한 특성(PTAT)을 동시에 얻기 위하여 1차로 두 바이폴라 트랜지스터(Q1 및 Q2)의 베이스-에미터 전압차 ΔVBE 특성을 전류로 변환하고, 2차로 이 전류를 각각 사용하여 k1ㆍVBE 와 k2ㆍΔVBE 두 노드의 전압을 만들어 낸다.
도 3은 본 발명의 일 실시예에 따른 저전압 밴드갭 기준전압 발생기를 이용한 밴드갭 바이어스 전원공급장치를 설명하기 위한 개략적인 블록 구성도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 저전압 밴드갭 기준전압 발생기를 이용한 밴드갭 바이어스 전원공급장치는, 크게 밴드갭(Band-Gap) 이론을 이용하여 기준전압(Vref)을 생성하는 밴드갭 기준전압 발생기(100), 밴드갭 기준전압 발생기(100)로부터 생성된 기준전압(Vref)을 바탕으로 기준전류(Iref)를 생성하는 기준전류 발생기(200), 그리고 밴드갭 기준전압 발생기(100)와 기준전류 발생기(200)가 비정상적인 제로상태에 머물지 않고 빠른 시간 내에 안정된 바이어스를 제공해줄 수 있는 정상상태에 도달할 수 있도록 바이어스 회로의 초기 동작점을 지원해주는 스타트업(Start-up)모듈(300)로 구성되어 있다.
도 4는 도 3의 구체적인 회로도로서, 본 발명의 일 실시예에 따른 도 2의 1V이하 저전압 밴드갭 기준전압 바이어스 발생기를 포함한 전체 밴드갭 바이어스 회로이다.
도 4를 참조하면, 제1 내지 제11 트랜지스터(M1 내지 M11), 제1 내지 제5 다 이오드(D1 내지 D5), 그리고 제1 및 제2 저항(R1 및 R2)은 기준전압(Vref)을 생성하는 밴드갭 기준전압 발생기(100)의 구성이고, 제12 내지 제23 트랜지스터(M12 내지 M23), 제3 저항(R3)은 기준전류(Iref)를 생성하는 기준전류 발생기(200)의 구성이다.
그리고, 제24 내지 제30 트랜지스터(M24 내지 M30)는 밴드갭 기준전압 발생기(100)의 초기상태를 정상상태에 있도록 지원해주는 스타트업(Start-up)모듈(300)의 구성이다.
기준전류 발생기(200)와 스타트업(Start-up)모듈(300)은 본 발명과 무관하므로 이에 대한 상세한 설명은 생략한다. 전술한 도 2의 상세한 설명에서 두 노드 즉, 제4 및 제5 노드(n4 및 n5) 사이에 커다란 임피던스를 가진 제1 및 제2 소자(Z1 및 Z2)를 삽입하여 전류흐름은 차단하고, 제4 및 제5 노드(n4 및 n5) 사이의 평균전압을 얻는다고 하였는데, 만일 이 부분(10)에 저항이 사용된다면 전류흐름을 차단하기 위하여 큰 저항값이 필요할 것이다. 이는 커다란 칩면적을 소모가 하기 때문에 바람직하지 않다.
그러나, 두 노드 사이에 2개의 제4 및 제5 다이오드(D4 및 D5)를 직렬로 연결하면, 칩면적 소모도 작고 온도에 영향을 주는 전류흐름도 차단되어 쉽게 평균전압을 얻을 수 있게 된다.
이때, 사용된 다이오드는 면적과는 관련이 없기 때문에 칩면적을 줄이기 위 해 최소면적을 가지는 것이 바람직하다. 또한, 두 노드의 양단 전압차가 2VDo(대략 2×0.6V)보다 커 턴온(turn-on)되는 것을 방지하기 위하여 다이오드 수를 배수로 가져가야 한다. 그러나, 약 1V전원 하에서 동작온도범위(-40∼120℃)에서는 일반적으로 두 노드 전압차가 2VDo보다 작다.
도 5a 내지 도 5c는 도 4의 시뮬레이션 결과를 나타낸 그래프로서, 도 5a는 온도변화에 대한 기준전압의 변화를 나타낸 그래프이고, 도 5b는 온도변화에 대한 기준전압과 기준전류의 변화를 나타낸 그래프이며, 도 5c는 전원전압 변화에 대한 기준전압의 변화를 나타낸 그래프이다.
도 5a를 참조하면, 두 노드 즉, 제4 및 제5 노드(n4 및 n5)의 양단 전압(510, 520)과 기준전압(530)을 나타낸다. 상기 기준전압(530)은 두 노드전압의 평균전압으로 온도보상 특성을 가지게 된다.
도 5b를 참조하면, 기준전압(540)과 기준전류값(560)을 나타낸다. 약 -40∼130℃ 온도범위 내에서 온도에 대한 변화특성이 기준전압 및 기준전류 모두1％이하를 가지기 때문에, 밴드갭 바이어스 회로로 적절하다.
도 5c를 참조하면, 대략 0.85V의 최소 전압전원에서도 밴드갭 바이어스 회로의 적절한 동작을 수행한다.
전술한 본 발명에 따른 저전압 밴드갭 기준전압 발생기에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위 와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 저전압 밴드갭 기준전압 발생기에 따르면, 낮은 전원전압에서도 동작이 가능하도록 기준전압 값을 1V이하로 줄였으며, 종래의 기술에 비해 간단한 구성과 칩 면적을 많이 차지하는 저항 값을 줄이고 작은 크기의 다이오드를 사용하기 때문에 집적화에 유리한 이점이 있다.

Claims (3)

  1. 게이트와 소오스가 공통으로 제1 노드 및 전원단자에 각각 연결되며, 드레인이 제2 및 제3 노드에 각각 연결되며, 전류 미러의 형태로 이루어진 제1 및 제2 PMOS 트랜지스터;
    게이트와 소오스가 공통으로 상기 제1 노드 및 상기 전원단자에 각각 연결되며, 드레인이 제4 및 제5 노드에 각각 연결되는 제3 및 제4 PMOS 트랜지스터;
    비반전 및 반전 입력단자가 상기 제2 및 제3 노드에 각각 연결되며, 출력단자가 상기 제1 노드에 연결되는 피드백 증폭기;
    상기 제3 노드와 제6 노드 사이에 접속되는 제1 저항;
    상기 제5 노드와 접지 사이에 접속되는 제2 저항;
    에미터가 상기 제2, 제6 및 제4 노드에 각각 연결되며, 콜렉터와 베이스가 접지되는 제1 내지 제3 바이폴라 트랜지스터; 및
    상기 제4 및 제5 노드에 직렬로 접속되며 상기 제4 및 제5 노드 사이의 평균전압을 추출하기 위해 전류 흐름을 차단할 수 있는 큰 임피턴스를 갖는 제1 및 제2 소자를 포함하며,
    상기 제4 및 제5 노드 사이의 평균전압을 기준전압으로 사용하는 것을 특징으로 하는 저전압 밴드갭 기준전압 발생기.
  2. 게이트와 소오스가 공통으로 제1 노드 및 전원단자에 각각 연결되며, 드레인 이 제2 및 제3 노드에 각각 연결되며, 전류 미러의 형태로 이루어진 제1 및 제2 PMOS 트랜지스터;
    게이트와 소오스가 공통으로 상기 제1 노드 및 상기 전원단자에 각각 연결되며, 드레인이 제4 및 제5 노드에 각각 연결되는 제3 및 제4 PMOS 트랜지스터;
    비반전 및 반전 입력단자가 상기 제2 및 제3 노드에 각각 연결되며, 출력단자가 상기 제1 노드에 연결되는 피드백 증폭기;
    상기 제3 노드와 제6 노드 사이에 접속되는 제1 저항;
    상기 제4 노드와 접지 사이에 접속되는 제2 저항;
    상기 제2 노드와 접지 사이에 접속되는 제1 다이오드;
    상기 제6 노드와 접지 사이에 접속되는 제2 다이오드;
    상기 제5 노드와 접지 사이에 접속되는 제3 다이오드; 및
    상기 제4 및 제5 노드에 직렬로 접속되며 상기 제4 및 제5 노드 사이의 평균전압을 추출하기 위해 전류 흐름을 차단할 수 있는 큰 임피턴스를 갖는 제1 및 제2 소자를 포함하며,
    상기 제4 및 제5 노드 사이의 평균전압을 기준전압으로 사용하는 것을 특징으로 하는 저전압 밴드갭 기준전압 발생기.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 및 제2 소자는 다이오드로 이루어진 것을 특징으로 하는 저전압 밴드갭 기준전압 발생기.
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