JP4676177B2 - バンドギャップ型基準電圧発生回路 - Google Patents

Description

本発明は、温度依存性を補償したバンドギャップ型基準電圧発生回路に関する。

半導体集積回路によく用いられる基準電圧発生回路として、バンドギャップ電圧（半導体の固有電圧で、シリコンの場合は約１．２Ｖ）を利用したバンドギャップ型基準電圧発生回路が知られている。（例えば、特許文献１）このような従来のバンドギャップ型基準電圧発生回路について図２を参照しながら説明する。

電源電圧Ｖｄｄに接続された同一サイズのＰチャネル型ＭＯＳトランジスタM_１、M_２はミラー接続されてカレントミラー回路を構成している。このカレントミラー回路の出力側Ｐチャネル型ＭＯＳトランジスタM_１のドレインは直列接続された抵抗Ｒ_１、Ｒ_２を介してＮＰＮ型ＢＩＰトランジスタＱ_１（バイポーラトランジスタ）のコレクタに接続され、ＮＰＮ型ＢＩＰトランジスタＱ_１のエミッタは接地電圧に接続されると共に、そのベ−スは前記抵抗Ｒ_１、Ｒ_２の接続点に接続される。

一方前記カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ_２のドレインは、エミッタ、ベース、コレクタがそれぞれ共通接続されたＫ個のＮＰＮ型ＢＩＰトランジスタＱ_２〜Ｑ_Ｋ＋１のコレクタ側に接続され、該ＮＰＮ型ＢＩＰトランジスタＱ_２〜Ｑ_Ｋ＋１のエミッタ側は接地電圧に接続されると共に、そのベ−ス側は前記ＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続される。基準電圧Ｖrefは、前記Ｐチャネル型ＭＯＳトランジスタＱ₁のドレインから出力される。但し、ＮＰＮ型ＢＩＰトランジスタＱ_１、Ｑ_２〜Ｑ_Ｋ＋１は全て同一サイズとする。

上述した構成に基づくバンドギャップ型基準電圧発生回路において、いまカレントミラー回路から流れる電流をＩ、ＮＰＮ型ＢＩＰトランジスタＱ_１のベ−ス・エミッタ間電圧をV_ＢＥ１、ＮＰＮ型ＢＩＰトランジスタＱ_２〜Ｑ_Ｋ＋１のベ−ス・エミッタ間電圧をV_ＢＥ２、直列接続された抵抗Ｒ₁、Ｒ₂の抵抗値をそれぞれＲ₁、Ｒ₂とすると、V_ＢＥ１は
Ｖ_ＢＥ１＝Ｖ_ＢＥ２＋Ｒ_２・Ｉ ・・・（１）
となり、（１）式をＩについて解くと、
Ｉ＝（Ｖ_ＢＥ１−Ｖ_ＢＥ２）／Ｒ_２ ・・・（２）
となる。一方、ＮＰＮ型ＢＩＰトランジスタＱ_１、Ｑ_２〜Ｑ_Ｋ＋１に流れるべ−ス電流を無視した条件において発生される基準電圧Ｖrefは
Ｖref＝Ｖ_ＢＥ１＋Ｒ_１・Ｉ ・・・（３）
となり、（３）式に（２）式を代入すると
Ｖref＝Ｖ_ＢＥ１＋（Ｒ_１／Ｒ_２）・（Ｖ_ＢＥ１−Ｖ_ＢＥ２） ・・・（４）
となる。

また、ＮＰＮ型ＢＩＰトランジスタＱ_１、Ｑ_２〜Ｑ_Ｋ＋１は同一サイズであるので、それぞれのエミッタ電流をＩ_Ｅ１、Ｉ_Ｅ２とすると、
Ｉ_Ｅ１＝Ｋ・Ｉ_Ｅ２ ・・・（５）
と表すことができる。一方、Ｖ_ＢＥ１、Ｖ_ＢＥ２はそれぞれ
Ｖ_ＢＥ１＝（ｋＴ／ｑ）・ｌｎ（Ｉ_Ｅ１／Ｉ_Ｓ） ・・・（６）
Ｖ_ＢＥ２＝（ｋＴ／ｑ）・ｌｎ（Ｉ_Ｅ２／Ｉ_Ｓ） ・・・（７）
で与えられることが知られている。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、Ｉ_ＳはＮＰＮ型ＢＩＰトランジスタＱ_１及びＱ２の飽和電流である。

上記（５）、（６）、（７）式を（４）式に代入することにより
Ｖref＝Ｖ_ＢＥ１＋（Ｒ_１／Ｒ_２）・（ｋＴ／ｑ）・ｌｎ（Ｋ） ・・・（８）
を得ることができる。

上記（８）式によると、この回路では、ＮＰＮ型ＢＩＰトランジスタＱ_１のべ−ス・エミッタ間に生ずる電圧Ｖ_ＢＥ１の有する温度係数を（Ｒ_１／Ｒ_２）・（ｋＴ／ｑ）・ｌｎ（Ｋ）の温度係数で相殺することにより温度依存性を零としている。具体的には、ＢＩＰトランジスタのベース・エミッタ電圧の温度係数は約−２．０〔ｍＶ／℃〕であるので、（Ｒ_２／Ｒ_１）・（ｋＴ／ｑ）・ｌｎ（Ｋ）の温度係数を＋２．０〔ｍＶ／℃〕となるように、Ｒ₁、Ｒ₂及びＫの値を設定する。
特開平６−７５６４９号公報

しかしながら、上記のようなバンドギャップ型基準電圧発生回路では温度補償後の出力電圧が１．２Ｖ付近となり自由度が無く、１．２Ｖ以外の基準電圧を必要とする回路に適用することが困難であった。

本発明のバンドギャップ型基準電圧発生回路は、第１及び第２のＭＯＳトランジスから成る第１のカレントミラー回路と、前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタから成る第２のカレントミラー回路と、第４及び第５のＭＯＳトランジスから成り、前記第１のカレントミラー回路の電流経路に接続された第３のカレントミラー回路と、
前記第４のＭＯＳトランジスタのソースに第１の抵抗を介してコレクタが接続され、ベースが前記第４のＭＯＳトランジスタのソースに接続された第１のＢＩＰトランジスタと、前記第４のＭＯＳトランジスタのソースと接地電圧との間に接続された第２の抵抗と、前記第５のＭＯＳトランジスタのソースにコレクタが接続され、ベースが前記第１のＢＩＰトランジスタのコレクタに接続され、前記第１のＢＩＰトランジスタのＫ倍のエミッタ面積を有する第２のＢＩＰトランジスタと、前記第５のＭＯＳトランジスタのソースと接地電圧との間に接続された第３の抵抗と、前記第３のＭＯＳトランジスタのドレインと接地電圧との間に接続された第４の抵抗とを備え、前記第３のＭＯＳトランジスタのドレインから基準電圧を得ることを特徴とするものである。

本発明のバンドギャップ型基準電圧発生回路によれば、出力基準電圧を抵抗比により任意に決定することができ、製造プロセスばらつきによる影響がなく、特に、出力基準電圧を１．２Ｖ以下に小さくできるので、低電圧で動作する回路ための基準電圧発生回路として好適である。

以下、本発明の実施形態に係るバンドギャップ型基準電圧発生回路について、図面を参照しながら説明する。図１は本発明の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。

電源電圧Ｖｄｄに接続された同一サイズのＰチャネル型ＭＯＳトランジスタM_１、M_２はミラー接続されて第１のカレントミラー回路を構成している。即ち、Ｐチャネル型ＭＯＳトランジスタM_１、M_２のソースは電源電圧Ｖｄｄに接続され、それらのゲートは共通接続されている。また、Ｐチャネル型ＭＯＳトランジスタM_２のゲートとドレインは短絡されている。

また、Ｐチャネル型ＭＯＳトランジスタM_２はこれと同一サイズのＰチャネル型ＭＯＳトランジスタM_３とミラー接続されて第２のカレントミラーを構成している。即ち、Ｐチャネル型ＭＯＳトランジスタM_３のソースは電源電圧Ｖｄｄに接続され、そのゲートはＰチャネル型ＭＯＳトランジスタM_２のゲートに接続されている。そして、Ｐチャネル型ＭＯＳトランジスタM_３のドレインは、抵抗Ｒ_４を介して接地電圧へと接続され、そのドレインから基準電圧Ｖrefが出力される。

第１のカレントミラー回路のＰチャネル型ＭＯＳトランジスタM_１、M_２のドレインにソースが接続された同一サイズのＮチャネル型ＭＯＳトランジスタM_４、M_５もミラー接続されて第３のカレントミラー回路を構成している。即ち、Ｐチャネル型ＭＯＳトランジスタM_４、M_５のゲートは共通接続されている。また、Ｐチャネル型ＭＯＳトランジスタM_４のゲートとドレインは短絡されている。第１乃至第３のカレントミラー回路に流れる電流は全て同じである。

Ｎチャネル型ＭＯＳトランジスタM_４のソースは抵抗Ｒ_１を介してＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続され、Ｎチャネル型ＭＯＳトランジスタM_５のソースはエミッタ、ベース、コレクタがそれぞれ共通接続されたＫ個（Ｋは自然数）のＮＰＮ型ＢＩＰトランジスタＱ_２〜Ｑ_Ｋ＋１のコレクタに接続されている。

また、ＮＰＮ型ＢＩＰトランジスタＱ_１のエミッタは接地電圧に接続されると共に、そのベ−スはＮチャネル型ＭＯＳトランジスタM_５と抵抗Ｒ_１の接続点（Ｎチャネル型ＭＯ
ＳトランジスタM_４のソース）に接続されている。また、前記接続点は抵抗Ｒ_２を介し
て接地電圧へと接続されている。一方、Ｋ個のＮＰＮ型ＢＩＰトランジスタＱ_２〜Ｑ_Ｋ＋１のエミッタは接地電圧に接続されると共にそのベ−スはＮＰＮ型ＢＩＰトランジスタＱ_１のコレクタに接続されている。また、Ｎチャネル型ＭＯＳトランジスタM_５とＫ個のＮ
ＰＮ型ＢＩＰトランジスタＱ_２〜Ｑ_Ｋ＋１の接続点（Ｎチャネル型ＭＯＳトランジスタM
_５のソース）は抵抗Ｒ_３を介して接地電圧へと接続されている。

但し、ＮＰＮ型ＢＩＰトランジスタＱ_１、Ｑ_２〜Ｑ_Ｋ＋１は全て同一サイズとする。即ちＫ個のＮＰＮ型ＢＩＰトランジスタＱ_２〜Ｑ_Ｋ＋１を１つのＢＩＰトランジスタと見ると、ＮＰＮ型ＢＩＰトランジスタＱ_１のＫ倍のエミッタ面積を有することになる。また、抵抗Ｒ_２及びＲ_３は同じ抵抗値を有している。また、抵抗Ｒ₁、Ｒ₂、Ｒ_３、Ｒ_４は好ましくは同じ抵抗材料（例えば、ポリシリコン）から構成されている。

上述の構成において、第１、第２および第３のカレントミラー回路から流れる電流をＩ、ＮＰＮ型ＢＩＰトランジスタＱ_１のベ−ス・エミッタ間電圧をＶ_ＢＥ１、ＮＰＮ型ＢＩＰトランジスタＱ_２〜Ｑ_Ｋ＋１のベ−ス・エミッタ間電圧をＶ_ＢＥ２、抵抗Ｒ₁、Ｒ₂、Ｒ_３、Ｒ_４の抵抗値をそれぞれＲ₁、Ｒ₂、Ｒ_３、Ｒ_４とする。また、Ｎチャネル型ＭＯＳトランジスタM_４、M_５で構成される第２のカレントミラー回路によりＮチャネル型ＭＯＳトランジスタM_４、M_５のドレイン電圧値が等しくなることと、抵抗Ｒ_２及びＲ_３は同じ抵抗値を有することから、ＮＰＮ型ＢＩＰトランジスタＱ_１とＱ_２〜Ｑ_Ｋ＋１のコレクタに流れる電流が等しくなり、同様に抵抗Ｒ₂とＲ_３に流れる電流も等しくなることより、ＢＩＰトランジスタに流れる電流をＩ_１、抵抗に流れる電流をＩ_２とする。

以上より、抵抗Ｒ_１に着目すると、Ｖ_ＢＥ１、Ｖ_ＢＥ２は
Ｖ_ＢＥ１−Ｖ_ＢＥ２＝Ｒ_１・Ｉ_１
＝Ｒ_１（Ｉ−Ｉ_２）
＝Ｒ_１（Ｉ−Ｖ_ＢＥ１／Ｒ_２） ・・・（９）
の関係で表すことができ、Ｉは
Ｉ＝Ｖref／Ｒ_４ ・・・（１０）
となる。（１０）式に（９）式を代入し、Ｖ_ＲＥＦについて解くと、
Ｖref＝（Ｒ_４／Ｒ_２）・（Ｖ_ＢＥ１＋（Ｒ_２／Ｒ_１）・（Ｖ_ＢＥ１−Ｖ_ＢＥ２）） ・・・（１１）
となる。

また、前述従来例と同じく、ＮＰＮ型ＢＩＰトランジスタＱ_１、Ｑ_２〜Ｑ_Ｋ＋１は同一サイズであるので、それぞれのエミッタ電流をＩ_Ｅ１、Ｉ_Ｅ２に対し、（５）、（６）、（７）式が同様に成立する。ただし、ＮＰＮ型ＢＩＰトランジスタＱ_１、Ｑ_２〜Ｑ_Ｋ＋１のベース電流は無視している。

以上の式を（１１）に代入することにより、
Ｖref＝（Ｒ_４／Ｒ_２）・[Ｖ_ＢＥ１＋（Ｒ_２／Ｒ_１）・（ｋＴ／ｑ）・ｌｎ（Ｋ）] ・・・（１２）
を得られる。

上記（１２）式によると、この回路では、従来例と同じくＮＰＮ型ＢＩＰトランジスタＱ_１のべ−ス・エミッタ間に生ずる電圧Ｖ_ＢＥ１の有する温度係数をＲ_１／Ｒ_２・（ｋＴ／ｑ）・ｌｎ（Ｋ）の温度係数で相殺することにより温度依存性を零にすることができ、且つ出力電圧Ｖrefは抵抗比Ｒ_４／Ｒ_２により決定されるため、基準電圧Ｖrefを任意に設定することができる。特に、抵抗Ｒ₁、Ｒ₂、Ｒ_３、Ｒ_４を同じ抵抗材料で構成することで製造プロセスのばらつきによる基準電圧Ｖrefへの影響を無くすことができる。

また、電源電圧Ｖｄｄの投入時にはＭＯＳトランジスタのゲート電位が不確定であり、回路が起動しないおそれがあるため、スタートアップ回路ＳＴを設けている。このスタートアップ回路ＳＴは、電源電圧Ｖｄｄと接地電圧の間に接続された第５の抵抗と第１のダイオードＤ_１及び第２のダイオードＤ_２、第１及び第２のダイオードＤ_１、Ｄ_２の接続点に接続された第３のダイオードＤ_３から構成され、第３のダイオードＤ_３のカソードがＰチャネル型ＭＯＳトランジスタM_１のドレインに接続されている。

なお、実施形態では、ＮＰＮ型ＢＩＰトランジスタを用いた回路構成例を示しているが、ＰＮＰ型ＢＩＰトランジスタを用いても、本発明のバンドギャップ型基準電圧発生回路を構成することができる。

本発明の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。 従来のバンドギャップ型基準電圧発生回路を示す回路図である。

符号の説明

Ｍ_１〜Ｍ_３ Pチャネル型ＭＯＳトランジスタ
Ｍ_４、Ｍ_５ Ｎチャネル型ＭＯＳトランジスタ
Ｑ_１〜Ｑ_Ｋ＋１ ＮＰＮ型ＢＩＰトランジスタ
Ｒ_１〜Ｒ_４ 抵抗
Ｖ_ＲＥＦ 出力電圧
Ｖｄｄ 電源電圧

Claims (6)

1. 第１及び第２のＭＯＳトランジスから成る第１のカレントミラー回路と、
   前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタから成る第２のカレントミラー回路と、
   第４及び第５のＭＯＳトランジスから成り、前記第１のカレントミラー回路の電流経路に接続された第３のカレントミラー回路と、
   前記第４のＭＯＳトランジスタのソースに第１の抵抗を介してコレクタが接続され、ベースが前記第４のＭＯＳトランジスタのソースに接続された第１のＢＩＰトランジスタと、
   前記第４のＭＯＳトランジスタのソースと接地電圧との間に接続された第２の抵抗と、
   前記第５のＭＯＳトランジスタのソースにコレクタが接続され、ベースが前記第１のＢＩＰトランジスタのコレクタに接続され、前記第１のＢＩＰトランジスタのＫ倍のエミッタ面積を有する第２のＢＩＰトランジスタと、
   前記第５のＭＯＳトランジスタのソースと接地電圧との間に接続された第３の抵抗と、
   前記第３のＭＯＳトランジスタのドレインと接地電圧との間に接続された第４の抵抗とを備え、前記第３のＭＯＳトランジスタのドレインから基準電圧を得ることを特徴とするバンドギャップ型基準電圧発生回路。
2. 前記第１乃至第５のＭＯＳトランジスタのサイズが全て等しいことを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。
3. 前記第２のＢＩＰトランジスタのエミッタ面積が前記第１のＢＩＰトランジスタのエミッタ面積のＫ倍（Ｋは自然数）であることを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。
4. 前記第２の抵抗と第３の抵抗の抵抗値が等しいことを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。
5. 前記第１乃至と第４の抵抗が同じ抵抗材料から構成されていることを特徴とする請求項１又は請求項４に記載のバンドギャップ型基準電圧発生回路。
6. 回路起動用のスタートアップ回路を設けたことを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。