KR102544302B1 - 밴드갭 레퍼런스 회로 - Google Patents

밴드갭 레퍼런스 회로 Download PDF

Info

Publication number
KR102544302B1
KR102544302B1 KR1020180130627A KR20180130627A KR102544302B1 KR 102544302 B1 KR102544302 B1 KR 102544302B1 KR 1020180130627 A KR1020180130627 A KR 1020180130627A KR 20180130627 A KR20180130627 A KR 20180130627A KR 102544302 B1 KR102544302 B1 KR 102544302B1
Authority
KR
South Korea
Prior art keywords
current
node
resistance element
variable resistance
power supply
Prior art date
Application number
KR1020180130627A
Other languages
English (en)
Other versions
KR20190049551A (ko
Inventor
야스히코 소네
Original Assignee
시냅틱스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 시냅틱스 인코포레이티드 filed Critical 시냅틱스 인코포레이티드
Publication of KR20190049551A publication Critical patent/KR20190049551A/ko
Application granted granted Critical
Publication of KR102544302B1 publication Critical patent/KR102544302B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/267—Current mirrors using both bipolar and field-effect technology
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
    • G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/225—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the temperature
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Abstract

밴드갭 레퍼런스 회로는, 전원선에 접속되고, 제 1 노드에 제 1 전류를 공급하고 제 1 노드와 가상-쇼트된 제 2 노드에 제 2 전류를 공급하도록 구성된 제 1 전류 미러, 제 1 노드와 접지선 사이의 제 1 pn 접합 소자; 제 2 노드와 접지선 사이의 제 1 가변 저항 소자, 및 제 1 가변 저항 소자와 직렬로 접속된 제 2 pn 접합 소자를 포함한다. 제 1 가변 저항 소자는 전원선에 공급되는 전원 전압에 의존하는 저항을 갖는다.

Description

밴드갭 레퍼런스 회로{BANDGAP REFERENCE CIRCUITRY}
상호 참조
본 출원은 2017년 10월 31일자로 출원된 일본 특허출원 제2017-211132호에 대해 우선권을 주장하고, 그 개시는 본 명세서에 전부 참조로 통합된다.
기술 분야
본 개시는 밴드갭 레퍼런스 회로에 관한 것이다.
pn 접합의 전류-전압 특성의 온도 의존성을 이용하여 온도에 대해 안정된 출력 전압을 생성하는 밴드갭 레퍼런스 회로는 반도체 집적 회로들에 있어서 널리 사용된다.
밴드갭 레퍼런스 회로의 출력 전압은, 일반적으로, 외란에 대해 상당히 안정된다; 그러나, 출력 전압은, 밴드갭 레퍼런스 회로의 구성에 의존하여, 전원 전압에 약간 의존할 수도 있다.
하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로는 전원선 (power supply line) 에 접속되고, 제 1 노드에 제 1 전류를 공급하고 제 1 노드와 가상-쇼트된 제 2 노드에 제 2 전류를 공급하도록 구성된 전류 미러, 제 1 노드와 접지선 (ground line) 사이의 제 1 pn 접합 소자, 제 2 노드와 접지선 사이의 가변 저항 소자, 및 가변 저항 소자와 직렬로 접속된 제 2 pn 접합 소자를 포함한다. 가변 저항 소자는 전원선에 공급되는 전원 전압에 의존하는 저항을 갖는다
하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로는 전원선에 공급되는 전원 전압에 의존하는 저항을 갖는 가변 저항 소자, 전원선에 접속된 전류 미러, 제 1 노드와 접지선 사이의 제 1 pn 접합 소자, 제 2 노드와 접지선 사이의 제 2 pn 접합 소자, 및 제 2 pn 접합과 직렬로 접속된 제 1 저항 소자를 포함한다. 전류 미러는 제 1 노드에 제 1 전류를 공급하고 제 1 노드와 가상-쇼트된 제 2 노드에 가변 저항 소자를 통해 제 2 전류를 공급하도록 구성된다.
하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로는 전원선에 접속되고 출력 노드에 제 3 전류를 공급하는 전류 미러, 제 1 노드와 접지선 사이의 제 1 pn 접합 소자, 제 2 노드와 접지선 사이의 제 2 pn 접합 소자, 제 2 pn 접합 소자와 직렬로 접속된 제 1 저항 소자, 및 출력 노드와 접지선 사이의 가변 저항 소자를 포함한다. 가변 저항 소자는 전원선에 공급되는 전원 전압에 의존하는 저항을 갖는다. 전류 미러는 제 1 노드에 제 1 전류를 공급하고, 제 1 노드와 가상-쇼트된 제 2 노드에 제 2 전류를 공급하도록 구성된다.
본 개시의 상기 언급된 피처들이 상세히 이해될 수 있도록 하기 위해, 일부가 첨부된 도면들에 예시되는 실시형태들을 참조하여, 상기 간략히 요약된, 본 개시의 보다 구체적인 설명이 이루어질 수도 있다. 그러나, 첨부된 도면들은 본 개시의 단지 일부 실시형태들만을 예시하고 따라서 그 범위를 제한하는 것으로 간주되어서는 안되며, 본 개시는 다른 동일하게 효과적인 실시형태들을 인정할 수도 있다는 것에 유의해야 한다.
도 1 은 하나 이상의 실시형태들에 따른, 밴드갭 레퍼런스 회로의 구성을 예시하는 회로도이다;
도 2 는 하나 이상의 실시형태들에 따른, 가변 저항 소자의 구성의 예를 예시한다; 그리고
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13 및 도 14 는 하나 이상의 실시형태들에 따른, 밴드갭 레퍼런스 회로의 구성들을 예시하는 회로도들이다.
다음에, 첨부된 도면들을 참조하여 본 개시의 다양한 실시형태들의 설명이 주어진다. 다음의 설명에서 동일 또는 유사한 컴포넌트들을 동일 또는 대응하는 참조 부호들로 나타낼 수도 있다는 것에 유의한다.
도 1 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (100) 는 전원선 (11), 접지선 (12), 전류 미러 (13), 연산 증폭기 (14), 저항 소자들 (R1, R2, R3), 가변 저항 소자 (R4), 및 바이폴라 트랜지스터들 (Q1 및 Q2) 을 포함한다. 하나의 실시형태에서, 전원선 (11) 에는 전원 전압 (Vcc) 이 공급되고, 접지선 (12) 은 접지된다.
하나 이상의 실시형태들에서, 전류 미러 (13) 는 전원선 (11) 에 접속되고 제 1 및 제 2 전류들 (I1 및 I2) 을 출력하도록 구성된다. 제 1 및 제 2 전류들 (I1 및 I2) 은 동일한 전류 레벨을 가질 수도 있다. 하나 이상의 실시형태들에서, 전류 미러 (13) 는 한 쌍의 PMOS 트랜지스터들 (MP1 및 MP2) 을 포함한다. PMOS 트랜지스터들 (MP1 및 MP2) 은 공통으로 접속된 게이트들을 가질 수도 있고, 그 소스들은 공통으로 전원선 (11) 에 접속될 수도 있다. 게다가, PMOS 트랜지스터 (MP1) 의 드레인은 저항 소자 (R1) 를 통해 제 1 노드 (N1) 에 접속될 수도 있고, PMOS 트랜지스터 (MP2) 의 드레인은 저항 소자 (R2) 를 통해 제 2 노드 (N2) 에 접속될 수도 있다. PMOS 트랜지스터 (MP1) 의 드레인은 제 1 전류 (I1) 를 출력하도록 구성된 제 1 출력으로서 사용될 수도 있고, PMOS 트랜지스터 (MP2) 의 드레인은 제 2 전류 (I2) 를 출력하도록 구성된 제 2 출력으로서 사용될 수도 있다. 하나 이상의 실시형태들에서, 저항 소자들 (R1 및 R2) 은 동일한 저항을 갖도록 설계된다.
하나 이상의 실시형태들에서, 연산 증폭기 (14) 는 제 1 노드 (N1) 에 접속된 제 1 입력, 제 2 노드 (N2) 에 접속된 제 2 입력, 및 PMOS 트랜지스터들 (MP1 및 MP2) 의 게이트들에 접속된 출력을 포함한다. 제 1 입력은 비-반전 입력일 수도 있고, 제 2 입력은 반전 입력일 수도 있다. 하나 이상의 실시형태들에서, 연산 증폭기 (14) 는 제 1 및 제 2 전류들 (I1 및 I2) 을 제어하기 위해 제어 전압을 전류 미러 (13) 에 출력하도록 구성된다. 연산 증폭기 (14) 는 제어 전압을 PMOS 트랜지스터들 (MP1 및 MP2) 의 게이트들에 공급하도록 구성될 수도 있다. 하나 이상의 실시형태들에서, 연산 증폭기 (14) 는 노드들 (N1 및 N2) 이 동일한 전위를 갖도록 PMOS 트랜지스터들 (MP1 및 MP2) 의 게이트들에 대한 전위를 제어하도록 구성된다. 하나 이상의 실시형태들에서, 제 1 및 제 2 노드들 (N1 및 N2) 은 상기 연산 증폭기 (14) 의 동작을 통하여 가상-쇼트된다 (virtually-shorted). 하나 이상의 실시형태들에서, 전류 미러 (13) 및 연산 증폭기 (14) 는 노드들 (N1 및 N2) 을 동일한 전위로 제어하고 노드들 (N1 및 N2) 에 동일한 전류 레벨의 전류들을 공급하도록 구성된 전류 공급 회로부로서 함께 동작한다.
하나 이상의 실시형태들에서, 바이폴라 트랜지스터 (Q1) 는, 다이오드-접속되어, pn 접합을 통합하는 제 1 pn 접합 소자로서 동작한다. 하나 이상의 실시형태들에서, NPN 트랜지스터는 바이폴라 트랜지스터 (Q1) 로서 사용된다. 바이폴라 트랜지스터 (Q1) 는 접지선 (12) 에 접속된 이미터를 가질 수도 있고, 콜렉터 및 베이스가 제 1 노드 (N1) 에 공통으로 접속될 수도 있다. 제 1 전류 (I1) 가 바이폴라 트랜지스터 (Q1) 의 베이스와 이미터 사이에 형성된 pn 접합을 통하여 순방향으로 흐를 수도 있다.
하나 이상의 실시형태들에서, 바이폴라 트랜지스터 (Q2), 저항 소자 (R3), 및 가변 저항 소자 (R4) 는 제 2 노드 (N2) 와 접지선 (12) 사이에 직렬로 접속된다. 도 1 에서, 가변 저항 소자 (R4) 의 저항이 전원 전압 (Vcc) 에 의존하는 것을 나타내기 위해 가변 저항 소자 (R4) 는 기호 "R4(Vcc)" 로 나타내진다. 하나 이상의 실시형태들에서, 바이폴라 트랜지스터 (Q2), 저항 소자 (R3), 및 가변 저항 소자 (R4) 가 접속되는 순서는 상호교환가능하다.
하나 이상의 실시형태들에서, 바이폴라 트랜지스터 (Q2) 는, 바이폴라 트랜지스터 (Q1) 와 유사하게, 다이오드-접속되어 제 2 pn 접합 소자로서 동작한다. 하나 이상의 실시형태들에서, NPN 트랜지스터는 바이폴라 트랜지스터 (Q2) 로서 사용된다. 바이폴라 트랜지스터 엘리먼트 (Q2) 의 베이스-이미터 접합의 면적은 바이폴라 트랜지스터 엘리먼트 (Q1) 의 베이스-이미터 접합의 면적의 N 배일 수도 있고, 여기서 N 은 1 보다 큰 수이다. 하나 이상의 실시형태들에서, 바이폴라 트랜지스터 (Q2) 는 접지선 (12) 에 접속된 이미터를 갖고, 콜렉터 및 베이스는 저항 소자 (R3) 및 가변 저항 소자 (R4) 를 통해 제 2 노드 (N2) 에 공통으로 접속된다. 제 2 전류 (I2) 가 바이폴라 트랜지스터 (Q2) 의 베이스와 이미터 사이의 pn 접합을 통하여 흐를 수도 있다.
다양한 실시형태들에서, 다이오드-접속된 PNP 트랜지스터들은 바이폴라 트랜지스터들 (Q1 및 Q2) 로서 사용될 수도 있다.
하나 이상의 실시형태들에서, MOS 트랜지스터들과 함께 형성된 기생 바이폴라 트랜지스터들이 바이폴라 트랜지스터들 (Q1 및 Q2) 로서 사용될 수도 있다. 이 구성은 밴드갭 레퍼런스 회로 (100) 의, MOS 트랜지스터-기반 집적 회로에의 집적을 용이하게 한다.
pn 접합을 포함하는 다른 소자들이 다이오드-접속된 바이폴라 트랜지스터들 (Q1 및 Q2) 대신에 사용될 수도 있다. 예를 들어, 하나 이상의 실시형태들에서, 반도체 기판에 형성된 웰 및 그 웰에 형성된 확산층을 포함하는 다이오드들이 바이폴라 트랜지스터들 (Q1 및 Q2) 대신에 사용될 수도 있다. 대안적으로, 다이오드-접속된 MOS 트랜지스터들이 다이오드-접속된 바이폴라 트랜지스터들 (Q1 및 Q2) 대신에 사용될 수도 있다.
하나 이상의 실시형태들에서, 가변 저항 소자 (R4) 는 전원선 (11) 에 공급되는 전원 전압 (Vcc) 에 의존하는 저항을 갖는다. 도 2 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 전원 전압 (Vcc) 이 공급되는 게이트를 갖는 NMOS 트랜지스터 (MN1) 가 가변 저항 소자 (R4) 로서 사용될 수도 있다. 전원 전압 (Vcc) 을 수신하도록 구성된 게이트를 갖는 NMOS 트랜지스터 (MN1) 의 온-저항은, 전원 전압 (Vcc) 에 의존할 수도 있고, 이 특성은 NMOS 트랜지스터 (MN1) 가 가변 저항 소자 (R4) 로서 사용되는 것을 허용한다. 이 경우에, 가변 저항 소자 (R4) 의 저항은 전원 전압 (Vcc) 이 증가됨에 따라 감소한다. 가변 저항 소자 (R4) 로서 사용되는 NMOS 트랜지스터 (MN1) 의 게이트에, 전원 전압 (Vcc) 대신에, 전원 전압 (Vcc) 으로부터 예를 들어, 전압 분압을 통하여 생성된 바이어스 전압이 공급될 수도 있다. 대안의 실시형태들에서, PMOS 트랜지스터가 가변 저항 소자 (R4) 로서 사용될 수도 있다.
하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (100) 의 출력 전압 (Vout) 은 PMOS 트랜지스터 (MP2) 의 드레인과 저항 소자 (R2) 를 접속하도록 구성된 출력 노드 (Nout) 로부터 출력된다. 이 구성에서, 출력 전압 (Vout) 은 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 전압 (VBE2) 과, 저항 소자들 (R2, R3) 및 가변 저항 소자 (R4) 에 걸친 전압 강하들의 합으로서 생성된다. 이하에 상세히 논의되는 바와 같이, 저항 소자들 (R2, R3) 및 가변 저항 소자 (R4) 를 통하여 흐르는 제 2 전류 (I2) 는 절대 온도 (T) 에 대하여 양의 (positive) 온도 의존성을 가질 수도 있는 한편, 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 전압 (VBE2) 은 절대 온도 (T) 에 대하여 음의 (negative) 온도 의존성을 가질 수도 있다. 이것은 절대 온도 (T) 에 대하여 밴드갭 레퍼런스 회로 (100) 의 출력 전압 (Vout) 의 온도 의존성을 효과적으로 감소시킨다. 게다가, 다양한 실시형태들에서, 밴드갭 레퍼런스 회로 (100) 는 다음에 설명되는 바와 같이 출력 전압 (Vout) 을 생성하도록 동작한다.
하나 이상의 실시형태들에서, 바이폴라 트랜지스터들 (Q1, Q2), 저항 소자 (R3) 및 가변 저항 소자 (R4) 의 작용으로 인해, 제 1 및 제 2 노드들 (N1 및 N2) 에 각각 공급되는 제 1 및 제 2 전류들 (I1 및 I2) 은, 절대 온도에 비례하는 전류 레벨들을 갖는다. 이 경우에, 바이폴라 트랜지스터들 (Q1, Q2), 저항 소자 (R3), 및 가변 저항 소자 (R4) 는 총칭하여 PTAT (proportional to absolute temperature) 전류 생성 회로부 (15) 로 지칭될 수도 있다.
보다 구체적으로는, 제 1 및 제 2 전류들 (I1 및 I2) 이 전류 미러 (13) 에 의해 동일한 전류 레벨 (I) 을 갖도록 제어되는 경우, 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 접합의 면적이 바이폴라 트랜지스터 (Q1) 의 베이스-이미터 접합의 면적의 N 배일 수도 있다는 것에 근거하여, 바이폴라 트랜지스터 (Q1) 의 베이스-이미터 전압 (VBE1) 및 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 전압 (VBE2) 에 대해, 예를 들어 다음의 식들 (1a) 및 (1b) 가 성립할 수도 있다:
Figure 112018107203613-pat00001
여기서 Is 는 역방향 포화 전류이고, k 는 볼츠만 정수이고, T 는 절대 온도이고, 그리고 q 는 전기 소량이다.
제 1 및 제 2 노드들 (N1 및 N2) 이 가상-쇼트될 수도 있고 노드 (N2) 에 대한 전압이 바이폴라 트랜지스터 (Q1) 의 베이스-이미터 전압 (VBE1) 과 동일할 수도 있기 때문에, 다음의 식 (2) 가 성립할 수도 있다:
Figure 112018107203613-pat00002
여기서 R4(Vcc) 는 가변 저항 소자 (R4) 의 저항이고 전원 전압 (Vcc) 에 의존한다.
전류들 (I1 및 I2) 의 전류 레벨 (I) 이 다음의 식 (3) 으로 표현될 수도 있으며, 이는 식들 (1a) 및 (1b) 를 식 (2) 에 대입하는 것에 의해 얻어진다:
Figure 112018107203613-pat00003
여기서 Vt 는 열 전압이며, 이는 다음의 식 (4) 에 의해 주어진다:
Figure 112018107203613-pat00004
전류들 (I1 및 I2) 의 전류 레벨 (I) 은, 절대 온도 (T) 에 비례할 수도 있다. 전류 (I2) 가 절대 온도 (T) 에 비례하여 증가하기 때문에, 저항 소자들 (R2, R3) 및 가변 저항 소자들 (R4) 에 걸친 전압 강하들도 절대 온도 (T) 에 비례하여 증가한다.
저항 소자들 (R2, R3) 및 가변 저항 소자 (R4) 에 걸친 전압 강하들과, 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 전압 (VBE2) 의 합인 출력 전압 (Vout) 은, 예를 들어, 다음의 식 (5) 로 표현될 수도 있다:
Figure 112018107203613-pat00005
열 전압 (Vt) 이 온도에 비례하여 증가하는 양의 온도 의존성을 가질 수도 있는 한편, 베이스-이미터 전압 (VBE2) 이 음의 온도 의존성을 갖기 때문에, 출력 전압 (Vout) 의 온도 의존성은 N, R2, R3 및 R4 를 적절히 조정하는 것에 의해 효과적으로 감소될 수 있다.
추가적으로, 식 (5) 로부터 이해되는 바와 같이, 가변 저항 소자 (R4) 가 제공되지 않는 경우의 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라 가변 저항 소자 (R4) 의 특성을 선택하는 것에 의해, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성이 감소될 수 있다. 하나 이상의 실시형태들에서, 가변 저항 소자 (R4) 가 제공되지 않는 경우, 출력 전압 (Vout) 은, 전원 전압 (Vcc) 이 증가됨에 따라 증가한다. 이러한 경우들에서, 전원 전압 (Vcc) 이 증가됨에 따라 증가하는 저항을 갖도록 구성된 가변 저항 소자 (R4) 를 사용하는 것에 의해, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성은 감소될 수 있다. 그에 반해서, 가변 저항 소자 (R4) 가 제공되는 않는 경우에 전원 전압 (Vcc) 이 증가됨에 따라 출력 전압 (Vout) 이 감소하는 경우에는, 전원 전압 (Vcc) 이 증가됨에 따라 감소하는 저항을 갖도록 구성된 가변 저항 소자 (R4) 를 사용하는 것에 의해 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성이 감소될 수 있다.
도 3 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (100) 는, PTAT 전류 생성 회로부 (16) 가 가변 저항 소자 (R4) 를 통합하지 않고, 밴드갭 레퍼런스 회로 (100) 가 출력 노드 (Nout) 와 제 2 노드 (N2) 사이에 저항 소자 (R2) 와 직렬로 접속된 가변 저항 소자 (R5) 를 포함하는 것을 제외하고는, 도 1 에 예시한 것과 유사하게 구성된다.
가변 저항 소자 (R4) 의 경우와 마찬가지로, 가변 저항 소자 (R5) 로서는, 전원 전압 (Vcc) 이 공급되는 게이트를 갖는 NMOS 트랜지스터가 사용될 수도 있다 (또한 도 2 를 참조). 이 경우에, 가변 저항 소자 (R5) 의 저항은 전원 전압 (Vcc) 이 증가됨에 따라 감소한다. 가변 저항 소자 (R5) 로서 사용되는 NMOS 트랜지스터의 게이트에, 전원 전압 (Vcc) 대신에, 전원 전압 (Vcc) 으로부터 예를 들어 전압 분압을 통하여 생성된 바이어스 전압이 공급될 수도 있다. 대안의 실시형태들에서, 가변 저항 소자 (R5) 로서, PMOS 트랜지스터가 사용될 수도 있다. 하나 이상의 실시형태들에서, 저항 소자들 (R2) 및 가변 저항 소자 (R5) 의 위치들은 상호교환가능하다.
도 3 에 예시된 구성에서, 제 2 노드 (N2) 에 대한 전압은 바이폴라 트랜지스터 (Q1) 의 베이스-이미터 전압 (VBE1) 과 동일할 수도 있고, 이에 따라 다음의 식 (6) 이 성립할 수도 있다:
Figure 112018107203613-pat00006
따라서, 전류들 (I1 및 I2) 의 전류 레벨 (I) 은, 다음의 식 (7) 로 얻어질 수도 있다:
Figure 112018107203613-pat00007
출력 전압 (Vout) 은, 예를 들어 다음의 식 (8) 로 표현되는 바와 같이, 저항 소자 (R2), 가변 저항 소자 (R5) 및 저항 소자 (R3) 에 걸친 전압 강하들과, 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 전압 (VBE2) 의 합일 수도 있다:
Figure 112018107203613-pat00008
이에 따라, N, R2, R3 및 R5(Vcc) 의 적절한 조정은 출력 전압 (Vout) 을 온도에 덜 의존하게 하거나 또는 온도에 대한 의존성이 없게 한다.
하나 이상의 실시형태들에서, 가변 저항 소자 (R5) 가 제공되지 않는 경우의 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성이 감소되도록 가변 저항 소자 (R5) 의 특성이 선택될 수도 있다. 다양한 실시형태들에서, 가변 저항 소자 (R5) 가 제공되지 않는 경우, 출력 전압 (Vout) 은 전원 전압 (Vcc) 이 증가됨에 따라 증가한다. 예를 들어, 전원 전압 (Vcc) 이 증가됨에 따라 감소하는 저항을 갖도록 구성된 가변 저항 소자 (R5) 를 사용하는 것에 의해, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성이 감소될 수 있다. 그에 반해서, 가변 저항 소자 (R5) 가 제공되지 않는 경우에 전원 전압 (Vcc) 이 증가됨에 따라 출력 전압 (Vout) 이 감소하는 경우에는, 전원 전압 (Vcc) 이 증가됨에 따라 증가하는 저항을 갖도록 구성된 가변 저항 소자 (R5) 를 사용하는 것에 의해 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성이 감소될 수 있다.
도 4 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (100) 는, 밴드갭 레퍼런스 회로 (100) 가 MP2 의 드레인과 제 2 노드 (N2) 사이에 저항 소자 (R2) 와 직렬로 접속된 가변 저항 소자 (R5) 에 더하여, PMOS 트랜지스터 (MP1) 의 드레인과 제 1 노드 (N1) 사이에 저항 소자 (R1) 와 직렬로 접속된 다른 가변 저항 소자 (R5) 를 포함하는 것을 제외하고는, 도 3 에 예시한 것과 유사하게 구성된다. 이 회로 구성은 보다 대칭성이 되고, PMOS 트랜지스터들 (MP1 및 MP2) 의 얼리 효과 (Early effect) 에 의해 잠재적으로 야기된 제 1 및 제 2 전류들 (I1 및 I2) 의 전류 레벨들 사이의 차이를 효과적으로 감소시킨다. 하나 이상의 실시형태들에서, 저항 소자 (R1) 및 가변 저항 소자 (R5) 의 위치들은 상호교환가능하다.
도 5 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (100) 는 도 1 에 예시된 구성과 도 4 에 예시된 구성의 조합으로서 구성된다. 도 5 에 예시된 밴드갭 레퍼런스 회로 (100) 는 가변 저항 소자 (R4) 를 통합하는 PTAT 전류 생성 회로부 (15) 를 포함한다. 추가적으로, 저항 소자 (R1) 및 가변 저항 소자 (R5) 는 PMOS 트랜지스터 (MP1) 의 드레인과 제 1 노드 (N1) 사이에 직렬로 접속되고, 저항 소자 (R2) 및 다른 가변 저항 소자 (R5) 는 PMOS 트랜지스터 (MP2) 의 드레인과 제 2 노드 (N2) 사이에 직렬로 접속된다.
도 5 에 예시된 구성에서는, 저항 소자 (R2), 가변 저항 소자 (R5), 가변 저항 소자 (R4) 및 저항 소자 (R3) 에 걸친 전압 강하들과, 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 전압 (VBE2) 의 합인 출력 전압 (Vout) 은 예를 들어 다음의 식 (9) 로 표현될 수도 있다:
Figure 112018107203613-pat00009
식 (9) 는 전류들 (I1 및 I2) 의 전류 레벨 (I) 이 상기 설명된 식 (3) 으로 주어진다는 사실에 근거하여 얻어질 수도 있다.
하나 이상의 실시형태들에서, N, R2, R3, R4(Vcc) 및 R5(Vcc) 는 식 (9) 에 근거하여, 생성된 출력 전압 (Vout) 을 온도에 덜 의존하게 하거나 또는 온도 의존성이 없게 하도록 조정된다.
가변 저항 소자들 (R4 및 R5) 의 특성들은, 가변 저항 소자들 (R4 및 R5) 이 제공되는 않는 실시형태에서 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성을 감소시키도록 선택될 수도 있다.
도 6 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (200) 는 전원선 (21), 접지선 (22), 전류 미러 (23), 연산 증폭기 (24), 저항 소자들 (R3, R6, R7 및 R8), 가변 저항 소자 (R4) 및 바이폴라 트랜지스터들 (Q1 및 Q2) 을 포함한다. 게다가, 하나의 실시형태에서, 전원선 (21) 에는 전원 전압 (Vcc) 이 공급되고, 접지선 (22) 은 접지된다.
하나의 실시형태에서, 전류 미러 (23) 는 제 1 및 제 2 전류들 (I1 및 I2) 을 출력하도록 구성된다. 제 1 및 제 2 전류들 (I1 및 I2) 은 동일한 전류 레벨을 가질 수도 있다. 추가적으로, 전류 미러 (23) 는 제 1 및 제 2 전류들 (I1 및 I2) 의 전류 레벨에 비례하는 전류 레벨을 갖는 제 3 전류 (I0) 를 출력하도록 구성될 수도 있다. 하나 이상의 실시형태들에서, 전류 미러 (23) 는 제 3 전류 (I0) 가 제 1 및 제 2 전류들 (I1 및 I2) 의 전류 레벨과 동일한 전류 레벨을 갖도록 제 3 전류 (I0) 를 출력하도록 구성될 수도 있다. 하나 이상의 실시형태들에서, 전류 미러 (23) 는 PMOS 트랜지스터들 (MP0, MP1 및 MP2) 을 포함할 수도 있다. PMOS 트랜지스터들 (MP0, MP1 및 MP2) 은 공통으로-접속된 게이트들을 가질 수도 있고, 그 소스들은 공통으로 전원선 (21) 에 접속될 수도 있다. PMOS 트랜지스터 (MP1) 의 드레인은 제 1 노드 (N1) 에 접속될 수도 있고, PMOS 트랜지스터 (MP2) 의 드레인은 제 2 노드 (N2) 에 접속될 수도 있다. PMOS 트랜지스터 (MP0) 의 드레인은 출력 노드 (Nout) 에 접속된다.
다양한 실시형태들에서, 연산 증폭기 (24) 는 제 1 노드 (N1) 에 접속된 제 1 입력, 제 2 노드 (N2) 에 접속된 제 2 입력, 및 PMOS 트랜지스터들 (MP1 및 MP2) 의 게이트들에 접속된 출력을 갖는다. 제 1 입력은 비-반전 입력일 수도 있고, 제 2 입력은 반전 입력일 수도 있다. 하나 이상의 실시형태들에서, 연산 증폭기 (24) 는 제 1, 제 2 및 제 3 전류들 (I1, I2 및 I0) 을 제어하기 위해 전류 미러 (23) 의 PMOS 트랜지스터들 (MP1, MP2 및 MP0) 의 게이트들에 제어 전압을 출력하도록 구성된다. 게다가, 연산 증폭기 (24) 는 제 1 및 제 2 노드들 (N1 및 N2) 이 동일한 전위를 갖도록 PMOS 트랜지스터들 (MP1 및 MP2) 의 게이트들의 전위를 제어할 수도 있다. 하나 이상의 실시형태들에서, 노드들 (N1 및 N2) 은 상기 연산 증폭기 (24) 의 동작을 통하여 가상-쇼트된다. 하나 이상의 실시형태들에서, 전류 미러 (23) 및 연산 증폭기 (24) 는 노드들 (N1 및 N2) 을 동일한 전위로 제어하고 노드들 (N1 및 N2) 에 동일한 전류 레벨의 전류들을 공급하도록 구성된 전류 공급 회로부로서 함께 동작한다.
하나 이상의 실시형태들에서, 도 1 에 예시된 밴드갭 레퍼런스 회로 (100) 의 경우와 유사하게, 바이폴라 트랜지스터들 (Q1, Q2), 저항 소자 (R3) 및 가변 저항 소자 (R4) 는 PTAT 전류 생성 회로부 (25) 로서 동작한다. 바이폴라 트랜지스터 (Q1) 는 노드 (N1) 와 접지선 (22) 사이에 접속된다. 저항 소자 (R3), 바이폴라 트랜지스터 (Q2) 및 가변 저항 소자 (R4) 는 노드 (N1) 와 접지선 (22) 사이에 직렬로 접속된다. 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 접합의 면적은 바이폴라 트랜지스터 (Q1) 의 베이스-이미터 접합의 면적의 N 배일 수도 있다. 하나 이상의 실시형태들에서, 저항 소자 (R3), 바이폴라 트랜지스터 (Q2) 및 가변 저항 소자 (R4) 가 접속되는 순서는 상호교환가능하다.
예시한 바와 같이, 하나의 실시형태에서, 저항 소자 (R6) 는 노드 (N1) 와 접지선 (22) 사이에 바이폴라 트랜지스터 (Q1) 와 병렬로 접속되고, 저항 소자 (R7) 는 저항 소자 (R3) 와 병렬로 접속된다. 게다가, 바이폴라 트랜지스터 (Q2) 및 가변 저항 소자 (R4) 는 노드 (N2) 와 접지선 (22) 사이에 접속된다. 하나 이상의 실시형태들에서, 저항 소자들 (R6 및 R7) 은 동일한 저항을 갖도록 설계된다.
하나 이상의 실시형태들에서, 저항 소자 (R8) 는 출력 노드 (Nout) 와 접지선 (22) 사이에 접속된다. 저항 소자 (R8) 는 출력 노드 (Nout) 에 공급된 전류 (I0) 로부터 출력 전압 (Vout) 을 생성하도록 구성된 전류-전압 변환 회로부로서 동작할 수도 있다.
밴드갭 레퍼런스 회로 (200) 는, 출력 전압 (Vout) 의 온도 의존성이 감소되도록 출력 전압 (Vout) 을 생성하도록 구성될 수도 있다. 바이폴라 트랜지스터 (Q1) 를 통하여 흐르는 전류 (I1A) 및 저항 소자 (R3), 바이폴라 트랜지스터 (Q2) 및 가변 저항 소자 (R4) 를 통하여 흐르는 전류 (I2A) 는 양자 모두가 양의 온도 의존성을 갖는 PTAT 전류일 수도 있다. 게다가, 저항 소자 (R6) 를 통하여 흐르는 전류 (I1B) 및 저항 소자 (R7) 를 통하여 흐르는 전류 (I2B) 는 양자 모두가 음의 온도 의존성을 갖는 CTAT (complementary to absolute temperature) 전류일 수도 있다. 전류 (I1) 는 전류들 (I1A 및 I1B) 의 합 전류이고 전류 (I2) 는 전류들 (I2A 및 I2B) 의 합 전류이기 때문에, 전류들 (I1 및 I2) 의 온도 의존성들이 감소된다.
이에 따라, 하나 이상의 실시형태들에서, 전류들 (I1 및 I2) 의 미러링을 통하여 생성되는 전류 (I0) 의 온도 의존성이 또한 감소된다. 게다가, 출력 전압 (Vout) 은 전류 (I0) 에 의해 야기된 저항 소자 (R8) 에 걸친 전압 강하를 통하여 생성될 수도 있기 때문에, 출력 전압 (Vout) 의 온도 의존성이 또한 감소된다.
하나 이상의 실시형태들에서, 노드 (N2) 에 공급된 전류 (I2) 는 전류들 (I2A 및 I2B) 의 합 전류이고 다음의 식 (10) 이 성립한다:
Figure 112018107203613-pat00010
노드들 (N1 및 N2) 은 가상-쇼트되기 때문에, 노드 (N2) 에 대한 전위는 바이폴라 트랜지스터 (Q1) 의 베이스-이미터 전압 (VBE1) 과 동일할 수도 있고, 이에 따라 전류들 (I2A 및 I2B) 은 다음의 식들 (11a) 및 (11b) 로 표현될 수도 있다:
Figure 112018107203613-pat00011
베이스-이미터 전압들 (VBE1 및 VBE2) 을 표현하는 식들 (1a) 및 (1b), 및 식들 (10), (11a) 및 (11b) 로부터, 전류 (I2) 는 다음의 식 (12) 로 표현될 수도 있다:
Figure 112018107203613-pat00012
전류 미러 (23) 가, 전류 (I0) 가 전류 (I2) 의 전류 레벨과 동일한 전류 레벨을 갖도록 전류 (I0) 를 출력하도록 구성되는 경우, 출력 전압 (Vout) 은, 예를 들어, 다음의 식 (13) 으로 표현될 수도 있다:
Figure 112018107203613-pat00013
열 온도 (Vt) 가 온도에 비례하여 증가하는 양의 온도 의존성을 갖는 한편, 베이스-이미터 전압 (VBE1) 이 음의 온도 의존성을 갖기 때문에, 출력 전압 (Vout) 의 온도 의존성은 식 (13) 으로부터 이해되는 바와 같이, N, R2, R3, R4(Vcc) 및 R7 을 적절히 조정하는 것에 의해 효과적으로 감소될 수도 있다.
추가적으로, 하나 이상의 실시형태들에서, 가변 저항 소자 (R4) 가 제공되지 않는 실시형태에서 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라, 가변 저항 소자 (R4) 의 특성을 선택하는 것에 의해, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성이 또한 감소될 수도 있다.
도 7 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (200) 는, PTAT 전류 생성 회로부 (26) 가 가변 저항 소자 (R4) 를 통합하지 않는 한편, 전류-전압 변환 회로부 (27) 가 출력 노드 (Nout) 와 접지선 (22) 사이에 접속되는 것을 제외하고는, 도 6 에 예시한 것과 유사하게 구성된다. 전류-전압 변환 회로부 (27) 는 직렬로 접속되는 저항 소자 (R8) 및 가변 저항 소자 (R5) 를 포함한다.
도 7 에 예시된 밴드갭 레퍼런스 회로 (200) 에서, 전류 (I2) 는 예를 들어, 다음의 식 (14) 로 표현될 수도 있다:
Figure 112018107203613-pat00014
이에 따라, 출력 전압 (Vout) 은, 예를 들어, 다음의 식 (15) 로 표현될 수도 있다:
Figure 112018107203613-pat00015
식 (15) 로부터 이해될 수도 있는 바와 같이, 출력 전압 (Vout) 의 온도 의존성은 N, R2, R3 및 R7 을 적절히 조정하는 것에 의해 감소될 수도 있다.
추가적으로, 하나 이상의 실시형태들에서, 가변 저항 소자 (R5) 가 제공되지 않는 실시형태에서 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라 가변 저항 소자 (R5) 의 특성을 적절히 선택하는 것에 의해 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성이 또한 감소될 수도 있다.
도 8 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (200) 는 도 6 에 예시된 구성과 도 7 에 예시된 구성의 조합으로서 구성된다. 도 8 에 예시된 구성에서, PTAT 전류 생성 회로부 (25) 는 가변 저항 소자 (R4) 를 통합한다. 추가적으로, 전류-전압 변환 회로부 (27) 는 출력 노드 (Nout) 와 접지선 (22) 사이에 접속된다. 전류-전압 변환 회로부 (27) 는 직렬로 접속되는 저항 소자 (R8) 및 가변 저항 소자 (R5) 를 포함한다.
도 8 에 예시된 구성에서, 출력 전압 (Vout) 은, 예를 들어, 다음의 식 (16) 으로 표현될 수도 있다:
Figure 112018107203613-pat00016
하나 이상의 실시형태들에서, N, R3, R4(Vcc) 및 R7 은 식 (16) 에 근거하여, 생성된 출력 전압 (Vout) 을 온도에 덜 의존하게 하거나 또는 온도 의존성이 없게 하도록 조정된다.
가변 저항 소자들 (R4 및 R5) 의 특성들은, 가변 저항 소자들 (R4 및 R5) 이 제공되지 않는 경우 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성을 감소시키도록 조정된다.
도 9 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (300) 는 전원선 (31), 접지선 (32), 전류 미러 (33), 제 1 및 제 2 연산 증폭기들 (34-1 및 34-2), 저항 소자 (R3), 가변 저항 소자 (R4), 바이폴라 트랜지스터들 (Q1, Q2, Q3) 및 전류-전압 변환 회로부 (36) 를 포함한다. 게다가, 하나의 실시형태에서, 전원선 (31) 에는 전원 전압 (Vcc) 이 공급되고, 접지선 (32) 은 접지된다.
하나 이상의 실시형태들에서, 전류 미러 (33) 는 제 1 및 제 2 전류들 (I1 및 I2), 제 3 전류 (I0), 및 제 4 전류 (I3) 를 출력하도록 구성된다. 전류들 (I0, I1, I2 및 I3) 은 동일한 전류 레벨을 가질 수도 있다. 다양한 실시형태들에서, 전류 미러 (33) 는 PMOS 트랜지스터들 (MP0, MP1, MP2 및 MP3) 을 포함한다. PMOS 트랜지스터들 (MP0, MP1, MP2 및 MP3) 은 공통으로-접속된 게이트들을 가질 수도 있고, 그 소스들은 공통으로 전원선 (31) 에 접속될 수도 있다. 게다가, PMOS 트랜지스터들 (MP1, MP2 및 MP3) 의 드레인들은 각각 제 1, 제 2 및 제 3 노드들 (N1, N2 및 N3) 에 접속될 수도 있고, PMOS 트랜지스터 (MP0) 의 드레인은 출력 노드 (Nout) 에 접속될 수도 있다.
하나 이상의 실시형태들에서, 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 은, 각각 pn 접합을 통합하는 제 1, 제 2 및 제 3 pn 접합 소자들로서 각각 동작한다. 하나 이상의 실시형태들에서, NPN 트랜지스터들은 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 로서 사용된다. 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스들은 바이폴라 트랜지스터 (Q3) 의 콜렉터에 공통으로 접속될 수도 있다. 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 콜렉터들은 각각 제 1, 제 2 및 제 3 노드들 (N1, N2 및 N3) 에 접속될 수도 있다. 하나 이상의 실시형태들에서, 바이폴라 트랜지스터들 (Q1 및 Q3) 의 이미터들은 접지선 (32) 에 접속되고, 바이폴라 트랜지스터 (Q2) 의 이미터는 저항 소자 (R3) 및 가변 저항 소자 (R4) 를 통해 접지선 (32) 에 접속된다. 상기 접속들은 각각 제 1, 제 2, 및 제 4 전류들 (I1, I2 및 I3) 이 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스-이미터 pn 접합들을 통하여 순방향들로 흐르는 것을 허용한다.
하나 이상의 실시형태들에서, 바이폴라 트랜지스터들 (Q1 및 Q3) 의 베이스-이미터 접합들은 동일한 면적을 갖는다. 게다가, 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 접합의 면적은 바이폴라 트랜지스터들 (Q1 및 Q3) 의 베이스-이미터 접합들의 면적의 N 배일 수도 있고, 여기서 N 은 1 보다 큰 수이다.
다양한 실시형태들에서, 제 1 연산 증폭기 (34-1) 는 제 1 노드 (N1) 에 접속된 제 1 입력, 제 2 노드 (N2) 에 접속된 제 2 입력, 및 PMOS 트랜지스터들 (MP0, MP1, MP2 및 MP3) 의 게이트들에 접속된 출력을 갖는다. 제 1 입력은 반전 입력일 수도 있고, 제 2 입력은 비-반전 입력일 수도 있다. 제 1 연산 증폭기 (34-1) 는 제 1 및 제 2 전류들 (I1 및 I2) 을 제어하기 위해 전류 미러 (33) 의 PMOS 트랜지스터들 (MP1 및 MP2) 의 게이트들에 제어 전압을 출력할 수도 있다.
하나 이상의 실시형태들에서, 제 2 연산 증폭기 (34-2) 는 제 1 노드 (N1) 에 접속된 제 1 입력, 제 3 노드 (N3) 에 접속된 제 2 입력, 및 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스들에 접속된 출력을 갖는다. 제 1 입력은 비-반전 입력일 수도 있고, 제 2 입력은 반전 입력일 수도 있다. 제 2 연산 증폭기 (34-2) 는 제 1 및 제 3 전류들 (I1 및 I3) 을 제어하기 위해 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스들에 제어 전압을 출력할 수도 있다.
다양한 실시형태들에서, 제 1 및 제 2 연산 증폭기들 (34-1 및 34-2) 은 제 1, 제 2 및 제 3 노드들 (N1, N2 및 N3) 이 동일한 전위를 갖도록 PMOS 트랜지스터들 (MP1, MP2 및 MP3) 의 게이트들에 대한 전위 및 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스들에 대한 전위를 제어하도록 구성된다. 하나 이상의 실시형태들에서, 제 1, 제 2 및 제 3 노드들 (N1, N2 및 N3) 은 상기 제 1 및 제 2 연산 증폭기들 (34-1 및 34-2) 의 동작을 통하여 가상-쇼트된다. 하나 이상의 실시형태들에서, 전류 미러 (33) 및 연산 증폭기들 (34-1 및 34-2) 은 총괄하여 노드들 (N1, N2 및 N3) 을 동일한 전위로 제어하고 노드들 (N1, N2 및 N3) 에 동일한 전류 레벨의 전류들을 공급하도록 구성된 전류 공급 회로부로서 동작한다.
전류-전압 변환 회로부 (36) 는, 전류 미러 (33) 로부터 수신된 제 3 전류 (I0) 로부터 출력 전압 (Vout) 을 생성할 수도 있다. 하나 이상의 실시형태들에서, 전류-전압 변환 회로부 (36) 는 다이오드-접속된 바이폴라 트랜지스터 (Q0) 및 저항 소자들 (R9 및 R10) 을 포함한다. 게다가, 바이폴라 트랜지스터 (Q0) 의 베이스-이미터 접합은 바이폴라 트랜지스터들 (Q1 및 Q3) 의 베이스-이미터 접합들의 면적과 동일한 면적을 가질 수도 있다. 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 는 출력 노드 (Nout) 와 접지선 (32) 사이에 직렬로 접속될 수도 있다. 다양한 실시형태들에서, 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 의 위치들은 상호교환가능하다. 하나의 실시형태에서, 저항 소자 (R10) 는 출력 노드 (Nout) 와 접지선 (32) 사이에 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 와 병렬로 접속된다.
하나 이상의 실시형태들에서, 도 10 에 예시된 밴드갭 레퍼런스 회로 (300) 는 다음에 설명된 원리에 따라 감소된 온도 의존성으로 출력 전압 (Vout) 을 생성하도록 구성된다. 바이폴라 트랜지스터 (Q1) 를 통하여 흐르는 제 1 전류 (I1), 및 바이폴라 트랜지스터 (Q2), 저항 소자 (R3) 및 가변 저항 소자 (R4) 를 통하여 흐르는 제 2 전류 (I2) 는 양자 모두가 양의 온도 의존성을 갖는 PTAT 전류들이다. 이러한 실시형태에서, 바이폴라 트랜지스터들 (Q1, Q2), 저항 소자 (R3) 및 가변 저항 소자 (R4) 는 총칭하여 PTAT 전류 생성 회로부 (35) 로 지칭될 수도 있다.
전류-전압 변환 회로부 (36) 에 공급된 제 3 전류 (I0) 는 또한, 전류 (I0) 가 전류들 (I1 및 I2) 과 동일한 전류 레벨 (I) 을 갖기 때문에 PTAT 전류일 수도 있다. 전류-전압 변환 회로부 (36) 는 제 3 전류 (I0) 를 양의 온도 의존성을 갖는 전류 (I0A) 및 감소된 온도 의존성을 갖는 전류 (I0B) 로 분할하고, 전류 (I0B) 에 의해 저항 소자 (R10) 에 걸쳐 생성된 전압을 출력 전압 (Vout) 으로서 출력하도록 구성될 수도 있다. 이에 따라, 밴드갭 레퍼런스 회로 (300) 는 출력 전압 (Vout) 의 온도 의존성을 감소시킬 수도 있다. 다양한 실시형태들에서, 밴드갭 레퍼런스 회로 (300) 는 다음에 설명되는 바와 같이 출력 전압 (Vout) 을 생성한다.
도 9 에 예시된 구성에서, 그리고 하나 이상의 실시형태들에서, 제 1, 제 2 및 제 3 전류들 (I1, I2 및 I0) 은 동일한 전류 레벨 (I) 을 가지며, 이는 다음의 식 (17) 로 표현될 수도 있다:
Figure 112018107203613-pat00017
제 3 전류 (I0) 는 제 1 및 제 2 전류들 (I1 및 I2) 과 동일한 전류 레벨 (I) 을 갖고 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 를 통하여 흐르는 전류 (I0A) 와 저항 소자 (R10) 를 통하여 흐르는 전류 (I0B) 의 합 전류로서 생성되기 때문에, 다음의 식 (18) 이 성립한다:
Figure 112018107203613-pat00018
바이폴라 트랜지스터 (Q0) 의 베이스-이미터 전압 (VBE0) 및 저항 소자들 (R9 및 R10) 에 걸친 전압 강하들에 대하여, 다음의 식 (19) 가 성립한다:
Figure 112018107203613-pat00019
식들 (17) 내지 (19) 로부터, 전류 (I0B) 는 다음의 식 (20) 으로 표현될 수도 있다:
Figure 112018107203613-pat00020
출력 전압 (Vout) 은, 예를 들어, 다음의 식 (21) 로 표현될 수도 있다:
Figure 112018107203613-pat00021
열 전압 (Vt) 은 온도에 비례하여 증가하는 양의 온도 의존성을 갖는 한편 베이스-이미터 전압 (VBE0) 은 음의 온도 의존성을 갖기 때문에, 출력 전압 (Vout) 의 온도 의존성은 N, R3, R4(Vcc) 및 R9 를 적절히 조정하는 것에 의해 효과적으로 감소될 수 있다.
추가적으로, 식 (21) 로부터 이해되는 바와 같이, 가변 저항 소자 (R4) 가 제공되지 않는 실시형태에서 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라 가변 저항 소자 (R4) 의 특성을 적절히 선택하는 것에 의해 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성이 또한 감소될 수 있다.
도 10 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (300) 는, PTAT 전류 생성 회로부 (37) 가 가변 저항 소자 (R4) 를 통합하지 않고 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 에 가변 저항 소자 (R5) 가 직렬로 접속되는 전류-전압 변환 회로부 (38) 가 사용되는 것을 제외하고는, 도 9 에 예시한 것과 유사하게 구성된다. 하나 이상의 실시형태들에서, 바이폴라 트랜지스터 (Q0), 저항 소자 (R9) 및 가변 저항 소자 (R5) 가 접속되는 순서는 상호교환가능하다.
하나 이상의 실시형태들에서, 제 1, 제 2 및 제 3 전류들 (I1, I2 및 I0) 은 동일한 전류 레벨 (I) 을 갖고, 이는 다음의 식 (22) 로 표현될 수도 있다:
Figure 112018107203613-pat00022
베이스-이미터 전압 (VBE0) 및 저항 소자들 (R9 및 R10) 에 걸친 전압 강하들에 대해서, 다음의 식 (23) 이 성립한다:
Figure 112018107203613-pat00023
식들 (18), (22) 및 (23) 으로부터, 전류 (I0B) 는 다음의 식 (24) 로 표현될 수도 있다:
Figure 112018107203613-pat00024
출력 전압 (Vout) 은, 예를 들어, 다음의 식 (25) 로 표현될 수도 있다:
Figure 112018107203613-pat00025
열 전압 (Vt) 은 온도에 비례하여 증가하는 양의 온도 의존성을 갖는 한편 베이스-이미터 전압 (VBE1) 은 음의 온도 의존성을 갖기 때문에, 식 (25) 로부터 이해되는 바와 같이, 출력 전압의 온도 의존성은 N, R3, R9 및 R5(Vcc) 를 적절히 조정하는 것에 의해 감소될 수 있다.
추가적으로, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성은, 가변 저항 소자 (R5) 가 제공되지 않는 실시형태에서 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라 가변 저항 소자 (R5) 의 특성을 적절히 선택하는 것에 의해 효과적으로 감소될 수 있다.
도 11 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (300) 는 도 9 에 예시된 구성과 도 10 에 예시된 구성의 조합으로서 구성된다, 도 11 에 예시된 구성에서, PTAT 전류 생성 회로부 (35) 는 가변 저항 소자 (R4) 를 통합한다. 추가적으로, 저항 소자 (R5) 가 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 와 직렬로 접속되는, 전류-전압 변환 회로부 (38) 가 사용된다.
도 11 에 예시된 구성에서, 출력 전압 (Vout) 은, 예를 들어, 다음의 식 (26) 으로 표현될 수도 있다:
Figure 112018107203613-pat00026
하나 이상의 실시형태들에서, N, R3, R4(Vcc), R5(Vcc) 및 R9 는 식 (26) 에 근거하여, 생성된 출력 전압 (Vout) 을 온도에 덜 의존하게 하거나 또는 온도 의존성이 없게 하도록 조정된다.
가변 저항 소자들 (R4 및 R5) 의 특성들은, 가변 저항 소자들 (R4 및 R5) 이 제공되지 않는 실시형태에 대해 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성을 감소시키도록 조정된다.
도 12 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (400) 는 전원선 (41), 접지선 (42), 제 1 전류 미러 (43), 제 1 연산 증폭기 (44), 저항 소자 (R3), 가변 저항 소자 (R4), 바이폴라 트랜지스터들 (Q1, Q2, Q3), 전류-전압 변환 회로부 (46), 제 2 전류 미러 (47), 및 제 2 연산 증폭기 (48) 를 포함한다. 하나의 실시형태에서, 전원선 (41) 에는 전원 전압 (Vcc) 이 공급되고, 접지선 (42) 은 접지된다.
하나 이상의 실시형태들에서, 제 1 전류 미러 (43) 는 제 1 및 제 2 전류들 (I1 및 I2), 제 3 전류 (I0), 및 제 4 전류 (I3) 를 출력하도록 구성된다. 전류들 (I0, I1, I2 및 I3) 은 동일한 전류 레벨을 가질 수도 있다. 하나 이상의 실시형태들에서, 제 1 전류 미러 (43) 는 PMOS 트랜지스터들 (MP0, MP1, MP2 및 MP3) 을 포함한다. PMOS 트랜지스터들 (MP0, MP1, MP2 및 MP3) 은 공통으로-접속된 게이트들을 가질 수도 있고, 그 소스들은 공통으로 전원선 (41) 에 접속될 수도 있다. 게다가, PMOS 트랜지스터들 (MP1, MP2 및 MP3) 의 드레인들은 각각 노드들 (N1, N2 및 N3) 에 접속될 수도 있고, PMOS 트랜지스터 (MP0) 의 드레인은 출력 노드 (Nout) 에 접속될 수도 있다.
하나 이상의 실시형태들에서, 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 은, 각각 pn 접합을 통합하는 제 1, 제 2 및 제 3 pn 접합 소자들로서 각각 동작한다. 하나 이상의 실시형태들에서, NPN 트랜지스터들은 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 로서 사용된다. 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스들은 바이폴라 트랜지스터 (Q3) 의 콜렉터에 공통으로 접속될 수도 있다. 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 콜렉터들은 각각 제 1, 제 2 및 제 3 노드들 (N1, N2 및 N3) 에 접속될 수도 있다. 바이폴라 트랜지스터들 (Q1 및 Q3) 의 이미터들은 접지선 (42) 에 접속될 수도 있고, 바이폴라 트랜지스터 (Q2) 의 이미터는 저항 소자 (R3) 및 가변 저항 소자 (R4) 를 통해 접지선 (42) 에 접속될 수도 있다. 제 2 및 제 4 전류들 (I1, I2 및 I3) 은 각각 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스-이미터 pn 접합들을 통하여 순방향들로 흐를 수도 있다.
하나 이상의 실시형태들에서, 바이폴라 트랜지스터들 (Q1 및 Q3) 의 베이스-이미터 접합들은 동일한 면적을 갖고, 바이폴라 트랜지스터 (Q2) 의 베이스-이미터 접합의 면적은 바이폴라 트랜지스터들 (Q1 및 Q3) 의 베이스-이미터 접합들의 면적의 N 배이고, 여기서 N 은 1 보다 큰 수이다.
다양한 실시형태들에서, 제 1 연산 증폭기 (44) 는 제 1 노드 (N1) 에 접속된 제 1 입력, 제 2 노드 (N2) 에 접속된 제 2 입력, 및 PMOS 트랜지스터들 (MP0, MP1, MP2 및 MP3) 의 게이트들에 접속된 출력을 갖는다. 게다가, 제 1 연산 증폭기 (44) 는 전류들 (I0, I1, I2 및 I3) 을 제어하기 위해 제 1 전류 미러 (43) 의 PMOS 트랜지스터들 (MP0, MP1, MP2 및 MP3) 의 게이트들에 제어 전압을 출력하도록 구성될 수도 있다. 다양한 실시형태들에서, 연산 증폭기 (44) 는 제 1 및 제 2 노드들 (N1 및 N2) 이 동일한 전위를 갖도록 PMOS 트랜지스터들 (MP0, MP1, MP2 및 MP3) 의 게이트들의 전위를 제어한다. 제 1 및 제 2 노드들 (N1 및 N2) 은 상기 제 1 연산 증폭기 (44) 의 동작을 통하여 가상-쇼트될 수도 있다. 하나 이상의 실시형태들에서, 제 1 전류 미러 (43) 및 연산 증폭기 (44) 는 노드들 (N1 및 N2) 을 동일한 전위로 제어하고 노드들 (N1 및 N2) 에 동일한 전류 레벨의 전류들을 공급하도록 구성된 전류 공급 회로부로서 함께 동작한다.
전류-전압 변환 회로부 (46) 는 제 1 전류 미러 (43) 로부터 수신된 제 3 전류 (I0) 에 응답하여 출력 전압 (Vout) 을 생성할 수도 있다. 하나 이상의 실시형태들에서, 전류-전압 변환 회로부 (46) 는, 다이오드-접속된 바이폴라 트랜지스터 (Q0) 및 저항 소자들 (R9 및 R10) 을 포함한다. 바이폴라 트랜지스터 (Q0) 의 베이스-이미터 접합은 바이폴라 트랜지스터들 (Q1 및 Q3) 의 베이스-이미터 접합들의 면적과 동일한 면적을 가질 수도 있다. 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 는 출력 노드 (Nout) 와 접지선 (42) 사이에 직렬로 접속될 수도 있다. 하나 이상의 실시형태들에서, 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 의 위치들은 상호교환가능하다. 게다가, 저항 소자 (R10) 는 출력 노드 (Nout) 와 접지선 (42) 사이에 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 와 병렬로 접속될 수도 있다.
하나 이상의 실시형태들에서, 제 2 전류 미러 (47) 는 제 5 전류 (I4) 를 제 3 노드 (N3) 에 출력하고 제 6 전류 (I5) 를 전류-전압 변환 회로부 (46) 에 출력하도록 구성된다. 전류-전압 변환 회로부 (46) 는 제 1 전류 미러 (43) 로부터의 제 3 전류 (I0) 와 제 2 전류 미러 (47) 로부터의 제 6 전류 (I5) 의 합 전류를 수신할 수도 있다. 제 2 전류 미러 (47) 의 미러비는 A:1 일 수도 있고, 이에 따라 제 6 전류 (I5) 의 전류 레벨은 제 5 전류 (I4) 의 전류 레벨의 1/A 배일 수도 있다. 하나 이상의 실시형태들에서, 제 2 전류 미러 (47) 는 PMOS 트랜지스터들 (MP4 및 MP5) 을 포함한다. PMOS 트랜지스터들 (MP4 및 MP5) 은 공통으로-접속된 게이트들을 가질 수도 있고, 그 소스들은 공통으로 전원선 (41) 에 접속될 수도 있다. PMOS 트랜지스터 (MP4) 의 드레인은 노드 (N3) 에 접속될 수도 있고, PMOS 트랜지스터 (MP5) 의 드레인은 전류-전압 변환 회로부 (46) 에 접속될 수도 있다. 하나 이상의 실시형태들에서, PMOS 트랜지스터들 (MP4 및 MP5) 은 PMOS 트랜지스터들 (MP4 및 MP5) 이 동일한 게이트 길이 (L) 를 갖는 한편 PMOS 트랜지스터 (MP4) 의 게이트 폭 (WMP4) 이 PMOS 트랜지스터 (MP5) 의 게이트 폭 (WMP5) 의 A 배가 되도록 설계된다.
하나 이상의 실시형태들에서, 제 2 연산 증폭기 (48) 는 제 5 및 제 6 전류들 (I4 및 I5) 을 제어하기 위해 제 2 전류 미러 (47) 의 PMOS 트랜지스터들 (MP4 및 MP5) 의 게이트들에 제어 전압을 출력한다. 제 2 연산 증폭기 (48) 는 제 2 및 제 3 노드들 (N2 및 N3) 이 동일한 전위를 갖도록 PMOS 트랜지스터들 (MP4 및 MP5) 의 전위를 제어하도록 구성될 수도 있다. 제 2 및 제 3 노드들 (N2 및 N3) 은 제 2 연산 증폭기 (48) 에 의해 가상-쇼트될 수도 있다.
하나 이상의 실시형태들에서, 도 12 에 예시된 밴드갭 레퍼런스 회로 (400) 는 다음에서 설명된 동작을 통하여 출력 전압 (Vout) 을 출력하도록 구성된다.
다양한 실시형태들에서, 제 1, 제 2 및 제 4 전류들 (I1, I2 및 I3) 은 콜렉터 전류들로서 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 에 공급되는 한편 제 1, 제 2 및 제 4 전류들 (I1, I2 및 I3) 은 동일한 전류 레벨을 갖도록 제어되기 때문에, 제 2 전류 미러 (47) 로부터 제 3 노드 (N3) 에 공급되는 제 5 전류 (I4) 는 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스 전류들의 합 전류이다. 이에 따라, 제 2 전류 미러 (47) 로부터 전류-전압 변환 회로부 (46) 에 공급되는 제 6 전류 (I5) 는, 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스 전류들에 의존한다.
하나의 실시형태에서, 이미터-접지된 바이폴라 트랜지스터의 베이스 전류는 콜렉터 전류보다 훨씬 작고, 따라서 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스 전류들의 합 전류인 전류 (I4) 는 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 콜렉터 전류들인 전류들 (I1, I2 및 I3) 보다 훨씬 작은 것으로 간주될 수 있다. 게다가, 전류 (I5) 는, 전류 (I0) 의 전류 레벨이 전류들 (I1, I2 및 I3) 의 전류 레벨과 동일하고 전류 (I5) 가 전류 (I4) 의 1/A 배이기 때문에, 전류 (I0) 보다 훨씬 작은 것으로 간주될 수 있다.
이러한 실시형태에서, 제 1 근사로, 밴드갭 레퍼런스 회로 (400) 의 출력 전압 (Vout) 은 도 9 에 예시된 밴드갭 레퍼런스 회로 (300) 의 경우와 마찬가지로, 예를 들어, 상기 설명된 식 (21) 로 표현될 수도 있다. 이에 따라, 출력 전압 (Vout) 의 온도 의존성은 N, R3, R4(Vcc) 및 R9 를 적절히 조정하는 것에 의해 효과적으로 감소될 수 있다. 추가적으로, 하나 이상의 실시형태들에서, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성은 또한, 가변 저항 소자 (R4) 가 제공되지 않는 실시형태에서 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라 가변 저항 소자 (R4) 의 특성을 적절히 선택하는 것에 의해 감소될 수 있다.
전류 미러 (47) 로부터 전류-전압 변환 회로부 (46) 에 공급되는 전류 (I5) 는, 출력 전압 (Vout) 의 비-선형 온도 의존성을 보상하는데 사용될 수도 있다. 식 (21) 로부터 이해되는 바와 같이, 출력 전압 (Vout) 은 베이스-이미터 전압 (VBE0) 에 의존한다. 일반적으로, 바이폴라 트랜지스터의 베이스-이미터 전압은 비-선형 음의 온도 의존성을 갖는 것으로 알려져 있다. 한편, 열 전압 (Vt) 은 절대 온도 (T) 에 비례하여, 선형 온도 의존성을 갖는다. 이에 따라, 하나 이상의 실시형태들에서, 출력 전압 (Vout) 의 비-선형 온도 의존성은, 단지 전류 (I0) 만이 전류-전압 변환 회로부 (46) 에 공급되는 경우에는 완전히 해소되지 않는다. 전류 (I5) 는 바이폴라 트랜지스터들 (Q1, Q2 및 Q3) 의 베이스 전류들의 전류 레벨에 비례하는 전류 레벨을 갖고, 따라서 비-선형 온도 의존성을 보인다. 도 12 에 예시된 밴드갭 레퍼런스 회로는 베이스-이미터 전압 (VBE0) 의 비-선형 온도 의존성의 보상을 위해 전류 (I0) 에 더하여 전류 (I5) 를 전류-전압 변환 회로부 (46) 에 공급하는 것에 의해 출력 전압 (Vout) 의 온도 의존성을 추가로 감소시킬 수도 있다.
도 13 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (400) 는, PTAT 전류 생성 회로부 (49) 가 가변 저항 소자 (R4) 를 통합하지 않고 가변 저항 소자 (R5) 가 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 와 직렬로 접속되는 전류-전압 변환 회로부 (50) 가 사용되는 것을 제외하고는, 도 12 에 예시한 것과 유사하게 구성된다. 하나 이상의 실시형태들에서, 바이폴라 트랜지스터 (Q0), 저항 소자 (R9) 및 가변 저항 소자 (R5) 가 접속되는 순서는 상호교환가능하다.
도 12 에 예시된 밴드갭 레퍼런스 회로 (400) 에 대한 논의가 또한 도 13 에 예시된 밴드갭 레퍼런스 회로 (400) 에도 또한 적용가능할 수도 있다. 제 1 근사로, 도 13 에 예시된 밴드갭 레퍼런스 회로 (400) 의 출력 전압 (Vout) 은, 도 10 에 예시된 밴드갭 레퍼런스 회로 (300) 의 경우와 마찬가지로, 예를 들어, 상기 설명된 식 (25) 로 표현될 수도 있다. 이에 따라, 하나 이상의 실시형태들에서, 출력 전압 (Vout) 의 온도 의존성은 N, R3, R9 및 R5(Vcc) 를 적절히 조정하는 것에 의해 효과적으로 감소될 수 있다. 추가적으로, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성은 또한, 가변 저항 소자 (R5) 가 제공되지 않는 실시형태에서 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라 가변 저항 소자 (R5) 의 특성을 적절히 선택하는 것에 의해 감소될 수 있다.
도 14 에 예시한 바와 같은, 하나 이상의 실시형태들에서, 밴드갭 레퍼런스 회로 (400) 는 도 12 에 예시된 구성과 도 13 에 예시된 구성의 조합으로서 구성된다. 도 14 에 예시된 구성에서, PTAT 전류 생성 회로부 (45) 는 저항 소자 (R4) 를 통합한다. 추가적으로, 가변 저항 소자 (R5) 가 바이폴라 트랜지스터 (Q0) 및 저항 소자 (R9) 와 직렬로 접속되는 전류-전압 변환 회로부 (50) 가 사용된다.
도 12 및 도 13 에 예시된 밴드갭 레퍼런스 회로 (400) 에 대한 논의들이 또한 도 14 에 예시된 것에도 또한 적용가능할 수도 있다. 제 1 근사로, 도 14 에 예시된 밴드갭 레퍼런스 회로 (400) 의 출력 전압 (Vout) 은, 도 11 에 예시된 밴드갭 레퍼런스 회로 (300) 의 경우와 마찬가지로, 예를 들어, 상기 설명된 식 (26) 으로 표현될 수도 있다. 하나 이상의 실시형태들에서, N, R3, R4(Vcc), R5(Vcc) 및 R9 는 식 (26) 에 근거하여, 생성된 출력 전압 (Vout) 이 온도에 덜 의존하게 하거나 또는 온도 의존성이 없게 하도록 조정된다. 추가적으로, 가변 저항 소자들 (R4 및 R5) 의 특성들은, 가변 저항 소자들 (R4 및 R5) 이 제공되지 않는 경우에 대해 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성에 따라, 출력 전압 (Vout) 의 전원 전압 (Vcc) 에 대한 의존성을 감소시키도록 선택된다.
하나의 실시형태에서, 밴드갭 레퍼런스 회로를 동작시키기 위한 방법은 전원선에 접속된 전류 미러를 통해 제 1 노드에 제 1 전류를 공급하는 단계를 포함한다. 게다가, 제 2 전류는 전류 미러에 의해 제 1 노드와 가상-쇼트된 제 2 노드에 공급된다. 방법은 제 1 pn 접합 소자를 통하여 제 1 노드로부터 접지선으로 제 1 전류가 흐르게 하는 단계를 더 포함한다.
추가적으로, 방법은 제 2 pn 접합 소자 및 가변 저항 소자를 통하여 제 2 노드로부터 접지선으로 제 2 전류가 흐르게 하는 단계를 포함한다. 가변 저항 소자는 전원선에 공급되는 전원 전압에 의존하는 저항을 갖도록 구성된다.
본 개시의 다양한 실시형태들은 위에서 구체적으로 설명되었지만, 당업자는 본 개시에서 개시된 기법들이 다양한 변경들로 구현될 수도 있다는 것을 인식할 것이다.

Claims (20)

  1. 밴드갭 레퍼런스 회로로서,
    전원선에 접속된 제 1 전류 미러로서,
    제 1 노드에 제 1 전류를 공급하고;
    제 2 노드에 제 2 전류를 공급하되, 상기 제 2 노드는 상기 제 1 노드에 가상-쇼트되고, 상기 제 2 전류는 제 1 가변 저항 소자를 통해 공급되며; 그리고
    출력 노드에 제 3 전류를 공급하도록 구성된, 상기 제 1 전류 미러;
    상기 제 2 노드와 접지선 사이의, 상기 전원선에 공급되는 전원 전압에 의존하는 저항을 갖는 제 1 가변 저항 소자; 및
    상기 출력 노드와 상기 접지선 사이의 전류-전압 변환 회로부로서, 상기 전류-전압 변환 회로부는 제 4 가변 저항 소자를 포함하고, 상기 제 4 가변 저항 소자는 상기 전원 전압에 의존하는 저항을 갖는, 상기 전류-전압 변환 회로부를 포함하는, 밴드갭 레퍼런스 회로.
  2. 제 1 항에 있어서,
    상기 제 1 노드와 접지선 사이에 접속된 제 1 pn 접합 소자;
    상기 제 1 가변 저항 소자와 직렬로 접속된 제 2 pn 접합 소자; 및
    상기 제 2 노드와 상기 접지선 사이에, 상기 제 1 가변 저항 소자 및 상기 제 2 pn 접합 소자와 직렬로 접속된 제 1 저항 소자를 더 포함하는, 밴드갭 레퍼런스 회로.
  3. 제 1 항에 있어서,
    상기 제 1 전류 미러의 제 1 출력과 상기 제 2 노드 사이에 제 2 가변 저항 소자를 더 포함하고, 상기 제 1 전류 미러는 상기 제 1 출력으로 상기 제 2 전류를 출력하도록 구성되고, 상기 제 2 가변 저항 소자는 상기 전원 전압에 의존하는 저항을 갖는, 밴드갭 레퍼런스 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전류 미러의 제 2 출력과 상기 제 1 노드 사이에 제 3 가변 저항 소자를 더 포함하고, 상기 제 1 전류 미러는 상기 제 2 출력으로 상기 제 1 전류를 출력하도록 구성되고, 상기 제 3 가변 저항 소자는 상기 전원 전압에 의존하는 저항을 갖는, 밴드갭 레퍼런스 회로.
  5. 제 1 항에 있어서,
    상기 제 1 노드와 접지선 사이에 접속된 제 1 pn 접합 소자; 및
    상기 제 2 노드와 상기 접지선 사이에 접속된 제 2 pn 접합 소자를 더 포함하고,
    상기 제 1 pn 접합 소자는 제 1 다이오드-접속된 바이폴라 트랜지스터를 포함하고,
    상기 제 2 pn 접합 소자는 제 2 다이오드-접속된 바이폴라 트랜지스터를 포함하는, 밴드갭 레퍼런스 회로.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제 1 노드와 상기 접지선 사이에, 상기 제 1 pn 접합 소자와 병렬로 접속되는 제 2 저항 소자; 및
    상기 제 2 노드와 상기 접지선 사이에, 상기 제 2 pn 접합 소자와 병렬로 접속되는 제 3 저항 소자를 더 포함하는, 밴드갭 레퍼런스 회로.
  8. 삭제
  9. 제 5 항에 있어서,
    상기 전류-전압 변환 회로부는,
    상기 출력 노드와 상기 접지선 사이의 제 3 pn 접합 소자; 및
    상기 제 3 pn 접합 소자 및 상기 제 4 가변 저항 소자와 병렬로 접속된 제 5 저항 소자를 더 포함하는, 밴드갭 레퍼런스 회로.
  10. 제 9 항에 있어서,
    상기 전류-전압 변환 회로부는, 상기 출력 노드와 상기 접지선 사이에, 상기 제 3 pn 접합 소자 및 상기 제 4 가변 저항 소자와 직렬로 접속되는 제 6 저항 소자를 더 포함하는, 밴드갭 레퍼런스 회로.
  11. 제 9 항에 있어서.
    상기 제 1 pn 접합 소자는 제 1 바이폴라 트랜지스터를 포함하고,
    상기 제 2 pn 접합 소자는 제 2 바이폴라 트랜지스터를 포함하고,
    상기 밴드갭 레퍼런스 회로는 제 3 노드와 상기 접지선 사이의 제 3 바이폴라 트랜지스터를 더 포함하고,
    상기 제 1 바이폴라 트랜지스터, 상기 제 2 바이폴라 트랜지스터 및 상기 제 3 바이폴라 트랜지스터의 베이스들은 상기 제 3 바이폴라 트랜지스터의 콜렉터에 공통으로 접속되고,
    상기 제 1 전류 미러는 상기 제 3 노드에 제 4 전류를 출력하도록 구성되고,
    상기 제 1 노드, 상기 제 2 노드 및 상기 제 3 노드는 서로 가상-쇼트되고,
    상기 제 1 전류는 상기 제 1 바이폴라 트랜지스터의 콜렉터를 통하여 흐르고,
    상기 제 2 전류는 상기 제 2 바이폴라 트랜지스터의 콜렉터를 통하여 흐르고,
    상기 제 4 전류는 상기 제 3 바이폴라 트랜지스터의 상기 콜렉터를 통하여 흐르는, 밴드갭 레퍼런스 회로.
  12. 제 11 항에 있어서,
    제 2 전류 미러로서,
    상기 제 3 노드에 제 5 전류를 공급하고;
    상기 전류-전압 변환 회로부에 제 6 전류를 공급하도록 구성된, 상기 제 2 전류 미러;
    상기 제 1 노드에 접속된 제 1 입력 및 상기 제 2 노드에 접속된 제 2 입력을 포함하는 제 1 연산 증폭기로서, 상기 제 1 연산 증폭기는:
    상기 제 1 전류, 상기 제 2 전류, 상기 제 3 전류, 및 상기 제 4 전류를 제어하기 위해 상기 제 1 전류 미러에 제 1 제어 전압을 출력하도록 구성되는, 상기 제 1 연산 증폭기; 및
    상기 제 1 노드에 접속된 제 1 입력 및 상기 제 3 노드에 접속된 제 2 입력을 포함하는 제 2 연산 증폭기로서, 상기 제 2 연산 증폭기는:
    상기 제 5 전류 및 상기 제 6 전류를 제어하기 위해 상기 제 2 전류 미러에 제 2 제어 전압을 출력하도록 구성되는, 상기 제 2 연산 증폭기를 더 포함하는, 밴드갭 레퍼런스 회로.
  13. 제 1 항에 있어서,
    상기 전원 전압에 의존하는 저항을 갖는 제 2 가변 저항 소자를 더 포함하고,
    상기 제 1 전류 미러는 상기 제 1 전류를 상기 제 2 가변 저항 소자를 통해 상기 제 1 노드에 공급하도록 추가로 구성되는, 밴드갭 레퍼런스 회로.
  14. 제 1 항에 있어서,
    상기 제 1 전류 미러와 상기 제 2 노드 사이에, 상기 제 1 가변 저항 소자와 직렬로 접속되는 제 2 저항 소자를 더 포함하고,
    상기 제 1 전류 미러는 상기 제 2 전류를 상기 제 1 가변 저항 소자 및 상기 제 2 저항 소자를 통해 상기 제 2 노드에 공급하도록 추가로 구성되는, 밴드갭 레퍼런스 회로.
  15. 제 13 항에 있어서,
    상기 제 1 전류 미러와 상기 제 2 노드 사이에, 상기 제 1 가변 저항 소자와 직렬로 접속되는 제 2 저항 소자; 및
    상기 제 1 전류 미러와 상기 제 1 노드 사이에, 상기 제 2 가변 저항 소자와 직렬로 접속되는 제 3 저항 소자를 더 포함하고,
    상기 제 1 전류 미러는 추가로:
    상기 제 2 전류를 상기 제 1 가변 저항 소자 및 상기 제 2 저항 소자를 통해 상기 제 2 노드에 공급하고;
    상기 제 1 전류를 상기 제 2 가변 저항 소자 및 상기 제 3 저항 소자를 통해 상기 제 1 노드에 공급하도록 구성되는, 밴드갭 레퍼런스 회로.
  16. 삭제
  17. 제 1 항에 있어서,
    상기 전류-전압 변환 회로부는,
    제 3 pn 접합 소자; 및
    제 4 저항 소자를 더 포함하고,
    상기 제 3 pn 접합 소자 및 상기 제 1 가변 저항 소자는 상기 출력 노드와 상기 접지선 사이에 직렬로 접속되고,
    상기 제 4 저항 소자는 상기 출력 노드와 상기 접지선 사이에 있고 상기 제 3 pn 접합 소자 및 상기 제 1 가변 저항 소자와 병렬로 접속되는, 밴드갭 레퍼런스 회로.
  18. 제 1 항에 있어서,
    상기 제 1 가변 저항 소자는 상기 전원 전압이 공급되는 게이트를 갖는 NMOS 트랜지스터를 포함하는, 밴드갭 레퍼런스 회로.
  19. 밴드갭 레퍼런스 회로를 동작시키기 위한 방법으로서,
    전원선에 접속된 전류 미러를 통해 제 1 노드에 제 1 전류를 공급하는 단계;
    전원선에 접속된 전류 미러를 통해 제 2 노드에 제 2 전류를 공급하는 단계로서, 상기 제 2 노드는 상기 제 1 노드에 가상-쇼트되고, 상기 제 2 전류는 제 1 가변 저항 소자를 통해 공급되는, 상기 제 2 노드에 제 2 전류를 공급하는 단계; 및
    전원선에 접속된 전류 미러를 통해 출력 노드에 제 3 전류를 공급하는 단계를 포함하고,
    상기 방법은 추가로:
    제 1 pn 접합 소자를 통하여 상기 제 1 노드로부터 접지선으로 상기 제 1 전류가 흐르게 하는 단계; 및
    제 2 pn 접합 소자 및 상기 제 1 가변 저항 소자를 통하여 상기 제 2 노드로부터 상기 접지선으로 상기 제 2 전류가 흐르게 하는 단계로서, 상기 제 1 가변 저항 소자는 상기 전원선에 공급되는 전원 전압에 의존하는 저항을 갖는, 상기 제 2 전류가 흐르게 하는 단계를 포함하고,
    상기 방법은 추가로:
    제 4 가변 저항 소자를 통하여 상기 출력 노드로부터 상기 접지선으로 상기 제 3 전류가 흐르게 하는 단계로서, 상기 제 4 가변 저항 소자는 상기 전원선에 공급되는 상기 전원 전압에 의존하는 저항을 갖는, 상기 제 3 전류가 흐르게 하는 단계를 포함하는, 밴드갭 레퍼런스 회로를 동작시키기 위한 방법.
  20. 밴드갭 레퍼런스 시스템으로서,
    전원선에 접속된 전류 미러를 통해 제 1 노드에 제 1 전류를 공급하는 수단;
    전원선에 접속된 전류 미러를 통해 제 2 노드에 제 2 전류를 공급하는 수단으로서, 상기 제 2 노드는 상기 제 1 노드에 가상-쇼트되고, 상기 제 2 전류는 제 1 가변 저항 소자를 통해 공급되는, 상기 제 2 노드에 제 2 전류를 공급하는 수단; 및
    전원선에 접속된 전류 미러를 통해 출력 노드에 제 3 전류를 공급하는 수단을 포함하고,
    상기 시스템은 추가로:
    제 1 pn 접합 소자를 통하여 상기 제 1 노드로부터 접지선으로 상기 제 1 전류가 흐르게 하는 수단; 및
    제 2 pn 접합 소자 및 상기 제 1 가변 저항 소자를 통하여 상기 제 2 노드로부터 상기 접지선으로 상기 제 2 전류가 흐르게 하는 수단으로서, 상기 제 1 가변 저항 소자는 상기 전원선에 공급되는 전원 전압에 의존하는 저항을 갖는, 상기 제 2 전류가 흐르게 하는 수단을 포함하고,
    상기 시스템은 추가로:
    제 4 가변 저항 소자를 통하여 상기 출력 노드로부터 상기 접지선으로 상기 제 3 전류가 흐르게 하는 수단으로서, 상기 제 4 가변 저항 소자는 상기 전원선에 공급되는 상기 전원 전압에 의존하는 저항을 갖는, 상기 제 3 전류가 흐르게 하는 수단을 포함하는, 밴드갭 레퍼런스 시스템.
KR1020180130627A 2017-10-31 2018-10-30 밴드갭 레퍼런스 회로 KR102544302B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2017-211132 2017-10-31
JP2017211132A JP7086562B2 (ja) 2017-10-31 2017-10-31 バンドギャップリファレンス回路

Publications (2)

Publication Number Publication Date
KR20190049551A KR20190049551A (ko) 2019-05-09
KR102544302B1 true KR102544302B1 (ko) 2023-06-15

Family

ID=66243810

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180130627A KR102544302B1 (ko) 2017-10-31 2018-10-30 밴드갭 레퍼런스 회로

Country Status (4)

Country Link
US (1) US10379567B2 (ko)
JP (1) JP7086562B2 (ko)
KR (1) KR102544302B1 (ko)
CN (1) CN109725676A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109725672B (zh) * 2018-09-05 2023-09-08 南京浣轩半导体有限公司 一种带隙基准电路及高阶温度补偿方法
US10585447B1 (en) * 2018-11-09 2020-03-10 Dialog Semiconductor (Uk) Limited Voltage generator
CN112596576B (zh) * 2020-11-19 2024-02-02 北京智芯微电子科技有限公司 带隙基准电路
TWI783563B (zh) * 2021-07-07 2022-11-11 新唐科技股份有限公司 參考電流/電壓產生器與電路系統

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050110476A1 (en) * 2003-11-26 2005-05-26 Debanjan Mukherjee Trimmable bandgap voltage reference
JP2014086000A (ja) * 2012-10-26 2014-05-12 Sony Corp 基準電圧発生回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4345152B2 (ja) * 1999-01-14 2009-10-14 ソニー株式会社 起動回路およびそれを用いた電圧供給回路
US6501256B1 (en) * 2001-06-29 2002-12-31 Intel Corporation Trimmable bandgap voltage reference
KR100560652B1 (ko) * 2003-01-14 2006-03-16 삼성전자주식회사 전원 전압과 온도 변화에 둔감한 온도 검출 회로
CN100543632C (zh) * 2003-08-15 2009-09-23 Idt-紐威技术有限公司 采用cmos技术中电流模式技术的精确电压/电流参考电路
JP2006133916A (ja) * 2004-11-02 2006-05-25 Nec Electronics Corp 基準電圧回路
US7514987B2 (en) * 2005-11-16 2009-04-07 Mediatek Inc. Bandgap reference circuits
JP2007192718A (ja) * 2006-01-20 2007-08-02 Oki Electric Ind Co Ltd 温度センサ
US20080106247A1 (en) * 2006-11-06 2008-05-08 Virgil Ioan Gheorghiu Trimmed current mirror
US7834610B2 (en) * 2007-06-01 2010-11-16 Faraday Technology Corp. Bandgap reference circuit
JP2009217809A (ja) * 2008-02-12 2009-09-24 Seiko Epson Corp 基準電圧生成回路、集積回路装置および信号処理装置
JP5285371B2 (ja) * 2008-09-22 2013-09-11 セイコーインスツル株式会社 バンドギャップ基準電圧回路
CN101813960B (zh) * 2010-01-20 2013-10-23 香港应用科技研究院有限公司 一个精确的带隙基准源的双向微调方法和电路
US8638084B1 (en) * 2010-10-22 2014-01-28 Xilinx, Inc. Bandgap bias circuit compenastion using a current density range and resistive loads
JP5547684B2 (ja) * 2011-05-19 2014-07-16 旭化成エレクトロニクス株式会社 バンドギャップリファレンス回路
JP5535154B2 (ja) * 2011-09-02 2014-07-02 株式会社東芝 基準信号発生回路
JP2013058155A (ja) * 2011-09-09 2013-03-28 Seiko Instruments Inc 基準電圧回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050110476A1 (en) * 2003-11-26 2005-05-26 Debanjan Mukherjee Trimmable bandgap voltage reference
JP2014086000A (ja) * 2012-10-26 2014-05-12 Sony Corp 基準電圧発生回路

Also Published As

Publication number Publication date
JP7086562B2 (ja) 2022-06-20
CN109725676A (zh) 2019-05-07
JP2019082951A (ja) 2019-05-30
US20190129461A1 (en) 2019-05-02
KR20190049551A (ko) 2019-05-09
US10379567B2 (en) 2019-08-13

Similar Documents

Publication Publication Date Title
KR102544302B1 (ko) 밴드갭 레퍼런스 회로
US7323857B2 (en) Current source with adjustable temperature coefficient
JP4722502B2 (ja) バンドギャップ回路
US10152079B2 (en) Circuit arrangement for the generation of a bandgap reference voltage
JP4817825B2 (ja) 基準電圧発生回路
US7755344B2 (en) Ultra low-voltage sub-bandgap voltage reference generator
US6384586B1 (en) Regulated low-voltage generation circuit
JP2008108009A (ja) 基準電圧発生回路
JP2007524944A (ja) Ｃｍｏｓ定電圧発生器
US8461914B2 (en) Reference signal generating circuit
JP2007305010A (ja) 基準電圧生成回路
US7944272B2 (en) Constant current circuit
US20070200546A1 (en) Reference voltage generating circuit for generating low reference voltages
US7629785B1 (en) Circuit and method supporting a one-volt bandgap architecture
JP4799167B2 (ja) 基準電圧発生回路
JP4394106B2 (ja) 基準電流生成回路
KR100588735B1 (ko) 온도의 변화에 관계없는 기준전압과 기준전류를 공급하는기준전압 및 전류 발생기
US20120153997A1 (en) Circuit for Generating a Reference Voltage Under a Low Power Supply Voltage
JP6136480B2 (ja) バンドギャップリファレンス回路
JP2006031246A (ja) 基準電流発生回路
JP4445916B2 (ja) バンドギャップ回路
KR20040065326A (ko) 저전압 밴드갭 기준 발생기 회로
JP2013191095A (ja) バンドギャップリファレンス回路
KR101000858B1 (ko) 밴드 갭 기준 전압 발생기
JP2854762B2 (ja) 基準電圧発生回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant