JP4445916B2 - バンドギャップ回路 - Google Patents
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Description
このバンドギャップ回路は、電源電位VDDとノードNAの間に直列に接続されたNPN型のトランジスタQ1と抵抗R1、及び電源電位VDDとノードNBの間に接続されたNPN型のトランジスタQ2を有している。トランジスタQ1,Q2は、いずれもベースが電源電位VDDに接続され、順方向のダイオード接続となっている。
Vref =Vbe2+R2/R1×Vt×ln{(R2×Is1)/(R3×Is2)}
ここで、K=R2/R1×ln{(R2×Is1)/(R3×Is2)} とすると、
Vref =Vbe2+K×Vt となる。
ここで、前記第1の回路ブロックは、第1のボルテージフォロア回路と、第2の出力回路とを備えている。前記第1のボルテージフォロア回路は、第1の演算増幅器及び第1の出力回路を有し、前記第1の演算増幅器の逆相入力端子に温度に反比例するようにされた第1の電圧を入力し、前記第1の演算増幅器の出力側に接続された前記第1の出力回路により、前記第1の電圧に関連する電流に基づく電圧を前記第1の演算増幅器の正相入力端子に帰還させて構成している。更に、前記第2の出力回路は、前記第1の出力回路に流れる電流と同一の第1の電流を第1のノードに流入させる回路である。
前記第2の回路ブロックは、第2の演算増幅器及び第3の出力回路を有し、前記第2の演算増幅器の出力側に、温度に反比例した電流部分と温度に比例した電流部分を有する電流を流す前記第3の出力回路を接続して構成した第2のボルテージフォロア回路と、前記第2の演算増幅器の出力側に接続され、前記第3の出力回路に流れる電流と同一の第2の電流を出力させる第4の出力回路と、第3の演算増幅器及び第5の出力回路を有し、前記第3の演算増幅器の出力側に、温度に反比例した電流を流す前記第5の出力回路を接続して構成した第3のボルテージフォロア回路と、前記第3の演算増幅器の出力側に接続され、前記第5の出力回路に流れる電流と同一の第3の電流を出力させる第6の出力回路とを備えている。
そして、前記第2の電流から前記第3の電流を差し引いた差分電流を前記第1のノードに流入させて前記第1の電流と前記差分電流とを加算した電流を前記第3の回路ブロックに入力することを特徴としている。
このバンドギャップ回路は、温度に反比例する電流を生成する回路ブロック1と、温度に比例する電流を生成する回路ブロック2と、これらの回路ブロック1,2で生成された電流を加算して任意の比率に電流を減少させ、この減少させた電流に比例する電圧を出力する回路ブロック3とで構成されている。
まず、回路ブロック1において、演算増幅器13は、2つの入力端子の電位が同一電位になるように帰還動作する。今、ノードN1,N3が同電位の状態から、ノードN1の電位が上昇したとすると、演算増幅器13の出力電位も連動して上昇する。演算増幅器13の出力側は、PMOS11のゲートに接続されているので、この演算増幅器13の出力電位が上昇すると、PMOS11に流れる電流は減少する。PMOS11の電流が減少すると、NPN12のベース・エミッタ間電圧、即ちノードN1の電位が低下する。このような帰還動作を定常的に繰り返すことにより、ノードN1,N3が同電位となる。ここで、演算増幅器13の出力側は、PMOS11,21,28のゲートに共通接続されており、これらのPMOS11,21,28は、同一サイズに設定されているので、各PMOS11,21,28に流れる電流値は同じIaとなる。
V1=Vbe12=Vt×ln(Ia/Is12) ・・(1)
ここで、Vt=kT/q、Is12はNPN12の飽和電流、kはボルツマン定数、Tは絶対温度、qは電子の電荷量である。
Ib=Vbe12/R16
V3=Vbe22+Ia×R23=Vt×ln(Ia/Is22)+Ia×R23 ・・(2)
ここで、Is22は、NPN22の飽和電流である。
Ic=V3/R26=Vt×ln(Ia/Is22)/R26+Ia×R23/R26
V4=Vbe29=Vt×ln(Ia/Is29)
ここで、Is29は、NPN29の飽和電流である。
Id=V4/R32=Vbe29/R32=Vt×ln(Ia/Is29)/R32
Ic−Id=Vt×ln(Ia/Is22)/R26+Ia×R23/R26
−Vt×ln(Ia/Is29)/R32
ここで、NPN22,29は同一サイズに設定されているので、Is22=Is29である。また、抵抗26,32は同じ値に設定されているので、R26=R32である。従って、上式は、次のようになる。
Ic−Id=Ia×R23/R26
Ie=Ib+(Ic−Id)=Vbe12/R16+Ia×R23/R26
If=Ie/2=(Vbe12/R16+Ia×R23/R26)/2
VBG=R45×(Vbe12/R16+Ia×R23/R26)/2
VBG=(Vbe12+Ia×R23×R45/R26)/2 ・・(3)
Vt×ln(Ia/Is12)=Vt×ln(Ia/Is22)+Ia×R23
従って、
Ia×R23=Vt×ln(Ia/Is12)−Vt×ln(Ia/Is22)
=Vt×ln(Is22/Is12)
VBG={Vbe12+Vt×(R45/R26)×ln(Is22/Is12)}/2
ここで、(R45/R26)×ln(Is22/Is12)=K とすれば、バンドギャップ電圧VBGは次のように表現される。
VBG=(Vbe12+K×Vt)
(a) PMOS43,44のカレントミラー比を2:1にしているが、カレントミラー比は、この値に限定されない。
(b) PN接合素子としてバイポーラトランジスタのNPN12,22,29をダイオード接続して用いているが、これらのNPNを、PN接合を有するダイオードで置き換えることができる。
11,15,17,21,25,27,28,31,33,43,44 PMOS
12,22,29 NPN
13,14,24,30 演算増幅器
16,23,26,32,45 抵抗
34,35,41,42 NMOS
Claims (2)
- 温度に反比例する電流を生成する第1の回路ブロックと、
温度に比例する電流を生成する第2の回路ブロックと、
前記第1及び第2の回路ブロックで生成された電流を加算した後、この加算した電流を任意の比率に減少させ、この減少させた電流に比例する電圧を出力する第3の回路ブロックとを備えたバンドギャップ回路であって、
前記第1の回路ブロックは、
第1の演算増幅器及び第1の出力回路を有し、前記第1の演算増幅器の逆相入力端子に温度に反比例するようにされた第1の電圧を入力し、前記第1の演算増幅器の出力側に接続された前記第1の出力回路により、前記第1の電圧に関連する電流に基づく電圧を前記第1の演算増幅器の正相入力端子に帰還させて構成した第1のボルテージフォロア回路と、
前記第1の出力回路に流れる電流と同一の第1の電流を第1のノードに流入させる第2の出力回路とを備え、
前記第2の回路ブロックは、
第2の演算増幅器及び第3の出力回路を有し、前記第2の演算増幅器の出力側に、温度に反比例した電流部分と温度に比例した電流部分を有する電流を流す前記第3の出力回路を接続して構成した第2のボルテージフォロア回路と、
前記第2の演算増幅器の出力側に接続され、前記第3の出力回路に流れる電流と同一の第2の電流を出力させる第4の出力回路と、
第3の演算増幅器及び第5の出力回路を有し、前記第3の演算増幅器の出力側に、温度に反比例した電流を流す前記第5の出力回路を接続して構成した第3のボルテージフォロア回路と、
前記第3の演算増幅器の出力側に接続され、前記第5の出力回路に流れる電流と同一の第3の電流を出力させる第6の出力回路とを備え、
前記第2の電流から前記第3の電流を差し引いた差分電流を前記第1のノードに流入させて前記第1の電流と前記差分電流とを加算した電流を前記第3の回路ブロックに入力することを特徴とするバンドギャップ回路。 - 前記第1、第2及び第3の回路ブロックで使用される前記各演算増幅器は、それぞれ電源電位と接地電位の間に直列に接続されるトランジスタ又はダイオードの数を2個以下で構成したことを特徴とする請求項1記載のバンドギャップ回路。
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