JP4722502B2

JP4722502B2 - バンドギャップ回路

Info

Publication number: JP4722502B2
Application number: JP2005020325A
Authority: JP
Inventors: 勝己小澤
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2004-08-20
Filing date: 2005-01-27
Publication date: 2011-07-13
Anticipated expiration: 2025-01-27
Also published as: US7053694B2; JP2006059315A; US20060038608A1

Description

本発明は、所定の基準電圧を生成して出力するバンドギャップ回路に関し、より詳細には、バンドギャップ電圧に比例した温度依存性のない低電圧の基準電圧を出力することにより、低電源電圧動作を可能とし、高ＰＳＲＲ（ｐｏｗｅｒｓｕｐｐｌｙｒｅｊｅｃｔｉｏｎｒａｔｉｏ；電源電圧除去比）、低ノイズ、電圧ばらつきの少ないバンドギャップ回路に関するものである。

従来、温度依存性のない基準電圧を生成する回路として、バンドギャップ回路が知られている。通常、バンドギャップ回路が生成するバンドギャップ電圧は、１．２Ｖ位であるが、特許文献１には、低電源電圧で動作可能なバンドギャップ回路として、０．５Ｖ程度のバンドギャップ回路が知られている。

図１は、従来の低電源電圧バンドギャップ回路を示す構成図で、図中符号ＯＰ１，ＯＰ２は演算増幅器、ＱＰ１〜ＱＰ５はＰＭＯＳトランジスタ、１１，１２バイポーラトランジスタ、Ｒ₁₁〜Ｒ₁₃は抵抗を示している。

このバンドギャップ回路は、バンドギャップ電圧以下の電源電圧で、温度特性を損なうことなくバンドギャップ電圧に比例した定電圧を発生させるもので、第１の電流経路〜第５の電流経路の５つの電流経路からなり、ＰＭＯＳトランジスタＱＰ１及びＱＰ２で、温度に比例した抵抗Ｒ₁₁の両端電圧を電流Ｉ_PTATに変換し、ＰＭＯＳトランジスタＱＰ３でこの電流Ｉ_PTATに対して所定の比αをなす電流Ｉ_PTATを出力するとともに、バイポーラトランジスタ１１の電圧を演算増幅器ＯＰ２とＰＭＯＳトランジスタＱＰ４によって電流Ｉ_CTATに変換し、温度変化に対して変動しないバンドギャップ電圧に比例した、バンドギャップ電圧以下の定電圧を得るために、電流Ｉ_CTATに対して所定の比βをなす電流Ｉ_CTATをＰＭＯＳトランジスタＱＰ５から出力して、電流Ｉ_PTATと電流Ｉ_CTATとを加えた電流を抵抗Ｒ₁₃で電圧に変換して出力電圧ＶＢＧを生成するように構成されている。

このように従来のバンドギャップ回路は、正の傾きで絶対温度に比例する特性を有するＰＴＡＴ（ＰｒｏｐｏｒｔｉｏｎａｌＴｏＡｂｓｏｌｕｔｅＴｅｍｐｅｒａｔｕｒｅ；絶対温度比例）電流と、負の傾きで絶対温度に依存する特性を有するＣＴＡＴ（ＣｏｍｐｌｅｍｅｎｔａｒｙＴｏＡｂｓｏｌｕｔｅＴｅｍｐｅｒａｔｕｒｅ；絶対温度依存）電流をそれぞれ別の回路ブロックで作成し、それらを加算した温度依存性のない電流を出力部の抵抗に流すことによって電流−電圧変換し、温度依存性のない低基準電圧を作成している。

このような従来のバンドギャップ回路では、低電源電圧の場合でも電流源トランジスタが動作可能となる。そして、この回路構成の場合、２つのフィードバック制御用増幅器ＯＰ１，ＯＰ２と、５つの電流経路が必要である。

また、非特許文献１には、ＰＴＡＴ電流とＣＴＡＴ電流を同じ電流経路で作成することで、１つのフィードバック制御用増幅器ＯＰ１と、３つの電流経路のみで低基準電圧を作成するバンドギャップ回路が示されている。

図２は、非特許文献１に記載されている従来の他のバンドギャップ回路を示す構成図で、このバンドギャップ回路は、第１の電流経路〜第３の電流経路の３つの電流経路からなり、ＰＭＯＳトランジスタＱＰ１及びＱＰ２で、温度に比例した抵抗Ｒ₂₂の両端電圧を電流Ｉ_PTATに変換するとともに、抵抗Ｒ₂₃の両端電圧を電流Ｉ_CTATに変換し、電流Ｉ_PTATと電流Ｉ_CTATとを加えた電流をＰＭＯＳトランジスタＱＰ３から出力して、電流Ｉ_PTATと電流Ｉ_CTATとを加えた電流を抵抗Ｒ₂₄で電圧に変換して出力電圧ＶＢＧを生成するように構成されている。

特開２００２−３１８６２６号公報ＨｉｒｏｆｕｍｉＢａｎｂａｅｔａｌ，「ＡＣＭＯＳＢａｎｄ−ＧａｐＲｅｆｅｒｅｎｃｅＣｉｒｃｕｉｔｗｉｔｈＳｕｂ１ＶＯｐｅｒａｔｉｏｎ」１９９８ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＣｉｒｃｕｉｔｓＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐ．２２８−２２９

しかしながら、これらの従来の技術では、ＰＴＡＴ電流とＣＴＡＴ電流を加算し、これを第３の電流経路に流して電流から電圧に変換する必要がある。第３の電流経路に流れる電流は、電源ノイズが加わった際に、電流をミラーするＰＭＯＳトランジスタのＶ_DSが変わることにより影響を受ける。この影響により、電流値が変化するため、ＰＳＲＲが悪化する。従って、通常の１．２Ｖ出力バンドギャップ回路よりも、ＰＳＲＲやノイズ特性が悪いという問題があった。また、電流経路数が多いため、全体の素子数が増えてノイズや基準電圧ばらつき量が悪化するという問題があった。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、低基準電圧を出力することにより、低電源電圧動作を可能とし、高ＰＳＲＲ、低ノイズで、基準電圧ばらつきの少ないバンドギャップ回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１の電流経路を構成する第１のバイポーラトランジスタと、第２の電流経路を構成する第２のバイポーラトランジスタと、前記第１のバイポーラトランジスタのエミッタに接続され、前記第１の電流経路を構成する第１の電圧制御電流源と、前記第２のバイポーラトランジスタのエミッタに接続され、前記第２の電流経路を構成する第２の電圧制御電流源と、前記第１のバイポーラトランジスタのエミッタと前記第２のバイポーラトランジスタのエミッタの電圧がそれぞれ入力され、前記第１のバイポーラトランジスタのエミッタ電圧と前記第２のバイポーラトランジスタのエミッタ電圧が等しくなるように、前記第１の電圧制御電流源及び前記第２の電圧制御電流源を制御するフィードバック制御用増幅器と、前記第１のバイポーラトランジスタのベースとエミッタ間に接続された少なくとも２つに分割された抵抗素子と、前記第２のバイポーラトランジスタのベースとコレクタ間、及びベースとエミッタ間にそれぞれ接続された抵抗素子と、を備え、前記第２のバイポーラトランジスタのベースとエミッタ間の抵抗素子の分割ノードから出力信号を得るようにしたことを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記第２のバイポーラトランジスタのエミッタ面積が、前記第１のバイポーラトランジスタのエミッタ面積のＮ倍（Ｎは正の整数）であることを特徴とする。

また、請求項３に記載の発明は、請求項１に記載の発明において、前記第１の電圧制御電流源と前記第２の電圧制御電流源の電流比が異なり、前記第１のバイポーラトランジスタと前記第２のバイポーラトランジスタに流れる電流の比が異なることを特徴とする。

また、請求項４に記載の発明は、請求項１に記載の発明において、前記第１のＰＭＯＳトランジスタ５２のゲート幅とゲート長の比が、前記第２のＰＭＯＳトランジスタゲート幅とゲート長の比のＫ倍（Ｋは正の整数）であることを特徴とする。

本発明によれば、フィードバック制御用増幅器とＰＭＯＳトランジスタを備え、エミッタ面積の異なる２つのバイポーラトランジスタを有し、エミッタ面積の小さい側のバイポーラトランジスタのベース・エミッタ間に抵抗を備え、エミッタ面積の大きい側のバイポーラトランジスタのベース・コレクタ間及びベース・エミッタ間に抵抗を備えてバンドギャップ回路を構成したので、低電源電圧で動作可能な、高ＰＳＲＲ、低ノイズ、低ばらつきのバンドギャップ回路を提供することができる。

以下、図面を参照して本発明の実施例について説明する。

図３は、本発明のバンドギャップ回路の実施例１を説明するための構成図で、図中符号３１はフィードバック制御用増幅器、３２，３５はＰＭＯＳトランジスタ、３３，３４はバイポーラトランジスタ、Ｒ₁，Ｒ₂，Ｒ_Pは抵抗を示している。

本実施例１のバンドギャップ回路は、第１の電流経路と第２の電流経路の２つの電流経路を備え、これらの電流経路は電源電圧とグランド電圧の間に設けられている。第１の電流経路は、ＰＭＯＳトランジスタ３２とバイポーラトランジスタ３３とからなり、ＰＭＯＳトランジスタ３２のソースが電源電圧に接続され、ＰＭＯＳトランジスタ３２のドレインがバイポーラトランジスタ３３のエミッタに接続されている。また、バイポーラトランジスタ３３のコレクタとベースはグランド電位に接続されている。さらに、バイポーラトランジスタ３３のエミッタとベースとの間には、抵抗Ｒ₁と抵抗Ｒ₂と抵抗Ｒ_Pが直列に接続されている。

第２の電流経路は、ＰＭＯＳトランジスタ３５とバイポーラトランジスタ３４とからなり、ＰＭＯＳトランジスタ３５のソースが電源電圧に接続され、ＰＭＯＳトランジスタ３５のドレインがバイポーラトランジスタ３４のエミッタに接続されている。また、バイポーラトランジスタ３４のコレクタはグランド電位に接続されている。さらに、バイポーラトランジスタ３４のエミッタとベースとの間には、抵抗Ｒ₁と抵抗Ｒ₂とが直列に接続されており、バイポーラトランジスタ３４のコレクタとベースとの間には、抵抗Ｒ_Pが接続されている。

第１の電流経路のＰＭＯＳトランジスタ３２のドレインとバイポーラトランジスタ３３のエミッタとの接続ノードＮ₁の電圧は、フィードバック制御用増幅器３１の反転入力端子に接続されている。また、第２の電流経路のＰＭＯＳトランジスタ３５のドレインとバイポーラトランジスタ３４のエミッタとの接続ノードＮ₂の電圧は、フィードバック制御用増幅器３１の非反転入力端子に接続されている。このフィードバック制御用増幅器３１の出力端子から出力される信号は、ＰＭＯＳトランジスタ３２，３５のゲートに入力されている。この場合、２つのＭＯＳトランジスタ３２，３５の特性は等しいものとする。

このような構成において、フィードバック制御用増幅器３１は、接続ノードＮ₁とＮ₂の電位が等しくなるように、２つの電流経路に流れる電流を制御する。２つのＰＭＯＳトランジスタ３２，３５のゲート・ソース間電圧が常に等しいため、それぞれのＰＭＯＳトランジスタ３２，３５に流れる電流Ｉ₁とＩ₂は、常に等しい電流となる。接続ノードＮ₁、Ｎ₂の電位が等しいため、２つのバイポーラトランジスタ３３と３４のベース・エミッタ間電圧の差ΔＶ_BEは、接続ノードＮ₃の電位であり、以下の式（１）で表せる。
ΔＶ_BE＝Ｖ_BE1−Ｖ_BE2
＝Ｖ_T＊ｌｎ（Ｉ₃／Ｉ_S）−Ｖ_T＊ｌｎ（Ｉ₅／（Ｎ＊Ｉ_S））
＝Ｖ_T＊ｌｎ（Ｎ＊Ｉ₃／Ｉ₅）・・・（１）

ここでＶ_Tは、ボルツマン定数ｋ、絶対温度Ｔ、電荷ｑを用いて、Ｖ_T＝ｋＴ／ｑで表せられる。Ｉ_Sはバイポーラトランジスタ３３の逆方向飽和電流であり、Ｉ₄はバイポーラトランジスタ３３のベース・エミッタ間に接続された抵抗Ｒ₁，Ｒ₂，Ｒ_Pを流れる電流である。また、Ｉ₅はバイポーラトランジスタ３４の逆方向飽和電流であり、Ｉ₆はバイポーラトランジスタ３４のベース・エミッタ間に接続された抵抗Ｒ₁，Ｒ₂を流れる電流である。バイポーラトランジスタ３４のエミッタ面積ＥＡ₂は、バイポーラトランジスタ３３のエミッタ面積のＮ倍である。さらに、電流Ｉ₁は、電流Ｉ₃とＩ₄の和、電流Ｉ₂は、電流Ｉ₅とＩ₆の和であり、Ｉ₁＝Ｉ₂であるから、以下の式（２）が成り立つ。
Ｉ₃＋Ｉ₄＝Ｉ₅＋Ｉ₆ ・・・（２）

また、接続ノードＮ₁，Ｎ₂の電位は、抵抗を流れる電流Ｉ₄，Ｉ₆と、バイポールトランジスタ３４のベース電流Ｉ₅／（１＋β₂）、抵抗Ｒ₁，Ｒ₂，Ｒ_Pの値を用いてそれぞれ以下の式（３）で表せる。ここで、β₂は、バイポーラトランジスタ３４のエミッタ接地電流増幅率である。
Ｎ₁の電位：（Ｒ₁＋Ｒ₂＋Ｒ_P）Ｉ₄
Ｎ₂の電位：（Ｒ₁＋Ｒ₂）Ｉ₆＋Ｒ_P（Ｉ₆＋Ｉ₅／（１＋β₂））・・・（３）

さらに、接続ノードＮ₁，Ｎ₂の電位は等しいことから、以下の式（４）が成り立つ。
（Ｒ₁＋Ｒ₂）Ｉ₆＋Ｒ_P（Ｉ₆＋Ｉ₅／（１＋β₂））＝（Ｒ₁＋Ｒ₂＋Ｒ_P）Ｉ₄
・・・（４）

上述した式（２）と式（４）から、電流Ｉ₃とＩ₅の比は、以下の式（５）で表せる。
Ｉ₃／Ｉ₅＝１＋Ｒ_P／（（Ｒ₁＋Ｒ₂＋Ｒ_P）（１＋β₂））・・・（５）

したがって、上述した式（１）のΔＶ_BEは、上述した式（５）を用いて表すと以下の式（６）となる。
ΔＶ_BE＝Ｖ_T＊ｌｎ（Ｎ（１＋Ｒ_P／（（Ｒ₁＋Ｒ₂＋Ｒ_P）（１＋β₂））））
・・・（６）

これは、温度に正比例するＰＴＡＴ電圧である。

一方、接続ノードＮ₂，Ｎ₃間の電圧差は、バイポーラトランジスタ３４のベース・エミッタ間電圧Ｖ_BE2であり、一般的に知られている様に、温度の増加と共に減少するＣＴＡＴ電圧である。したがって、バイポーラトランジスタ３４のベースとエミッタ間の抵抗Ｒ₁とＲ₂の分割ノードである出力ノードＶＢＧと、接続ノードＮ₃間の電圧Ｖ_Dは、Ｖ_BE2を抵抗Ｒ₁と、抵抗Ｒ₂を用いて分圧した電圧であり、以下の式（７）で表せる。これも、温度に逆比例するＣＴＡＴ電圧である。
Ｖ_D＝Ｖ_BE2＊Ｒ₂／（Ｒ₁＋Ｒ₂）・・・（７）

出力基準電圧ＶＢＧは、ＣＴＡＴ電圧である接続ノードＮ₃とＶＢＧ間の電位Ｖ_Dと、ＰＴＡＴ電圧である接続ノードＮ₃の電位ΔＶ_BEを加算した電圧である。各抵抗を任意の抵抗値に調整することで、ＰＴＡＴ電圧とＣＴＡＴ電圧が互いに温度依存をうち消し、温度依存性のない基準電圧が出力される。この時の出力基準電圧ＶＢＧは、上述した式（６）及び式（７）を用いて、以下の式（８）で表すことができ、バンドギャップ電圧に比例した低電圧を出力することが可能となる。
ＶＢＧ＝Ｖ_D＋ΔＶ_BE
＝Ｖ_BE2＊Ｒ₂／（Ｒ₁＋Ｒ₂）＋Ｖ_T＊ｌｎ（Ｎ（１＋Ｒ_P／（（Ｒ₁＋Ｒ₂＋Ｒ_P）（１＋β））））・・・（８）

なお、上述した式（８）から分かるように、基準電圧値は、バイポーラトランジスタのエミッタ面積比Ｎを変化させることにより、任意の値に設定可能である。例えば、本実施例１では、Ｎ＝８の時にＶＢＧ≒０．２Ｖ、Ｎ＝５６の時にはＶＢＧ≒０．３Ｖとなる。

本実施例１のバンドギャップ回路では、フィードバック制御用増幅器によりフィードバック制御されて安定している接続ノードＮ₂と接地電位ＶＳＳの間から基準電圧を出力するため、電源電圧変動の影響を受けにくく、従来技術と比較して、例えば、低周波領域でのＰＳＲＲを３０ｄＢ程度改善できる。

図４は、フィードバック制御用増幅器の入力にノイズが存在する場合のバンドギャップ回路を示す構成図である。ここでは、フィードバック制御用増幅器のノイズの影響を考える。図４に示すように、出力基準電位ＶＢＧは、入力換算ノイズΔＶ_Noiseを用いて以下の式（９）で表せる。
ＶＢＧ≒Ｖ_BE2＊Ｒ₂／（Ｒ₁＋Ｒ₂）＋Ｖ_T＊ｌｎ（Ｎ（１＋Ｒ_P／（（Ｒ₁＋Ｒ₂＋Ｒ_P）（１＋β））））＋ΔＶ_Noise ・・・（９）

この式（９）から分かるように、ノイズ成分は１倍でＶＢＧに加算される。一方、従来のバンドギャップ回路は、ノイズ成分の増幅される度合いが１以上であり、本発明のバンドギャップ回路が低ノイズ特性であることが分かる。フィードバック制御用増幅器の入力換算オフセットに対しても同様である。以上の理由と、電流経路が少なく、ノイズや電圧ばらつきの原因となるＰＭＯＳトランジスタ数が少ないことから、低ノイズと出力基準電圧の低ばらつきが実現される。

一方、このバンドギャップ回路が動作可能な最低電源電圧は、ＰＭＯＳトランジスタ３２が飽和領域で動作する必要があることから、一般的に以下の式（１０）で表せる。
ＶＤＤ＞Ｖ_BE1＋Ｖ_DSAT ・・・（１０）

ここで、Ｖ_DSATは、ＰＭＯＳトランジスタ３２，３５が飽和領域で動作するのに必要なドレイン電圧である。

上述した式（１０）から、低スレッショルド電圧のＰＭＯＳトランジスタ３２，３５の利用と、低電源電圧動作可能なフィードバック制御用増幅器３１を用いることで、１Ｖ以下の低電源電圧動作が可能なバンドギャップ回路を構成することが可能となる。

以上のことから、ＣＴＡＴ電圧として直接Ｖ_BEを分圧した電位を用いることで、２つの電流経路のみで、バンドギャップ電圧に比例した温度依存性のない低基準電圧を生成でき、低電源電圧動作が可能となる。つまり、第３の電流経路を必要としないために、高ＰＳＲＲ、低ノイズ、低ばらつき化を図れる。

上述した実施例１では、ＣＭＯＳプロセスを用いた例で説明したが、言うまでもなくバイポーラプロセスを用いても実現できる。

図５は、本発明のバンドギャップ回路の実施例２を説明するための構成図で、図中符号５１，５２はＰＭＯＳトランジスタ、５３，５４はバイポーラトランジスタ、５５はフィードバック制御用増幅器を示している。

図５に示した実施例２のバンドギャップ回路は、図３に示した実施例１のバンドギャップ回路の構成とは異なり、電流源ＰＭＯＳトランジスタ５２のゲート幅Ｗ／ゲート長Ｌの比（Ｗ／Ｌ）をＰＭＯＳトランジスタ５１のゲート幅Ｗ／ゲート長Ｌの比のＫ倍として、バイポーラトランジスタ５３，５４のエミッタ面積が等しい回路である。接続ノードＮ₁とＮ₂の電位が等しくなるように、２つの電流経路に流す電流を制御すると、その際に２つのＰＭＯＳトランジスタ５１，５２に流れる電流Ｉ₁，Ｉ₂の関係は、Ｉ₂＝Ｉ₁／Ｋとなる。したがって、バイポーラトランジスタ５３側の抵抗Ｒ₁’，Ｒ₂’，Ｒ_P’の値を、バイポーラトランジスタ５２側の抵抗Ｒ₁，Ｒ₂，Ｒ_Pの値のＫ倍とすることにより、図３に示したバンドギャップ回路と同様なバイアス状態となり、この時の出力基準電圧ＶＢＧは、温度依存性のないバンドギャップ電圧に比例した低電圧を出力することが可能となる。出力基準電圧値は、電流源ＰＭＯＳトランジスタ５２のゲート幅Ｗ／ゲート長Ｌの比を変化させる、つまり、２つのバイポーラトランジスタ５３，５４に流れる電流比を変化させることで、任意の値に設定可能である。

本発明のバンドギャップ回路は、所定の基準電圧を生成して出力するもので、バンドギャップ電圧に比例した温度依存性のない低電圧の基準電圧を出力することにより、低電源電圧動作を可能とし、高ＰＳＲＲ、低ノイズ、電圧ばらつきの少ないバンドギャップ回路を提供することができる。

従来の低電源電圧バンドギャップ回路を示す構成図である。従来の他のバンドギャップ回路を示す構成図である。本発明のバンドギャップ回路の実施例１を説明するための構成図である。フィードバック制御用増幅器の入力にノイズが存在する場合のバンドギャップ回路を示す構成図である。本発明のバンドギャップ回路の実施例２を説明するための構成図である。

符号の説明

ＯＰ１，ＯＰ２演算増幅器
ＱＰ１〜ＱＰ５ＰＭＯＳトランジスタ
１１，１２バイポーラトランジスタ
Ｒ₁₁〜Ｒ₁₃ 抵抗
３１，５５フィードバック制御用増幅器
３２，３５，５１，５２ＰＭＯＳトランジスタ
３３，３４，５３，５４バイポーラトランジスタ
Ｒ₁，Ｒ₂，Ｒ_P、Ｒ₁’，Ｒ₂’，Ｒ_P’ 抵抗

Claims

第１の電流経路を構成する第１のバイポーラトランジスタと、
第２の電流経路を構成する第２のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのエミッタに接続され、前記第１の電流経路を構成する第１の電圧制御電流源と、
前記第２のバイポーラトランジスタのエミッタに接続され、前記第２の電流経路を構成する第２の電圧制御電流源と、
前記第１のバイポーラトランジスタのエミッタと前記第２のバイポーラトランジスタのエミッタの電圧がそれぞれ入力され、前記第１のバイポーラトランジスタのエミッタ電圧と前記第２のバイポーラトランジスタのエミッタ電圧が等しくなるように、前記第１の電圧制御電流源及び前記第２の電圧制御電流源を制御するフィードバック制御用増幅器と、
前記第１のバイポーラトランジスタのベースとエミッタ間に接続された少なくとも２つに分割された抵抗素子と、
前記第２のバイポーラトランジスタのベースとコレクタ間、及びベースとエミッタ間にそれぞれ接続された抵抗素子と、を備え、
前記第２のバイポーラトランジスタのベースとエミッタ間の抵抗素子の分割ノードから出力信号を得るようにしたことを特徴とするバンドギャップ回路。
前記第２のバイポーラトランジスタのエミッタ面積が、前記第１のバイポーラトランジスタのエミッタ面積のＮ倍（Ｎは正の整数）であることを特徴とする請求項１に記載のバンドギャップ回路。
前記第１の電圧制御電流源と前記第２の電圧制御電流源の電流比が異なり、前記第１のバイポーラトランジスタと前記第２のバイポーラトランジスタに流れる電流の比が異なることを特徴とする請求項１に記載のバンドギャップ回路。
前記第１のＰＭＯＳトランジスタ５２のゲート幅とゲート長の比が、前記第２のＰＭＯＳトランジスタゲート幅とゲート長の比のＫ倍（Ｋは正の整数）であることを特徴とする請求項１に記載のバンドギャップ回路。