KR100694985B1 - 저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치 - Google Patents

저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR100694985B1
KR100694985B1 KR1020060039466A KR20060039466A KR100694985B1 KR 100694985 B1 KR100694985 B1 KR 100694985B1 KR 1020060039466 A KR1020060039466 A KR 1020060039466A KR 20060039466 A KR20060039466 A KR 20060039466A KR 100694985 B1 KR100694985 B1 KR 100694985B1
Authority
KR
South Korea
Prior art keywords
voltage
current
resistor
node
circuit
Prior art date
Application number
KR1020060039466A
Other languages
English (en)
Inventor
김유성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060039466A priority Critical patent/KR100694985B1/ko
Priority to TW095125171A priority patent/TW200743114A/zh
Priority to US11/485,276 priority patent/US20070182477A1/en
Application granted granted Critical
Publication of KR100694985B1 publication Critical patent/KR100694985B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

본 발명은 저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치에 관한 것으로, 본 발명에 따른 밴드 갭 기준 회로는 비교기, 제1 전류원 회로, 제2 전류원 회로, 제1 부하 회로, 및 제2 부하 회로를 포함한다. 비교기는 제1 전압과 제2 전압을 비교하고, 그 비교 결과에 따라 제어 전압을 출력한다. 제1 전류원 회로는 제어 전압에 응답하여, 제1 노드에 제1 전류를 공급한다. 제2 전류원 회로는 제어 전압에 응답하여, 제2 노드에 제2 전류를 공급한다. 제1 부하 회로는 제1 노드를 통하여 수신되는 제1 전류와 자신의 저항값에 의해 결정되는 제1 및 제2 전압들을 발생한다. 제2 부하 회로는 제2 노드를 통하여 수신되는 제2 전류와 자신의 저항값에 의해 결정되는 기준 전압을 발생한다. 본 발명에 따른 밴드 갭 기준 회로와 이를 포함하는 반도체 장치는 저전압의 전원 전압이 공급되어도 안정적으로 동작할 수 있다.
밴드 갭 기준 회로, 부하 회로, 비교기

Description

저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치{Band gap reference circuit for the use of low voltage and semiconductor device with the same}
도 1은 종래의 밴드 갭 기준 회로에 의해 발생되는 기준 전압의 파형 도이다.
도 2는 본 발명의 일 실시예에 따른 밴드 갭 기준 회로를 나타내는 도면이다.
도 3은 도 2에 도시된 밴드 갭 기준 회로에 의해 발생되는 기준 전압의 파형도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 201, 301 : 밴드 갭 기준 회로 110 : 비교기
120, R16 : 부하 회로 PM1, PM2 : 전류원 회로
200, 300 : 반도체 장치 202, 303 : 내부 전압 발생기
203, 304 : 내부 회로 302 : 검출기
본 발명은 반도체 장치에 관한 것으로서, 특히, 밴드 갭 기준 회로와 이를 포함하는 반도체 장치에 관한 것이다.
기준 전압 발생기가 온도의 변화에 거의 영향을 받지 않는 안정적인 기준 전압을 발생하는 것은 상기 기준 전압 발생기를 포함하는 반도체 장치의 안정적인 동작을 위해 매우 중요하다. 따라서 온도가 변경되어도 매우 안정적이고 정확한 기준 전압을 발생할 수 있는 것으로 잘 알려진 밴드 갭 기준 회로가 기준 전압 발생기로서 주로 사용되고 있다. 통상적으로 밴드 갭 기준 회로가 발생하는 기준 전압에 대한 수학 식은 음의 온도 계수(negative temperature coefficient)와 양의 온도 계수, 즉, 서로 상쇄 작용을 하는 상반되는 온도 계수들을 포함하기 때문에, 온도의 변화에 따른 기준 전압의 변화 요인이 감소할 수 있다. 따라서, 밴드 갭 기준 회로는 온도의 변화에도 항상 안정적인 전압 레벨의 기준 전압을 발생할 수 있다. 도 1에는 종래의 밴드 갭 기준 회로에 의해 발생된 기준 전압의 파형 도가 도시되어 있다. 도 1을 참고하면, 밴드 갭 기준 회로에 동작 전원으로서 공급되는 전원 전압이 변경됨에 따라, 기준 전압도 변경되어 전압들(VF1, VF2)의 범위 내에 존재하는 것을 알 수 있다. 하지만, 종래의 밴드 갭 기준 회로는 저전압(예를 들어, 1.3V이하)의 전원 전압이 공급될 경우, 정상적으로 동작하지 못할 수 있다. 그 이유는, 밴드 갭 기준 회로를 구성하는 내부 회로들에 의해 각각 강하되는(drop) 최소 전압들의 총 합이 저전압의 전원 전압보다 더 크기 때문이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저전압의 전원 전압이 공급되어도 정상적으로 동작하여 안정적인 기준전압을 발생할 수 있는 저전압용 밴드 갭 기준 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 저전압의 전원 전압이 공급되어도 정상적으로 동작하여 안정적인 기준전압을 발생할 수 있는 저전압용 밴드 갭 기준 회로를 포함하는 반도체 장치를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 밴드 갭 기준 회로는 비교기, 제1 전류원 회로, 제2 전류원 회로, 제1 부하 회로, 및 제2 부하 회로를 포함한다. 비교기는 제1 전압과 제2 전압을 비교하고, 그 비교 결과에 따라 제어 전압을 출력한다. 제1 전류원 회로는 제어 전압에 응답하여, 제1 노드에 제1 전류를 공급한다. 제2 전류원 회로는 제어 전압에 응답하여, 제2 노드에 제2 전류를 공급한다. 제1 부하 회로는 제1 노드를 통하여 수신되는 제1 전류와 자신의 저항값에 의해 결정되는 제1 및 제2 전압들을 발생한다. 제2 부하 회로는 제2 노드를 통하여 수신되는 제2 전류와 자신의 저항값에 의해 결정되는 기준 전압을 발생한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 장치는, 저전압 반도체 장치에 있어서, 밴드 갭 기준 회로, 내부 전압 발생기, 및 내부 회로를 포함한다. 밴드 갭 기준 회로는 전원 전압에 기초하여 온도의 변화에 둔감한 기준 전압을 발생한다. 바람직하게, 밴드 갭 기준 회로는 비교기, 제1 전류원 회로, 제2 전류원 회로, 제1 부하 회로, 및 제2 부하 회로를 포함한다. 비교기는 제1 전압과 제2 전압을 비교하고, 그 비교 결과에 따라 제어 전압을 출력한다. 제1 전류원 회로는 제어 전압에 응답하여, 제1 노드에 제1 전류를 공급한다. 제2 전류원 회로는 제어 전압에 응답하여, 제2 노드에 제2 전류를 공급한다. 제1 부하 회로는 제1 노드를 통하여 수신되는 제1 전류와 자신의 저항값에 의해 결정되는 제1 및 제2 전압들을 발생한다. 제2 부하 회로는 제2 노드를 통하여 수신되는 제2 전류와 자신의 저항값에 의해 결정되는 기준 전압을 발생한다. 내부 전압 발생기는 기준 전압에 기초하여 내부 전압을 발생한다. 내부 회로는 내부 전압을 동작 전원으로서 사용하고, 내부 전압이 공급될 때 동작한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 장치는, 저전압 반도체 장치에 있어서, 밴드 갭 기준 회로, 내부 전압 발생기, 검출기, 및 내부 회로를 포함한다. 밴드 갭 기준 회로는 전원 전압에 기초하여 온도의 변화에 둔감한 기준 전압을 발생한다. 바람직하게, 밴드 갭 기준 회로는 비교기, 제1 전류원 회로, 제2 전류원 회로, 제1 부하 회로, 및 제2 부하 회로를 포함한다. 비교기는 제1 전압과 제2 전압을 비교하고, 그 비교 결과에 따라 제어 전압을 출력한다. 제1 전류원 회로는 제어 전압에 응답하여, 제1 노드에 제1 전류를 공급한다. 제2 전류원 회로는 제어 전압에 응답하여, 제2 노드에 제2 전류를 공급한다. 제1 부하 회로는 제1 노드를 통하여 수신되는 제1 전류와 자신의 저항값에 의해 결정되는 제1 및 제2 전압들을 발생한다. 제2 부하 회로는 제2 노드를 통하여 수신되는 제2 전류와 자신의 저항값에 의해 결정되는 기준 전압을 발생한다. 내부 전압 발생기는 내부 전압을 발생한다. 검출기는 내부 전압이 기준 전압과 다른지의 여부를 검출하고, 그 검출 결과에 따라 검출 신호를 출력한다. 내부 회로는 내부 전압을 동작 전원으로서 사용하고, 내부 전압이 공급될 때 동작한다. 바람직하게, 내부 전압 발생기는 검출 신호에 따라 내부 전압을 증가시키거나 또는 감소시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일 실시예에 따른 밴드 갭 기준 회로를 나타내는 도면이다. 도 3을 참고하면, 밴드 갭 기준 회로(100)는 비교기(110), 제1 전류원(current source) 회로(PM1), 제2 전류원 회로(PM2), 제1 부하(load) 회로(120), 및 제2 부하 회로(R16)를 포함한다. 상기 비교기(110)는 전압들(V1, V2)을 비교하고, 그 비교 결과에 따라 제어 전압(VCOM)을 출력한다. 바람직하게, 상기 비교기(110)는 증폭기(amplifier)로서 구현될 수 있다. 이하, 상기 비교기(110)는 증폭기로서 참조된다. 상기 증폭기(110)는 상기 전압들(V1, V2) 간의 전압 차를 증폭하고, 그 증폭된 전압을 상기 제어 전압(VCOM)으로서 출력한다. 좀 더 상세하게는, 상기 증폭기(110)의 비반전 입력 단자(+)에 상기 전압(V2)이 입력되고, 상기 증폭기(110)의 반전 입력 단자(-)에 상기 전압(V1)이 입력된다. 상기 증폭기(110)는 상기 전압(V2)이 상기 전압(V1)보다 더 클 때, 상기 제어 전압(VCOM)을 증가시킨다. 또, 상기 전압(V1)이 상기 전압(V2)보다 더 클 때, 상기 증폭기(110)는 상기 제어 전압(VCOM)을 감소시킨다. 상기 제1 전류원 회로(PM1)는 상기 제어 전압(VCOM)에 응답하여, 노드(N1)에 전류(I10)를 공급한다. 상기 제2 전류원 회로(PM2)는 상기 제어 전압(VCOM)에 응답하여, 노드(N4)에 전류(I40)를 공급한다. 바람직하게, 상기 제1 및 제2 전류원 회로들(PM1, PM2) 각각은 PMOS 트랜지스터로서 구현될 수 있다. 이하, 상기 제1 및 제2 전류원 회로들(PM1, PM2) 각각은 PMOS 트랜지스터로서 참조된다. 상기 PMOS 트랜지스터들(PM1, PM2)의 소스들에는 전원 전압(VDD)이 입력되고, 그 게이트들에는 상기 제어 전압(VCOM)이 입력된다. 또, 상기 PMOS 트랜지스터(PM1)의 드레인은 노드(N1)에 연결되고, 상기 PMOS 트랜지스터(PM2)의 드레인은 노드(N2)에 연결된다. 상기 제1 부하 회로(120)는 저항들(R11∼R15)과 트랜지스터들(B0∼BN)(N은 정수)을 포함한다. 상기 저항(R11)은 노드들(N1, N3) 사이에 연결되고, 상기 저항(R12)은 노드들(N1, N4) 사이에 연결된다. 바람직하게, 상기 저항들(R11, R12)의 저항값들은 서로 동일하게 설정될 수 있다. 상기 PMOS 트랜지스터(PM1)가 상기 노드(N1)에 상기 전류(I10)를 공급할 때, 상기 전류(I10)는 전류들(I20, I30)로 나뉘어져 상기 저항들(R11, R12)을 각각 통하여 흐른다. 즉, 상기 전류들(I20, I30)의 합은 상기 전류(I10)와 동일하다. 한편, 상기 PMOS 트랜지스터(PM1)가 상기 노드(N1)에 상기 전류(I10)를 공급할 때, 상기 제1 부하 회로(120)의 저항값과 상기 전류(I10)에 의해 결정되는 내부 기준 전압(VREF0)이 상기 노드(N1)에서 발생한다. 상기 저항(R13)은 상기 노드(N3)와 그라운드(ground) 단자 사이에 연결되고, 상기 저항(R14)은 상기 노드(N4)와 상기 그라운드 단자 사이에 연결된다. 바람직하게, 상기 저항들(R13, R14)의 저항값들은 서로 동일하게 설정될 수 있다. 상기 노드(N3)에 상기 전류(I20)가 공급될 때, 상기 전류(I20)는 전류들(I21, I22)로 나뉘어져 상기 트랜지스터(B0)와 상기 저항(R13)을 각각 통하여 흐른다. 즉, 상기 전류들(I21, I22)의 합은 상기 전류(I20)와 동일하다. 상기 노드(N3)에서는 상기 전류(I22)와 상기 저항(R13)의 저항값에 의해 결정되는 상기 전압(V1)이 발생한다. 또, 상기 노드(N4)에 상기 전류(I30)가 공급될 때, 상기 전류(I30)는 전류들(I31, I32)로 나뉘어져 상기 트랜지스터들(B1∼BN)과 상기 저항(R14)을 각각 통하여 흐른다. 즉, 상기 전류들(I31, I32)의 합은 상기 전류(I30)와 동일하다. 상기 노드(N4)에서는 상기 전류(I32)와 상기 저항(R14)에 의해 결정되는 상기 전압(V2)이 발생한다. 상기 저항(R15)의 한쪽 단자는 상기 저항(R14)에 병렬로 상기 노드(N4)에 연결된다. 상기 저항(R14)의 저항값은 상기 저항(R15)의 저항값보다 더 크게 설정될 수 있다. 바람직하게, 상기 트랜지스터들(B0∼BN) 각각은 바이폴라 정션(bipolar junction) 트랜지스터로서 구현될 수 있다. 이 경우, 상기 트랜지스터(B0)의 에미터(emitter)는 상기 노드(N3)에 연결되고, 그 콜렉터(collector)와 베이스(base)는 상기 그라운드 단자에 연결된다. 상기 트랜지스터들(B1∼BN)은 상기 노드(N4)와 상기 그라운드 단자 사이에서 서로 병렬로 연결된다. 좀 더 상세하게는, 상기 트랜지스터들(B1∼BN)의 에미터들이 상기 저항(R15)의 다른 쪽 단자에 연결되고, 그 베이스들과 콜렉터들이 상기 그라운드 단자에 연결된다. 상기 트랜지스터들(B0∼BN)은 그라운드 전압에 응답하여 동작한다. 상기 제2 부하 회로(R16)는 상기 노드(N2)와 상기 그라운드 단자 사이에 연결되는 저항으로 서 구현될 수 있다. 이하, 상기 제2 부하 회로(R16)는 저항으로서 참조된다.
다음으로, 상기 밴드 갭 기준 회로(100)의 동작 과정을 상세히 설명하면 다음과 같다. 먼저, 초기에 비교기(110)가 제어 전압(VCOM)을 로직 로우로 출력한다. 상기 밴드 갭 기준 회로(100)에 공급되는 전원 전압(VDD)이 증가함에 따라 상기 PMOS 트랜지스터들(PM1, PM2)은 상기 제어 전압(VCOM)에 응답하여, 노드들(N1, N2)에 전류들(I10, I40)을 각각 공급한다. 상기 전류(I10)는 전류들(I20, I30)로 나뉘어져 제1 부하 회로(120)의 저항들(R11, R12)을 각각 통하여 흐르고, 노드들(N3, N4)에 각각 공급된다. 상기 전류(I20)는 전류들(I21, I22)로 나뉘어져 트랜지스터(B0)와 저항(R13)을 각각 통하여 흐른다. 상기 전류(I30)는 전류들(I31, I32)로 나뉘어져 트랜지스터들(B1∼BN)과 저항(R14)을 각각 통하여 흐른다. 상기 전류(I22)와 상기 저항(R13)에 의해 결정되는 전압(V1)이 상기 노드(N3)에서 발생하고, 상기 전류(I32)와 상기 저항(R14)에 의해 결정되는 전압(V2)이 상기 노드(N4)에서 발생한다. 여기에서, 상기 저항들(R11, R12)의 저항값들이 동일하게 설정되고, 상기 저항들(R13, R14)의 저항값들이 동일하게 설정된다. 상기 비교기(110)는 상기 전압들(V1, V2)을 비교하고, 그 비교 결과에 따라 상기 제어 전압(VCOM)을 증가시키거나 또는 감소시킨다. 그 결과, 상기 제어 전압(VCOM)에 응답하여, 상기 PMOS 트랜지스터들(PM1, PM2)이 상기 전류들(I10, I40)을 증가시키거나 또는 감소시킨다. 상기 제어 전압(VCOM)이 감소할수록 상기 PMOS 트랜지스터들(PM1, PM2)이 상기 전류들(I10, I40)을 증가시키고, 상기 제어 전압(VCOM)이 증가할수록 상기 PMOS 트랜지스터들(PM1, PM2)이 상기 전류들(I10, I40)을 감소시킨다. 상기 비교 기(110)는 상기 전압들(V1, V2)이 서로 동일해지도록 상기 PMOS 트랜지스터(PM1)의 전류 구동 능력을 조절한다.
예를 들어, 상기 전압(V1)이 상기 전압(V2)보다 더 클 경우, 상기 저항(R12)의 양쪽 단자들 간의 전위차가 상기 저항(R11)의 양쪽 단자들 간의 전위 차보다 커진다. 한편, 상기 전압(V1)이 상기 전압(V2)보다 더 클 경우, 상기 비교기(110)는 상기 제어 전압(VCOM)을 감소시킨다. 그 결과, 상기 PMOS 트랜지스터(PM1)가 상기 전류(I10)를 증가시킨다. 이때, 상기 저항(R11)보다 상기 저항(R12)의 양쪽 단자들 간의 전위차가 더 크므로, 상기 저항(R12)을 통하여 흐르는 상기 전류(I30)가 상기 전류(I20)보다 더 커진다. 그 결과, 상기 전압(V2)이 증가한다. 또, 상기 전압(V2)이 상기 전압(V1)보다 더 클 경우, 상기 저항(R11)의 양쪽 단자들 간의 전위차가 상기 저항(R12)의 양쪽 단자들 간의 전위 차보다 커진다. 한편, 상기 전압(V2)이 상기 전압(V1)보다 더 클 경우, 상기 비교기(110)는 상기 제어 전압(VCOM)을 증가시킨다. 그 결과, 상기 PMOS 트랜지스터(PM1)가 상기 전류(I10)를 감소시킨다. 이때, 상기 저항(R12)보다 상기 저항(R11)의 양쪽 단자들 간의 전위차가 더 크므로, 상기 저항(R11)을 통하여 흐르는 상기 전류(I20)가 상기 전류(I30)보다 더 커진다. 그 결과, 상기 전압(V1)이 증가한다. 상기 밴드 갭 기준 회로(100)는 상기 전압들(V1, V2)이 서로 동일해질 때까지 상술한 동작을 반복한다.
한편, 상기 전압들(V1, V2)이 서로 동일할 때, 상기 노드(N1)에서 발생하는 내부 기준 전압(VREF0)은 아래의 수학식으로 표현될 수 있다.
Figure 112006030947621-pat00001
상기 [수학식 1]에서, VBE1은 상기 트랜지스터(B0)에 강하되는 전압이다. 상기 저항들(R11, R12)의 저항값들이 서로 동일하므로, 상기 전압들(V1, V2)이 서로 동일해지면, 상기 전류들(I20, I30)이 동일해진다. 따라서, 상기 내부 기준 전압(VREF0)은 상기 전류(I30)를 이용하여 아래의 수학식과 같이 표현될 수 있다.
Figure 112006030947621-pat00002
상기 전류들(I31, I32)은 아래의 수학식으로 표현될 수 있다.
Figure 112006030947621-pat00003
상기 [수학식 3]에서, VBE2는 상기 트랜지스터들(B1∼BN)에 강하되는 전압이다. VT는 온도 전압(thermal voltage)이고, K는 볼츠만 상수(Boltzmann's constant) 이고, T는 절대 온도이고, q는 전하량이다. 또, N은 상기 트랜지스터(B0)와, 노드(N5)에 병렬로 연결되는 상기 트랜지스터들(B1∼BN)의 면적 비이다. 다시 말하면, N은 상기 트랜지스터들(B1∼BN)의 전체 면적을 상기 트랜지스터(B0)의 면적으로 나눈 것과 같다. 결국, N은 상기 트랜지스터들(B1∼BM)의 개수와 동일하다. 상기 [수학식 3]을 상기 [수학식 2]에 대입하면, 상기 내부 기준 전압(VREF0)은 아래의 수학식과 같이 표현될 수 있다.
Figure 112006030947621-pat00004
상기 [수학식 4]에서, 상기 저항들(R11, R12)의 저항값들이 서로 동일하므로, 상기 [수학식 4]에서 항목 "R12/R11"이 상쇄될 수 있다. 그 결과, 상기 내부 기준 전압(VREF0)은 아래의 수학식과 같이 표현될 수 있다.
Figure 112006030947621-pat00005
한편, 상기 PMOS 트랜지스터(PM2)는 상기 제어 전압(VCOM)에 응답하여 동작하므로, 상기 전류(I10)와 동일한 상기 전류(I40)를 상기 노드(N2)에 공급한다. 그 결과, 상기 전류(I40)와 상기 저항(R16)에 의해 결정되는 기준 전압(VREF1)이 상기 노드(N2)에서 발생한다. 이때, 상기 기준 전압(VREF1)은 아래의 수학식으로 표현될 수 있다.
Figure 112006030947621-pat00006
상기 전압들(V1, V2)이 서로 동일해지면, 상기 전류들(I20, I30)이 동일해지므로, 상기 기준 전압(VREF1)은 아래의 수학식으로 표현될 수 있다.
Figure 112006030947621-pat00007
상기 [수학식 3]을 상기 [수학식 7]에 대입하면, 상기 기준 전압(VREF1)은 아래의 수학식과 같이 표현될 수 있다.
Figure 112006030947621-pat00008
상기 저항들(R11, R12)의 저항값들이 서로 동일하므로, 상기 [수학식 8]에서 항목 "R12/R11"이 상쇄될 수 있다. 그 결과, 상기 기준 전압(VREF1)은 아래의 수학식과 같이 표현될 수 있다.
Figure 112006030947621-pat00009
상기 [수학식 9]에서 "VBE1"은 음의 온도 계수이고, "(R14/R15)×VTln(N)"은 양의 온도 계수이다. 서로 상반되는 이들 온도 계수들에 의해, 온도 변화에 따른 상기 기준 전압(VREF1)의 변화 요소가 보상되므로, 상기 밴드 갭 기준 회로(100)는 온도의 변화에도 항상 안정적인 전압 레벨의 상기 기준 전압(VREF1)을 발생할 수 있다. 상기 VBE1의 최소값은 대략 0.8V이다. 한편, 상기 밴드 갭 기준 회로(100)의 안정적인 동작을 위해 상기 저항들(R14, R15)의 저항값 비율은 대략 '11'로 고정되므로, 항목 "R14/R15ㆍVTln(N)"의 값은 고정된다. 결국, 상기 [수학식 9]에서, 항목 "(VBE1 + R14/R15ㆍVTln(N)"의 최소값이 고정된다. 하지만, 상기 저항들(R16, R14)의 저항값 비율이 조절될 때, 상기 기준 전압(VREF1)이 더 감소할 수 있다. 도 3에는 상기 전원 전압(VDD)이 변경될 때, 상기 밴드 갭 기준 회로(100)에 의해 발생되는 상기 기준 전압(VREF1)의 파형 도가 도시되어 있다. 도 3을 참고하면, 상기 기준 전압(VREF1)이 전압(VF1)보다 더 낮은 전압들(VS2, VS1)의 범위 내에 존재한다. 결국, 도 1에 도시된 상기 기준 전압에 비하여 상기 기준 전압(VREF1)이 더 감소한 것을 알 수 있다.
이처럼 상기 저항들(R16, R14)의 저항값 비율이 조절될 때, 상기 기준 전압(VREF1)이 감소할 수 있으므로, 낮은 전원 전압(VDD)(예를 들어, 1.3V 이하)이 상기 밴드 갭 기준 회로(100)에 공급되어도, 상기 밴드 갭 기준 회로(100)가 정상적으로 동작할 수 있다. 여기에서, 상기 전원 전압(VDD)은 상기 [수학식 9]를 이용하여, 아래의 수학식과 같이 표현될 수 있다.
Figure 112006030947621-pat00010
상기 [수학식 10]에서, VDS는 PMOS 트랜지스터(PM2)의 드레인 및 소스 간의 전압 차이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면이다. 도 4를 참고하면, 반도체 장치(200)는 밴드 갭 기준 회로(201), 내부 전압 발생 기(202), 및 내부 회로(203)를 포함한다. 상기 밴드 갭 기준 회로(201)는 전원 전압(VDD)에 기초하여 온도의 변화에 둔감한 기준 전압(VREF1)을 발생한다. 상기 밴드 갭 기준 회로(201)의 구성 및 구체적인 동작은 도 2를 참고하여 상술한 상기 밴드 갭 기준 회로(100)의 구성 및 동작과 실질적으로 동일하다. 따라서 설명의 중복을 피하기 위해, 상기 밴드 갭 기준 회로(201)의 구성 및 구체적인 동작 설명이 생략된다. 상기 내부 전압 발생기(202)는 상기 기준 전압(VREF1)에 기초하여 내부 전압(VINT)을 발생한다. 이때, 상기 내부 전압 발생기(202)는 상기 내부 전압(VINT)을 상기 기준 전압(VREF)과 같거나 또는 다르게 발생할 수 있다. 상기 내부 회로(203)는 상기 내부 전압(VINT)을 동작 전원으로서 사용하고, 상기 내부 전압(VINT)이 공급될 때 동작한다. 상기 반도체 장치(200)는 반도체 메모리 장치 또는 내부 전압 발생기를 포함하는 반도체 장치일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 도면이다. 도 5를 참고하면, 반도체 장치(300)는 밴드 갭 기준 회로(301), 검출기(302), 내부 전압 발생기(303), 및 내부 회로(304)를 포함한다. 상기 밴드 갭 기준 회로(301)는 전원 전압(VDD)에 기초하여 온도의 변화에 둔감한 기준 전압(VREF1)을 발생한다. 상기 밴드 갭 기준 회로(201)의 구성 및 구체적인 동작은 도 2를 참고하여 상술한 상기 밴드 갭 기준 회로(100)의 구성 및 동작과 실질적으로 동일하다. 따라서 설명의 중복을 피하기 위해, 상기 밴드 갭 기준 회로(301)의 구성 및 구체적인 동작 설명이 생략된다. 상기 검출기(302)는 내부 전압(VINT)이 상기 기준 전압(VREF1)과 다른지의 여부를 검출하고, 그 검출 결과에 따라 검출 신호(DET)를 출력한다. 상기 내부 전압 발생기(303)는 상기 내부 전압(VINT)를 발생하고, 상기 검출 신호(DET)에 응답하여, 상기 내부 전압(VINT)을 증가 또는 감소시킨다. 예를 들어, 상기 내부 전압(VINT)이 상기 기준 전압(VREF1)보다 더 높을 때, 상기 검출기(302)는 상기 내부 전압 발생기(303)가 상기 내부 전압(VINT)을 감소시키도록 상기 검출 신호(DET)를 출력한다. 또, 상기 내부 전압(VINT)이 상기 기준 전압(VREF1)보다 더 낮을 때, 상기 검출기(302)는 상기 내부 전압 발생기(303)가 상기 내부 전압(VINT)를 증가시키도록 상기 검출 신호(DET)를 출력한다. 상기 내부 회로(304)는 상기 내부 전압(VINT)을 동작 전원으로서 사용하고, 상기 내부 전압(VINT)이 공급될 때 동작한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 밴드 갭 기준 회로와 이를 포함하는 반도체 장치는 저전압의 전원 전압이 공급되어도 안정적으로 동작할 수 있다.

Claims (32)

  1. 제1 전압과 제2 전압을 비교하고, 그 비교 결과에 따라 제어 전압을 출력하는 비교기;
    상기 제어 전압에 응답하여, 제1 노드에 제1 전류를 공급하는 제1 전류원 회로;
    상기 제어 전압에 응답하여, 제2 노드에 제2 전류를 공급하는 제2 전류원 회로;
    상기 제1 노드를 통하여 수신되는 상기 제1 전류와 자신의 저항값에 의해 결정되는 상기 제1 및 제2 전압들을 발생하는 제1 부하 회로; 및
    상기 제2 노드를 통하여 수신되는 상기 제2 전류와 자신의 저항값에 의해 결정되는 기준 전압을 발생하는 제2 부하 회로를 포함하는 밴드 갭 기준 회로.
  2. 제1항에 있어서,
    상기 비교기는 상기 제1 전압과 상기 제2 전압 간의 전압 차를 증폭하고, 그 증폭된 전압을 상기 제어 전압으로서 출력하는 증폭기를 포함하는 밴드 갭 기준 회로.
  3. 제1항에 있어서,
    상기 제2 전류는 상기 제1 전류와 동일한 밴드 갭 기준 회로.
  4. 제1항에 있어서, 상기 제1 부하 회로는,
    상기 제1 노드와 제3 노드 사이에 연결되는 제1 저항;
    상기 제1 노드와 제4 노드 사이에 연결되는 제2 저항;
    상기 제3 노드와 그라운드 단자 사이에 연결되는 제3 저항;
    상기 제4 노드와 상기 그라운드 단자 사이에 연결되는 제4 저항;
    상기 제4 저항에 병렬로 상기 제4 노드에 연결되는 제5 저항;
    상기 제3 저항에 병렬로 상기 제3 노드와 상기 그라운드 단자 사이에 연결되고, 그라운드 전압에 응답하여 동작하는 제1 트랜지스터; 및
    상기 제5 저항과 상기 그라운드 단자 사이에 서로 병렬로 연결되고, 상기 그라운드 전압에 응답하여 각각 동작하는 복수의 제2 트랜지스터들을 포함하는 밴드 갭 기준 회로.
  5. 제4항에 있어서,
    상기 제1 및 제2 트랜지스터들 각각은 바이폴라 정션 트랜지스터를 포함하는 밴드 갭 기준 회로.
  6. 제4항에 있어서,
    상기 제1 및 제2 저항들의 저항값들은 서로 동일하게 설정되는 밴드 갭 기준 회로.
  7. 제4항에 있어서,
    상기 제3 및 제4 저항들의 저항값들은 서로 동일하게 설정되는 밴드 갭 기준 회로.
  8. 제4항에 있어서,
    상기 제4 저항의 저항값은 상기 제5 저항의 저항값보다 더 큰 밴드 갭 기준 회로.
  9. 제4항에 있어서,
    상기 제1 전류는 상기 제1 저항을 통하여 흐르는 제3 전류와 상기 제2 저항을 통하여 흐르는 제4 전류의 합이고, 상기 제3 전류는 상기 제3 저항을 통하여 흐르는 제5 전류와 상기 제1 트랜지스터를 통하여 흐르는 제6 전류의 합이고, 상기 제4 전류는 상기 제4 저항을 통하여 흐르는 제7 전류와 상기 제5 저항을 통하여 흐르는 제8 전류의 합인 밴드 갭 기준 회로.
  10. 제9항에 있어서,
    상기 제1 전류원 회로가 상기 제1 노드에 상기 제1 전류를 공급할 때, 상기 제5 전류와 상기 제3 저항의 저항값에 의해 결정되는 상기 제1 전압이 상기 제3 노드에서 발생하고, 상기 제7 전류와 상기 제4 저항의 저항값에 의해 결정되는 상기 제2 전압이 상기 제4 노드에서 발생하는 밴드 갭 기준 회로.
  11. 제4항에 있어서,
    상기 제2 부하 회로는, 상기 제2 노드와 상기 그라운드 단자 사이에 연결되는 제6 저항을 포함하고,
    상기 기준 전압은 상기 제2 전류와 상기 제6 저항의 저항값에 의해 결정되는 밴드 갭 기준 회로.
  12. 제11항에 있어서,
    상기 제6 저항의 저항값은 상기 제4 저항의 저항값보다 더 큰 밴드 갭 기준 회로.
  13. 저전압 반도체 장치에 있어서,
    전원 전압에 기초하여 온도의 변화에 둔감한 기준 전압을 발생하는 밴드 갭 기준 회로;
    상기 기준 전압에 기초하여 내부 전압을 발생하는 내부 전압 발생기; 및
    상기 내부 전압을 동작 전원으로서 사용하고, 상기 내부 전압이 공급될 때 동작하는 내부 회로를 포함하고,
    상기 밴드 갭 기준 회로는,
    제1 전압과 제2 전압을 비교하고, 그 비교 결과에 따라 제어 전압을 출력하 는 비교기;
    상기 제어 전압에 응답하여, 제1 노드에 제1 전류를 공급하는 제1 전류원 회로;
    상기 제어 전압에 응답하여, 제2 노드에 제2 전류를 공급하는 제2 전류원 회로;
    상기 제1 노드를 통하여 수신되는 상기 제1 전류와 자신의 저항값에 의해 결정되는 상기 제1 및 제2 전압들을 발생하는 제1 부하 회로; 및
    상기 제2 노드를 통하여 수신되는 상기 제2 전류와 자신의 저항값에 의해 결정되는 상기 기준 전압을 발생하는 제2 부하 회로를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 내부 전압 발생기는 상기 내부 전압을 상기 기준 전압과 같거나 또는 다르게 발생하는 반도체 장치.
  15. 제13항에 있어서,
    상기 비교기는 상기 제1 전압과 상기 제2 전압 간의 전압 차를 증폭하고, 그 증폭된 전압을 상기 제어 전압으로서 출력하는 증폭기를 포함하는 반도체 장치.
  16. 제13항에 있어서,
    상기 제2 전류는 상기 제1 전류와 동일한 반도체 장치.
  17. 제13항에 있어서, 상기 제1 부하 회로는,
    상기 제1 노드와 제3 노드 사이에 연결되는 제1 저항;
    상기 제1 노드와 제4 노드 사이에 연결되는 제2 저항;
    상기 제3 노드와 그라운드 단자 사이에 연결되는 제3 저항;
    상기 제4 노드와 상기 그라운드 단자 사이에 연결되는 제4 저항;
    상기 제4 저항에 병렬로 상기 제4 노드에 연결되는 제5 저항;
    상기 제3 저항에 병렬로 상기 제3 노드와 상기 그라운드 단자 사이에 연결되고, 그라운드 전압에 응답하여 동작하는 제1 트랜지스터; 및
    상기 제5 저항과 상기 그라운드 단자 사이에 서로 병렬로 연결되고, 상기 그라운드 전압에 응답하여 각각 동작하는 복수의 제2 트랜지스터들을 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 및 제2 트랜지스터들 각각은 바이폴라 정션 트랜지스터를 포함하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제1 및 제2 저항들의 저항값들은 서로 동일하게 설정되는 반도체 장치.
  20. 제17항에 있어서,
    상기 제3 및 제4 저항들의 저항값들은 서로 동일하게 설정되는 반도체 장치.
  21. 제17항에 있어서,
    상기 제4 저항의 저항값은 상기 제5 저항의 저항값보다 더 큰 반도체 장치.
  22. 제17항에 있어서,
    상기 제1 전류는 상기 제1 저항을 통하여 흐르는 제3 전류와 상기 제2 저항을 통하여 흐르는 제4 전류의 합이고, 상기 제3 전류는 상기 제3 저항을 통하여 흐르는 제5 전류와 상기 제1 트랜지스터를 통하여 흐르는 제6 전류의 합이고, 상기 제4 전류는 상기 제4 저항을 통하여 흐르는 제7 전류와 상기 제5 저항을 통하여 흐르는 제8 전류의 합인 반도체 장치.
  23. 제22항에 있어서,
    상기 제1 전류원 회로가 상기 제1 노드에 상기 제1 전류를 공급할 때, 상기 제5 전류와 상기 제3 저항의 저항값에 의해 결정되는 상기 제1 전압이 상기 제3 노드에서 발생하고, 상기 제7 전류와 상기 제4 저항의 저항값에 의해 결정되는 상기 제2 전압이 상기 제4 노드에서 발생하는 반도체 장치.
  24. 제17항에 있어서,
    상기 제2 부하 회로는, 상기 제2 노드와 상기 그라운드 단자 사이에 연결되는 제6 저항을 포함하고,
    상기 기준 전압은 상기 제2 전류와 상기 제6 저항의 저항값에 의해 결정되는 반도체 장치.
  25. 제24항에 있어서,
    상기 제6 저항의 저항값은 상기 제4 저항의 저항값보다 더 큰 반도체 장치.
  26. 저전압 반도체 장치에 있어서,
    전원 전압에 기초하여 온도의 변화에 둔감한 기준 전압을 발생하는 밴드 갭 기준 회로;
    내부 전압을 발생하는 내부 전압 발생기;
    상기 내부 전압이 상기 기준 전압과 다른지의 여부를 검출하고, 그 검출 결과에 따라 검출 신호를 출력하는 검출기; 및
    상기 내부 전압을 동작 전원으로서 사용하고, 상기 내부 전압이 공급될 때 동작하는 내부 회로를 포함하고,
    상기 내부 전압 발생기는 상기 검출 신호에 따라 상기 내부 전압을 증가시키거나 또는 감소시키고,
    상기 밴드 갭 기준 회로는,
    제1 전압과 제2 전압을 비교하고, 그 비교 결과에 따라 제어 전압을 출력하 는 비교기;
    상기 제어 전압에 응답하여, 제1 노드에 제1 전류를 공급하는 제1 전류원 회로;
    상기 제어 전압에 응답하여, 제2 노드에 제2 전류를 공급하는 제2 전류원 회로;
    상기 제1 노드를 통하여 수신되는 상기 제1 전류와 자신의 저항값에 의해 결정되는 상기 제1 및 제2 전압들을 발생하는 제1 부하 회로; 및
    상기 제2 노드를 통하여 수신되는 상기 제2 전류와 자신의 저항값에 의해 결정되는 상기 기준 전압을 발생하는 제2 부하 회로를 포함하는 반도체 장치.
  27. 제26항에 있어서, 상기 제1 부하 회로는,
    상기 제1 노드와 제3 노드 사이에 연결되는 제1 저항;
    상기 제1 노드와 제4 노드 사이에 연결되는 제2 저항;
    상기 제3 노드와 그라운드 단자 사이에 연결되는 제3 저항;
    상기 제4 노드와 상기 그라운드 단자 사이에 연결되는 제4 저항;
    상기 제4 저항에 병렬로 상기 제4 노드에 연결되는 제5 저항;
    상기 제3 저항에 병렬로 상기 제3 노드와 상기 그라운드 단자 사이에 연결되고, 그라운드 전압에 응답하여 동작하는 제1 트랜지스터; 및
    상기 제5 저항과 상기 그라운드 단자 사이에 서로 병렬로 연결되고, 상기 그라운드 전압에 응답하여 각각 동작하는 복수의 제2 트랜지스터들을 포함하는 반도 체 장치.
  28. 제27항에 있어서,
    상기 제1 및 제2 트랜지스터들 각각은 바이폴라 정션 트랜지스터를 포함하는 반도체 장치.
  29. 제27항에 있어서,
    상기 제1 전류는 상기 제1 저항을 통하여 흐르는 제3 전류와 상기 제2 저항을 통하여 흐르는 제4 전류의 합이고, 상기 제3 전류는 상기 제3 저항을 통하여 흐르는 제5 전류와 상기 제1 트랜지스터를 통하여 흐르는 제6 전류의 합이고, 상기 제4 전류는 상기 제4 저항을 통하여 흐르는 제7 전류와 상기 제5 저항을 통하여 흐르는 제8 전류의 합인 반도체 장치.
  30. 제29항에 있어서,
    상기 제1 전류원 회로가 상기 제1 노드에 상기 제1 전류를 공급할 때, 상기 제5 전류와 상기 제3 저항의 저항값에 의해 결정되는 상기 제1 전압이 상기 제3 노드에서 발생하고, 상기 제7 전류와 상기 제4 저항의 저항값에 의해 결정되는 상기 제2 전압이 상기 제4 노드에서 발생하는 반도체 장치.
  31. 제27항에 있어서,
    상기 제2 부하 회로는, 상기 제2 노드와 상기 그라운드 단자 사이에 연결되는 제6 저항을 포함하고,
    상기 기준 전압은 상기 제2 전류와 상기 제6 저항의 저항값에 의해 결정되는 반도체 장치.
  32. 제31항에 있어서,
    상기 제6 저항의 저항값은 상기 제4 저항의 저항값보다 더 큰 반도체 장치.
KR1020060039466A 2006-02-05 2006-05-02 저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치 KR100694985B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060039466A KR100694985B1 (ko) 2006-05-02 2006-05-02 저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치
TW095125171A TW200743114A (en) 2006-05-02 2006-07-11 Band gap reference circuit for low voltage and semiconductor device including the same
US11/485,276 US20070182477A1 (en) 2006-02-05 2006-07-13 Band gap reference circuit for low voltage and semiconductor device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060039466A KR100694985B1 (ko) 2006-05-02 2006-05-02 저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR100694985B1 true KR100694985B1 (ko) 2007-03-14

Family

ID=38103601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060039466A KR100694985B1 (ko) 2006-02-05 2006-05-02 저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치

Country Status (3)

Country Link
US (1) US20070182477A1 (ko)
KR (1) KR100694985B1 (ko)
TW (1) TW200743114A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101861370B1 (ko) 2010-10-28 2018-05-28 에이블릭 가부시키가이샤 온도 검지 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7633333B2 (en) * 2006-11-16 2009-12-15 Infineon Technologies Ag Systems, apparatus and methods relating to bandgap circuits
KR100910861B1 (ko) 2007-11-08 2009-08-06 주식회사 하이닉스반도체 밴드갭 레퍼런스 발생회로
CN101926093A (zh) * 2007-12-28 2010-12-22 伊顿公司 驱动电路和使用驱动电路的方法
TWI400884B (zh) * 2010-05-28 2013-07-01 Macronix Int Co Ltd 時鐘積體電路
US10386879B2 (en) * 2015-01-20 2019-08-20 Taiwan Semiconductor Manufacturing Company Limited Bandgap reference voltage circuit with a startup current generator
JP6765119B2 (ja) * 2017-02-09 2020-10-07 リコー電子デバイス株式会社 基準電圧発生回路及び方法
KR20210151273A (ko) 2020-06-04 2021-12-14 삼성전자주식회사 이종 전원이 인가된 밴드갭 레퍼런스 회로 및 이를 포함하는 전자 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000009310A (ko) * 1998-07-23 2000-02-15 김덕중 저전압 동작용 바이어스 전류회로
KR20010082073A (ko) * 2000-02-18 2001-08-29 씨. 필립 채프맨 저전압 검출회로로 사용되는 밴드갭 전압 비교기
JP2002323519A (ja) * 2001-04-25 2002-11-08 Seiko Epson Corp 電圧監視回路
US7053694B2 (en) * 2004-08-20 2006-05-30 Asahi Kasei Microsystems Co., Ltd. Band-gap circuit with high power supply rejection ratio

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4103859B2 (ja) * 2004-07-07 2008-06-18 セイコーエプソン株式会社 基準電圧発生回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000009310A (ko) * 1998-07-23 2000-02-15 김덕중 저전압 동작용 바이어스 전류회로
KR20010082073A (ko) * 2000-02-18 2001-08-29 씨. 필립 채프맨 저전압 검출회로로 사용되는 밴드갭 전압 비교기
JP2002323519A (ja) * 2001-04-25 2002-11-08 Seiko Epson Corp 電圧監視回路
US7053694B2 (en) * 2004-08-20 2006-05-30 Asahi Kasei Microsystems Co., Ltd. Band-gap circuit with high power supply rejection ratio

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101861370B1 (ko) 2010-10-28 2018-05-28 에이블릭 가부시키가이샤 온도 검지 장치

Also Published As

Publication number Publication date
TW200743114A (en) 2007-11-16
US20070182477A1 (en) 2007-08-09

Similar Documents

Publication Publication Date Title
KR100694985B1 (ko) 저전압용 밴드 갭 기준 회로와 이를 포함하는 반도체 장치
JP5215995B2 (ja) 超低電力アナログ補償回路
JP4809340B2 (ja) 絶対温度に比例する電圧回路
CN101807088B (zh) 具有不受偏移电压影响的输出的带隙基准电路
WO2021227711A1 (zh) 一种温度检测电路
US8403559B2 (en) Two-terminal semiconductor sensor device
TW202008702A (zh) 電壓調節器及動態洩流電路
US20080061868A1 (en) Digital temperature sensing device using temperature depending characteristic of contact resistance
JP2007178342A (ja) 温度検出回路及び温度検出方法
KR100585141B1 (ko) 전원 전압 변동에 둔감한 셀프 바이어스된 밴드갭 기준전압 발생 회로
TWI651609B (zh) 低電壓鎖定電路及其整合參考電壓產生電路之裝置
CN111665897B (zh) 负温度系数的稳压源电路
JP2005228160A (ja) 定電流源装置
US20100237926A1 (en) Voltage generating circuit
US7821331B2 (en) Reduction of temperature dependence of a reference voltage
US7936204B2 (en) Temperature sensing circuit
JP5889586B2 (ja) 基準電流生成回路、基準電圧生成回路、及び温度検出回路
US20070069709A1 (en) Band gap reference voltage generator for low power
KR20190029244A (ko) 밴드 갭 기준 전압 생성 회로 및 밴드 갭 기준 전압 생성 시스템
CN117007892B (zh) 检测电路、电源管理芯片及电子设备
EP1439445A2 (en) Temperature compensated bandgap voltage reference
JP2000065872A (ja) 電圧検出回路
JP2011107800A (ja) 参照電圧発生回路および受信回路
KR20080016122A (ko) 씨모스 온도 센서
CN115378227A (zh) 参考电流产生电路及用于dc-dc变换器的谷值电流检测电路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee