TWI400884B

TWI400884B - 時鐘積體電路

Info

Publication number: TWI400884B
Application number: TW099117296A
Authority: TW
Inventors: Chung Kuang Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2010-05-28
Filing date: 2010-05-28
Publication date: 2013-07-01
Also published as: US20140253202A1; US20110291638A1; TW201143293A; US8736331B2

Description

時鐘積體電路

本發明係關於具有時鐘電路之積體電路，其可容忍諸如溫度、接地雜訊、電源雜訊等變異。

積體電路之時鐘電路之運作會隨溫度、接地雜訊、電源雜訊等因子而有變異。由於這些變異會影響輸出時鐘訊號的最終時序，已有多項研究進行期能針對此一問題，在上述變異存在的情況下，產生較均勻的輸出時鐘訊號。

舉例而言，Gaboury之美國專利第7,142,005號利用增加具有主動負載之緩衝電路、獨立偏壓電路系統、以及偏壓電路系統之方式，來隔離電源波動對時鐘訊號的影響。為了達成隔離電源波動對時鐘訊號的影響，這些相對複雜的緩衝電路造成晶粒面積與成本之大幅增加。

在另一範例中，積體電路之時鐘電路之運作會隨著由一升壓電路所產生的高過供應電壓之高電壓以及一電壓調節器兩者綜合產生的參考電壓影響。如此電路會消耗大量的佈局區域以及電流。

因此產生需求，希望能夠解決這些變異問題，但採用較不複雜的結構與較少的成本

本發明係提供一種具有時鐘積體電路的裝置之技術。此時鐘積體電路具有一補償電路、時序電路及比較電路。該時序電路及該比較電路決定該時鐘信號的時序。

此補償電路由一供應電壓提供電源。此補償電路產生一補償參考電壓，該補償參考電壓係補償該供應電壓的變動。此時序電路，其具有在參考信號之間切換的一輸出，該切換的一速率係由一時間常數來決定。此比較電路比較該時序電路的一輸出與該補償參考電壓。

在許多不同的實施例中，此產生補償參考電壓的技術允許其他電路的省略以節省面積、電源及成本。在一實施例中，此供應電壓係沒有調整的，而可以在此產生補償參考電壓的技術中允許電壓調節電路的省略，以對比較電路產生參考電壓。在一實施例中，此供應電壓係沒有升壓的，而可以在此產生補償參考電壓的技術中允許電壓升壓電路的省略，以對比較電路產生參考電壓。

在一實施例中，為了響應該供應電壓的一第一電壓改變，該補償參考電壓具有一第二電壓改變，該第二電壓改變較該第一電壓改變的大小還小。如此是補償參考電壓用來補償供應電壓變動的一個範例。

在一實施例中，補償參考電壓是用來補償供應電壓及溫度的變動。

在一實施例中，該補償電路包括一電流源，其具有隨著該供應電壓改變而變動的一輸出電流。在一範例中，此電流源具有隨著該供應電壓之一正電壓改變而增加的一輸出電流。而在另一範例中，此電流源具有隨著該供應電壓之一正電壓改變而減少的一輸出電流。

在另一實施例中，該補償電路包括複數個電流源。舉例而言，其具有一第一電流源，隨著該供應電壓改變而變動的一輸出電流，以及一第二電流源，隨著溫度改變而變動的一輸出電流。

在某些實施例中，此時鐘積體電路更具有一栓鎖電路產生該時鐘積體電路的該時鐘信號。該栓鎖電路包含交互耦接的邏輯閘，使得該栓鎖電路中交互耦接的邏輯閘之輸出與該該栓鎖電路中的另一交互耦接的邏輯閘之輸入耦接，該栓鎖電路具有一輸入與該比較電路的一輸出耦接。

本發明之另一目的為提供一種自一時鐘積體電路產生一時鐘信號的方法。

產生一補償參考電壓，該補償參考電壓係補償該供應電壓的變動。將一時序電路輸出在參考信號之間切換，該切換的一速率係由一時間常數來決定；以及比較該時序電路的一輸出與該補償參考電壓，其中該切換及該比較決定該時鐘信號的時序。

本發明係揭露許多不同的實施例。

第1圖顯示一具有例如是溫度、接地電壓或是電源電壓變動承受能力的積體電路時鐘電路之方塊示意圖。

此積體電路時鐘電路通常是一迴路結構，具有時序電路102、準位切換電路104及栓鎖電路栓鎖電路106。此栓鎖電路栓鎖電路106產生一自栓鎖電路栓鎖電路106至時序電路102的回授信號，及一時鐘輸出信號110。此時序電路102根據一時間常數在兩個參考信號之間切換。此時間常數因此決定了此積體電路時鐘電路的時序。一個典型的時間常數範例為一指數時間常數，其將一RC電路或是RL電路的上升及下降時間特徵化。此準位切換電路監控時序電路102的輸出，且根據此時序電路102是否足夠高或低來改變其輸出。栓鎖電路106的範例為SR栓鎖器、SR NAND栓鎖器、JK栓鎖器、閘式SR栓鎖器、閘式D栓鎖器、閘式觸發栓鎖器等。此栓鎖電路電路106具有兩個穩定狀態且在這兩個穩定狀態之間切換以產生一時鐘輸出信號110。

時序電路102所依賴的兩個參考信號是由電路116所產生，其也會產生準位切換電路104所依賴的準位切換參考信號。藉由同時為時序電路102產生所依賴的參考信號及為準位切換電路104產生所依賴的準位切換參考信號，電路116可以減少為時序電路102所依賴的參考信號及為準位切換電路104所依賴的準位切換參考信號共享的雜訊信號之雜訊相位。因為任何雜訊相位是很小的，此時序電路102所依賴參考信號中的雜訊信號之峰值與谷值係與準位切換電路104所依賴準位切換參考信號中的雜訊信號之峰值與谷值同步。除了雜訊之外，此電路也會對供應電壓基底值的變動進行補償。

準位切換電路104所依賴的準位切換參考信號112，由電路118選取將其與準位切換電路104耦接。在某些實施例中，這會作為一採樣而保持住接地雜訊，所以相同的接地雜訊會由時序電路102所保持住，且會由準位切換電路104所依賴的準位切換參考電路所保持住。

雖然此處所示之方塊圖可以解決溫度、接地電壓或是電源電壓的變動問題，但是本發明不同實施例中的一改良時鐘電路僅解決這些變動參數的其中之一而已(例如：僅針對溫度雜訊、僅針對接地電壓雜訊或是僅針對電源電壓雜訊)，或是這些變動參數的其中之二而已(例如：僅針對溫度和電源電壓雜訊、僅針對溫度和接地電壓雜訊或是僅針對電源電壓和接地電壓雜訊)。

第2A和2B圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一反相電路以評估時序電路的輸出。

圖式中顯示平行放置的時序電路202A和202B，平行放置的反相電路204A和204B，以及一栓鎖電路206。此時序電路202A和202B通常是一具有電阻RX或RY的反相器，自電容CX或CY進行充電或放電，以改變OX或OY的輸出電壓。

第2A圖顯示一實施例，其中電容CX或CY係與一共同接地耦接。雖然圖式中並未明示所有可能的變化，本發明的技術包含所有實施例中具有電容CX或CY的時序電路，其中時序電路可以修改為將電容CX或CY係與一共同接地耦接。

在一實施例中，電容CX或CY實際上是一PMOS電晶體具有相反的端點與反相器的共同接地端解除耦接。

第2B圖顯示一實施例，其中電容CX或CY係與一共同電源耦接。雖然圖式中並未明示所有可能的變化，本發明的技術包含所有實施例中具有電容CX或CY的時序電路，其中時序電路可以修改為將電容CX或CY係與一共同電源耦接。

在一實施例中，電容CX或CY實際上是一PMOS電晶體具有相反的端點與反相器的共同電源端解除耦接。

此反相電路204A和204B由一CTAT電源或是一與溫度成反比之電源，其會隨著溫度的增加而降低，來驅動。

此反相器係與運算放大器版本十分不同。在運算放大器版本中，一Vref與時序電路的輸出(如RC電路的上升/下降)進行比較。而在反相器版本中，此反相器的電源係被控制，以改變此反相器的行程且因此偵測時序電路的輸出(如RC電路的上升/下降)。在此反相器版本中，一個額外關於電源與反相器行程的溫度關係受到重視。

此反相器相較於運算放大器版本具有以下的優點：(1)較低的工作電壓VDD；(2)較小的電路尺寸(反相器僅有兩個金氧半電晶體而運算放大器具有五個或以上的金氧半電晶體)；(3)較簡單的設計；(4)較低的主動電流(反相器具有一個電流路徑，而運算放大器具有兩個或三個電流路徑及包含一個額外的電流鏡)；及(5)較高的工作速度(反相器具有一個階段的延遲，而運算放大器具有兩個或三個階段的延遲)。

此栓鎖電路206是交互耦接的，如此一邏輯閘的輸出與另一邏輯閘的輸入耦接。一邏輯閘的一輸入是直接與另一邏輯閘的輸出耦接，此一邏輯閘的另一輸入是直接與另一邏輯閘的輸出經過時序電路與準位偵測電路而耦接。

第2C圖顯示時序電路的另一實施例。雖然大部分與第2A圖類似，在第2C圖中平行放置的時序電路202A和202B是由一PTAT電源或是一與溫度成正比之電源，其會隨著溫度的增加而增加，來驅動。雖然圖式中並未明示所有可能的變化，本發明的技術包含所有實施例中具有CTAT電源的時序電路，其中CTAT電源可以由PTAT電源來取代。

類似地，雖然圖式中並未明示所有可能的變化，本發明的技術包含所有實施例中具有PTAT電源的時序電路，其中PTAT電源可以由CTAT電源來取代。

第2D圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一施密特觸發電路以評估此時序電路的輸出。

雖然第2B圖類似，在第2D圖中的準位切換電路210A和210B之施密特觸發電路是由一CTAT電源來驅動，且包含具有通過電阻之封閉迴路正回授的運算放大器。

第2E圖顯示一施密特觸發電路的示意圖。

第3圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一運算放大器電路以藉由比較輸出與一參考值來執行時序電路輸出的準位偵測。

圖式中顯示平行放置的時序電路302A和302B，平行放置的準位切換電路304A和304B，以及一栓鎖電路306。此準位切換電路304A和304B是一運算放大比較器具有一參考電壓CTAT_REF。除此之外，此時鐘電路大致與第2A圖類似。

第4A圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的電流源。

第4A圖顯示出依賴準位偵測電路的CTAT電源信號是如何產生的，在此圖中顯示為CTAT_REF 428。一個定量輸出的PTAT_I電流源426，會自電源調節器422經過電阻RES 424產生與溫度成正比的電流，隨著溫度的增加而增加。此電源調節器422會輸出與溫度無關的定電壓。此調節電源提供一定電源且不會隨著VDD及溫度改變。舉例而言，此調節器的輸出具有一能帶參考值。此輸出結果與溫度成反比，因為溫度增加時跨越此電阻的壓降也是增加，且此壓降下端的輸出端點之偏移則是減少。此電流源的一個範例顯示於第4E圖。

第4B圖是第4A圖電路的一個變異，其中PTAT_I定電流源426由CTAT_I定電流源430所取代，且依賴準位偵測電路的CTAT電源信號之CTAT_REF 428由依賴準位偵測電路的PTAT電源信號之PTAT_REF 432所取代。此電流源的一個範例顯示於第4G圖。

第4C圖是第4A圖電路的一個變異，具有一旁路電容器434與電阻RES 424並聯，以減少雜訊。此外，此電流源包含一電流鏡。此電流源的一個範例顯示於第4D圖。

第4D圖是一電流發生器的示意圖，其根據參考電路自PMOS裝置提供PTAT電流。

第4E圖是一電流發生器的示意圖，其根據參考電路自NMOS裝置提供PTAT電流。

在第4D圖與第4E圖中，此電路使用介於兩個具有正比於溫度的相同電流NMOS電晶體之delta_Vg。所以delta_Vg/電阻=PTAT_I。在第4D圖與第4E圖中，具有圓圈的兩個電晶體是相同的。

第4F圖是一電流發生器的示意圖，其根據參考電路自PMOS裝置提供CTAT電流。

第4G圖是一電流發生器的示意圖，其根據參考電路自NMOS裝置提供CTAT電流。

此處所描述的一個根據參考電路的電流發生器是較佳地，因為在許多實施例中，單一與溫度相關的參數可以被控制，而不是兩個與溫度相關的材料相關參數，其具有不同的溫度關聯性。

第5A圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源。

第5A圖顯示出依賴準位偵測電路的CTAT電源信號是如何產生的，在此圖中顯示為CTAT_REF 528。一個定量輸出的PTAT_I電流源526，會自電源調節器522經過電阻RES 524產生與溫度成反比的電流，隨著溫度的增加而降低。此輸出結果與溫度成反比，因為溫度增加時跨越此電阻的壓降也是減少，且此壓降上端的輸出端點之偏移也是減少。

所示電流源的一個例示為一疊接電流源。

第5B、5C、5D和5E圖是產生參考電壓信號的其他範例。

第5B圖是第5A圖電路的一個變異，其中CTAT_I定電流源526由PTAT_I定電流源530所取代，且依賴準位偵測電路的CTAT電源信號之CTAT_REF 528由依賴準位偵測電路的PTAT電源信號之PTAT_REF 532所取代。

第5C圖是第5A圖電路的一個變異，其中電阻RES 524是由二極體DI0 530所取代。此電流源的一個範例顯示於第4F圖。

第5D圖是第5A圖電路的一個變異，其中CTAT_I定電流源526由PTAT_I定電流源530所取代，且輸出端點之偏移自跨越此定電流源上端的壓降移至跨越此定電流源下端的壓降。

第5E圖是第5C圖電路的一個變異，其中CTAT_I定電流源526由電阻RES 524所取代。

第6A圖顯示一組時間與大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產生時鐘時序可以隨著溫度的改變而大幅地改變。

第6A圖顯示一高溫、一低溫和一中等溫度的軌跡區間。溫度越低的話，則此時序電路變得越快，且溫度越高的話，則此時序電路變得越慢。因為時序電路的共同參考信號，此時序電路在低溫時會較在高溫時更快抵達參考值。因此，此時鍾電路的時序在低溫時會較在高溫時更快。

第6B圖顯示一組時間與大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用第2到5圖中所示的電路，其產生時鐘時序基本上不隨著溫度的改變而改變。

第6B圖顯示一高溫、一低溫和一中等溫度的軌跡區間。如第6A圖所示，溫度越低的話，則此時序電路變得越快，且溫度越高的話，則此時序電路變得越慢。然而，因為第6B圖中使用不同的時序電路，係與第6A圖中所使用的時序電路不同。雖然時序電路在低溫時會較在高溫時更快抵達參考值，此時序電路的參考值也相對的更高。因此，此時鍾電路的時序顯示出很小的溫度變動，而是導致此時鐘電路的速度變動。

第7A和7B圖是其他的實施例，其顯示下降信號而不是第6A和6B圖中的上升信號，但是仍顯示相同的時間常數。

一時鐘信號是依賴第6A和6B圖中的上升信號或是第7A和7B圖中的下降信號，是根據電容CX或CY係與第2A圖中的地耦接或是與第2B圖中的電源耦接而定。

第8A和8B圖顯示一具有對接地雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體選擇性的與接地雜訊耦接，以作為此時序電路輸出的準位偵測之參考信號的一部分。

圖式中顯示平行放置的時序電路802A和802B，平行放置的準位切換電路804A和804B，以及一栓鎖電路806。此準位切換電路804A和804B選擇性的與來自準位切換參考電路816A和816B的接地雜訊耦接，且儲存於電容節點REF X或是REF Y，係各自根據由信號ENX所開啟的切換電晶體818A及由信號ENY所開啟的切換電晶體818B之切換行為所決定。此會作為一採樣而保持住接地雜訊，所以相同的接地雜訊會由時序電路802A或802B所保持住，且會由準位切換電路104所依賴之準位切換參考電路的節點REF X或是REF Y所保持住。

在一實施例中，電容CX或CY實際上是一PMOS電晶體具有相反的端點與共同電源端解除耦接，此共同電源與RX或RY連接。

當ENX為高準位時OX保持接地。之後，ENX變為低準位則關閉NMOS；在此時接地雜訊被保持在OX。假如雜訊是高準位則預充電速度很快；假如雜訊是低準位則預充電速度很慢。此電路使得REFX或REFY在相同時間保持相同的接地雜訊。

在第8A圖中，此切換參考電路參考節點REFX或REFY，包括電容電路與地耦接。在第8B圖中，此切換參考電路參考節點REFX或REFY，包括電容電路與電源耦接。

在不同的實施例中，準位切換參考電路816A和816B可以是兩組不同的電路或是同一組電路由平行放置的時序電路及多重準位切換電路804A和804B所分享。

第9圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對接地雜訊變動的承受能力，其產生時鐘時序可以對隨著時間改變的接地雜訊而大幅地改變。

第9圖顯示軌跡OX和OY是如何由接地雜訊，在此圖中為REF_LO信號所影響的。當接地雜訊有一峰值時，則此時序電路會開始自REF_LO進行充電至REF_HI的程序，導致時序電路僅需較少的時間就可以自REF_LO充電至REF_HI。因此，此時鐘信號輸出910於此時鐘周期中具有一較廣的變動。

當ENX為高準位時，OX保持接地且電壓隨著接地雜訊而變動。當ENX為低準位，且關閉NMOS，則接地雜訊被保持在OX。但是參考準位仍隨著接地雜訊而變動。最壞的情況是OX保持一高準位的接地雜訊且於充電期間此參考電路承受一負的接地準位；則此參考值會遠較預期為低。因此一類似取樣及保持結構在REFX或REFY保持相同的接地雜訊。

第10圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對接地雜訊變動的承受能力，其因為第8圖中的電路而可以在對隨著時間改變的接地雜訊中產生相對穩定的時鐘時序。

第10圖顯示軌跡OX和OY是如何由接地雜訊，在此圖中為REF_LO信號所影響的。當接地雜訊有一峰值或是其他的改變時，則此峰值或是其他的改變會儲存於第8圖中的電容節點REF X或是REF Y。因為接地雜訊對REF_LO信號的影響由取樣後保持參考電路來追蹤，此準位偵測電路是自準位偵測參考電路與時序電路比較相同的接地雜訊。於接地雜訊被以此取樣後保持之方式後，接地雜訊，其會繼續改變，自此取樣電路中解除耦接。因此，此時序電路自REF_LO進行充電至REF_HI的程序中並沒有一提前開始，雖然有著接地雜訊，此時序電路仍需要相同的時間自REF_LO充電至REF_HI。因此，導致此時鐘信號輸出910於一廣泛改變的接地雜訊下仍具有相同的時鐘周期。

在另一實施例中，係將接地雜訊取樣後再於放電時將此接地雜訊與取樣電路解除耦接，而不是如第9圖和第10圖中所示的於充電時將此接地雜訊與取樣電路解除耦接。此實施例會造成額外的問題因為必須解決自雜訊電源調節器所產生的電源雜訊問題。

在另一實施例中(類似第2C圖)，此取樣及保持電路會保持電源雜訊而不是接地雜訊。

第11A和11B圖顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊共同分享之雜訊相位。

圖式中顯示平行放置的時序電路1102A和1102B，平行放置的準位切換電路1104A和1104B，以及一栓鎖電路1106。如圖所示也包含時序電源及準位切換參考值產生器1116A和1116B，其會產生與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊相同的雜訊相位。

在第11A圖中，此電容電路CX或CY與地耦接。在第11B圖中，此電容電路CX或CY與電源1116A或1116B耦接。

第12圖顯示一電源電路的電路圖，其與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊分享相同的雜訊相位。

第12圖顯示一電源1236來驅動一運算放大器1232。此運算放大器在其非反相輸入具有一參考信號REF_OP 1234。此REF_OP 1234的一個例示為一能隙參考電路於1.3V。一金氧半場效電晶體1238具有一邏輯閘與運算放大器1232的輸出耦接，一汲極與電源1236耦接，及一源極與時序電源輸出1246耦接。時序電源輸出1246與準位切換參考值1248由電阻R1 1240分隔。準位切換參考值1248與運算放大器1232的負回授點由電阻R2 1242分隔。最後，電阻R3將此負回授點與地耦接。

另一個實施例則使用浮接節點的電容耦合以維持時序電源輸出1246與準位切換參考值1248之間相同的雜訊相位，其中時序電源輸出1246與準位切換參考值1248之一是浮接的。

雖然上述的實施例是特別為了維持時序電源輸出1246與準位切換參考值1248之間相同的雜訊相位所設計的，但是其他的設計中則不是如此。其他的設計中時序電源輸出1246與準位切換參考值1248之間為了以下的原因之一或多者而具有不同的雜訊相位：(1)因為晶粒的配置使參考電路並不靠近時序電路；(2)調節器中的參考電路具有較VDD電源為佳的電源供應拒絕比例(PSRR)；及(3)即使是RC電源具有電源調節器，因為不同的輸出負載及轉變，一個雜訊相位差異仍會維持，且此電源調節器必須支持較大電流及較大的輸出轉變。

第13圖為一組電壓與時間的關係圖，其顯示因為如第11圖或第12圖中的電路關係，如何在時序電路電源與使用於時序電路輸出的準位偵測之參考信號之間具有相同的雜訊相位。

第13圖顯示之時序電路電源1301及使用於時序電路輸出1302的準位偵測之參考信號之間兩者的電源雜訊具有相同的雜訊相位。將軌跡1303放置於軌跡1301及1302之上可以顯示此情況，雖然電源雜訊的大小是改變的，而軌跡1301及1302的電源雜訊之峰值與谷值是同步的。

第14圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對電源雜訊變動的承受能力，其可以在對隨著時間大幅改變的電源雜訊中產生時鐘時序。

第14圖顯示軌跡OX和OY是如何由電源雜訊1401所影響的。當電源雜訊有一大幅下降時，則此時序電路會開始自REF_LO進行充電至REF_HI的程序，導致時序電路僅需較少的時間就可以自REF_LO充電至REF_HI。類似地，當電源雜訊有一峰值時，則此時序電路自REF_LO進行充電至REF_HI的程序會變得較慢，導致時序電路需要更多的時間才可以自REF_LO充電至REF_HI。這些改變係自一穩定(定值)的準位切換參考值之後發生。因此，此時鐘信號輸出1410於此時鐘周期中具有一較廣的變動。

第15圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對電源雜訊變動的承受能力，其因為第11圖和第12圖中的電路而可以在對隨著時間大幅改變的電源雜訊中產生相對穩定的時鐘時序。

第15圖顯示軌跡OX和OY是如何由接地雜訊1401所影響的。與第14圖不同的是，當電源雜訊1501有一峰值或是其他的變動時，則準位切換參考值會有一同步的峰值或是其他的變動。雖然此峰值或是其他的變動在此準位切換參考值與電源雜訊相較會有一個較小的大小，但是介於時序電路電源1501與準位切換參考值的同步特性大幅地減少了時鐘信號的變動。因此，此時鐘信號輸出1510在接地雜訊具有較廣變動的情況下仍具有一共同的時鐘週期。

第16A和16B圖顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，以切換此時鐘的電源。當電源開啟時，若是尚未達到穩定電源且需要此VDD電源以產生給邏輯電路的時鐘。邏輯電路會等待穩定電源的設置時間。當達到穩定電源後，則此時鐘切換至一穩定時鐘。

圖式中顯示平行放置的時序電路1602A和1602B，平行放置的準位切換電路1604A和1604B，以及一栓鎖電路1606。如圖所示也包含時序電源及準位切換參考值產生器1616A和1616B，其會產生與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊相同的雜訊相位。圖示中也包含介於VDD與時序電源及準位切換參考值產生器1616A之間的切換開關1620A，介於VDD與時序電源及準位切換參考值產生器1616B之間的切換開關1620B，介於準位切換電路1604A與栓鎖電路1606之間的切換開關1620C，及介於準位切換電路1604B與栓鎖電路1606之間的切換開關1620D。

在第16A圖中，此電容電路CX或CY與地耦接。在第16B圖中，此電容電路CX或CY與電源1616A或1616B耦接。

第17圖係可應用本發明具有改良積體電路時鐘電路之一記憶電路的方塊示意圖。

第17圖是包含一記憶體陣列1712的積體電路1700之簡要方塊示意圖。一字元線/區塊選取解碼器及驅動器1714係耦接至，且與其有著電性溝通，複數條字元線1716及字串選擇線，其間係沿著記憶胞陣列1712的列方向排列。一位元線(行)解碼器及驅動器1718係耦接至複數條沿著記憶體陣列1712之行排列的位元線1720，且與其有著電性溝通，以自讀取資料，或是寫入資料至，記憶胞陣列1712的記憶胞中。位址係透過匯流排1722提供至字元線和區塊選擇解碼器1714及位元線解碼器1718。方塊1724中的感應放大器與資料輸入結構，包含作為讀取、程式化和抹除模式的電流源，係透過匯流排1726耦接至位元線解碼器1718。資料係由積體電路1700上的輸入/輸出埠透過資料輸入線1728傳送至方塊1724之資料輸入結構。在此例示的實施例中，其他電路1730也包括在此積體電路1700內，例如通用目的處理器或特殊用途電路，或是由此記憶陣列所支援的組合模組以提供單晶片系統功能。資料係由方塊1724中的感應放大器，透過資料輸出線1732，傳送至積體電路1700上的輸入/輸出埠或其他積體電路1700內或外之資料目的地。狀態機構及改良時鐘電路(如此處所討論的)係於電路1734中，以控制偏壓調整供應電壓電流源1736。

第18圖為一電路圖，其類似於第16圖，顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，且更包含切換電路介於參考產生器及運算放大器之間。如同第8圖所示，切換電晶體818A由信號ENX所開啟而切換電晶體818B由信號ENY所開啟。類似於第8圖，來自時序電源及準位切換產生器1616A和1616B的接地雜訊係儲存於電容性節點REFX或REFY之中。

第19和20圖一同顯示由供應電壓改變所造成的時鐘問題。假如一特定的供應電壓改變導致於一時鐘的時間常數一對應的改變數量，則供應電壓的改變不會是一個問題。不幸的是，一特定的供應電壓改變導致於一時鐘的時間常數之不同的改變數量。

第19A圖顯示一個為此時鐘電路產生參考電壓之一例示電源電路的電路圖，例如是栓鎖電路前級的比較電路。

一電流源1902控制電流鏡1904左半部的電流，因此控制電流鏡1904右半部的電流。此電流導致通過電阻1908自供應電壓1906的壓降。因為通過電阻1908的電流根據電流鏡1904及電流源1902的關係是固定的，電阻1908不管供應電壓1906的值傾向會經歷相同的電壓降落。

第19B圖顯示由第19A圖電源電路產生之參考電壓的一個圖示，顯示出其與供應電壓VDD具有強烈的依靠關係。

因為電阻1908不管供應電壓1906的值傾向會經歷相同的電壓降落，參考電壓輸出V_ref 1910傾向根據供應電壓1906的改變而上升或下降。

第20A圖顯示一個具有時間常數之一例示時序電路的電路圖，例如是決定一時鐘電路的時鐘時序。

輸出2016是具有時間常數之時序電路的一部分，在此範例中RC時間常數是由電阻值2012和電容值2014所定義。在此範例中，此時序電路在上升朝向供應電壓VDD與下降朝向地之間作切換。

第20B圖顯示由第20A圖時序電路產生之時序電路輸出的一個圖示，顯示出參考電壓與供應電壓VDD的依靠關係，其中此依靠關係較第19B圖所示來的弱。

當VDD改變時，此時序電路會上升朝向改變後的供應電壓VDD，及自此改變後之供應電壓VDD下降。若是元件之電阻值和電容值維持定值時，雖然時間常數保持不變，此上升與下降曲線會直接正比於此改變之供應電壓VDD的一方程式。

比較第19和20圖可以顯示，當供應電壓VDD改變時，例如具有一個增加的VDD，參考電壓V_ref與時序電路曲線兩者皆增加。然而，當此供應電壓的比例改變時，參考電壓V_ref的增幅相較於時間常數曲線不同點上的增幅來的更大。此不同是來自參考電壓V_ref傾向於經歷直接跟隨供應電壓VDD改變，而時序電路曲線僅有其上下限傾向於經歷直接跟隨供應電壓VDD改變的結果。一個真實的非理論物理系統並不會等到時序電路曲線到達其上下限。時序電路曲線僅有一部分會接近其上下限，而真實的非理論物理系統中的整個曲線會以較供應電壓VDD改變更小的數量改變。

第21圖為一範例電源電路的電路圖，其依賴一電壓升壓器自一低供應電壓所產生的高電壓，及一電壓調節電路，以為時鐘電路產生一參考電壓，例如是栓鎖電路前級的比較電路。

在第21圖的電路設計中，自調節電源所導入的精準時鐘來補償因為系統VDD變動所造成的時鐘頻率變動。一電壓升壓器2118提升系統VDD至一高電壓2120。此調節器2122接收此高電壓2120且將變動平穩。整體電路具有參考電壓V_ref輸出，其係根據調節器2122的輸出減去通過電阻2108的壓降。通過電阻2108的壓降是由電流源I_PTAT 2124決定以產生參考電壓V_ref來補償因為溫度變動所造成的時鐘頻率變動。

第22圖為一範例改良電源電路的電路圖，其為時鐘電路產生一參考電壓，其中參考電壓經由一電流源以補償供應電壓的變動，且此參考電壓經由另一電流源以補償溫度的變動。

在第22圖的電路設計中，除了第21圖中也有的用來補償溫度變動之電流源I_PTAT 2224之外，另一電流源I_PTSV 2226(正比於系統VDD)用來補償供應電壓變動。此額外的電流源I_PTSV幫助補償供應電壓VDD的變動，其相較於遵守時間常數的時序電路曲線對參考電壓V_ref具有更大的影響。電流源I_PTAT與電流源I_PTSV兩者的結合補償供應電壓VDD 2206與溫度的變動。電流源I_PTAT與電流源I_PTSV兩者的結合產生自供應電壓VDD 2206通過電阻2208的壓降，而產生參考電壓V_ref 2210。

此參考電壓V_ref 2210可以因為使用相同型態的電阻而與溫度變動無關。

第23圖顯示一範例電流源以為參考電壓補償供應電壓變動的電路示意圖。

通過電阻2308的電流由通過電阻的電壓差所決定。此電壓差是介於供應電壓VDD 2306與運算放大器2328的反向輸入端的電壓與運算放大器2328的非反向輸入端的電壓相同。在運算放大器2328的非反向輸入端的電壓是偏壓電壓BIAS 2330，其是一個定值電壓，例如是能隙電路輸出。

所以通過電阻2308的電流是I=(VDD-BIAS)/R。當VDD增加時，電流源的輸出電流I_PTCP(正比於電路電源)也增加。I_PTCP是I_PTSV的一個範例。

第24圖顯示變動溫度之時鐘週期與供應電壓的關係圖，顯示本發明技術對於供應電壓變動時補償參考電壓的有效性。

此資料顯示本發明技術將時間週期在系統電壓於(2.9V到3.6V)之間變動及溫度在(-10℃到85℃)變動的情況下仍維持在79奈秒~81奈秒之間。

第25圖顯示一類似於第16圖之具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖。圖式中顯示平行放置的時序電路1602A和1602B，平行放置的準位切換電路1604A和1604B，以及一栓鎖電路1606。由Vdd提供電源的時序電路1602A和1602B通常是具有電阻RX或RY的反向器，自電容CX或CY進行充電或放電，以改變在OX或OY的輸出電壓。如同第8圖所示，切換電晶體818A由信號ENX開啟而切換電晶體818B由信號ENY開啟。參考電壓產生器2516A和2516B會如同第22圖一般提供變動補償供應電壓。本實施例包含介於不同型態的準位切換電路1604A(運算放大器及反向器)與栓鎖電路1606之間的切換開關1620C，及介於不同型態的準位切換電路1604B(運算放大器及反向器)與栓鎖電路1606之間的切換開關1620D。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

102．．．時序電路

104．．．準位切換電路

106．．．栓鎖電路

108．．．回授信號

110．．．時鐘信號

112．．．準位切換參考值

114．．．時序電路參考值

116．．．產生具有訊的溫度補償準位切換參考值及時序電路參考值之電路

118．．．選擇性地與雜訊耦接之電路

202A、202B、302A、302B、802A、802B．．．時序電路

1102A、1102B、1602A、1602B．．．時序電路

204A、204B．．．反相電路

206、306、806、1106、1606．．．栓鎖電路

210A和210B．．．施密特觸發電路

304A、304B、804A、804B．．．準位切換電路

1104A、1104B、1604A、1604B．．．準位切換電路

422、522、2122．．．電源調節器

426、526、2124、2224．．．PTAT_I電流源

430、530．．．CTAT_I電流源

816A、816B．．．準位切換參考電路

1116A、1116B．．．時序電源及準位切換參考值產生器

1234．．．參考信號REF_OP

1236．．．電源

1238．．．金氧半場效電晶體

1246、1301．．．時序電源

1248、1302．．．準位切換參考值

1303．．．電源及參考值

1616A、1616B．．．時序電源及準位切換參考值產生器

1620A、1620B、1620C、1620D‧‧‧切換開關

1700‧‧‧積體電路

1712‧‧‧記憶體陣列

1714‧‧‧字元線/區塊選取解碼器及驅動器

1716‧‧‧字元線

1718‧‧‧位元線解碼器

1720‧‧‧位元線

1722、1726‧‧‧匯流排

1724‧‧‧感應放大器與資料輸入結構

1728‧‧‧資料輸入線

1732‧‧‧資料輸出線

1736‧‧‧偏壓調整供應電壓電流源

1734‧‧‧狀態機構及時鐘電路

1902‧‧‧電流源

1904、2304‧‧‧電流鏡

1906、2006、2206、2306‧‧‧供應電壓

1908、2012、2108、2208、2308‧‧‧電阻

1910、2110、2210‧‧‧參考電壓

2014‧‧‧電容

2016‧‧‧輸出

2118‧‧‧升壓器

2226‧‧‧PTSV_I電流源

2328‧‧‧運算放大器

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第2A和2B圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一反相電路以評估時序電路的輸出，其中第2A圖具有電容性時序電路與地耦接而第2B圖具有電容性時序電路與電源耦接。

第2C圖顯示具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其與第2A圖類似，但是自一PTAT電源接收電源而不是從CTAT電源。

第2E圖顯示一施密特觸發電路的示意圖，例如在第2D圖中。

第3A和3B圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一運算放大器電路以藉由比較輸出與一參考值來執行時序電路輸出的準位偵測，其中第3A圖具有電容性時序電路與地耦接而第3B圖具有電容性時序電路與電源耦接。

第4A圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而減少電流輸出的PTAT電流源。

第4B圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的CTAT電流源。

第4C圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而減少電流輸出的PTAT電流源，且更具有一電容器與一電流鏡的負載電阻並聯。

第5A圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源，及一隨著溫度的增加而降低的輸出。

第5B圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的電流源，及一隨著溫度的增加而增加的輸出。

第5C圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源，及一隨著溫度的增加而增加的輸出。

第5D圖顯示如同第5C圖的準位偵測電路的參考信號之電路示意圖，但是包含一具有隨著溫度的增加而增加電流輸出的電流源。

第6A圖顯示一組時間與上昇大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產生時鐘時序可以隨著溫度的改變而大幅地改變。

第6B圖顯示一組時間與上昇大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用第2到5圖中所示的電路，其產生時鐘時序基本上不隨著溫度的改變而改變。

第7A圖顯示一組時間與下降大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產生時鐘時序可以隨著溫度的改變而大幅地改變。

第7B圖顯示一組時間與下降大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用第2到5圖中所示的電路，其產生時鐘時序基本上不隨著溫度的改變而改變。

第8A和8B圖顯示一具有對接地雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體選擇性的與接地雜訊耦接，以作為此時序電路輸出的準位偵測之參考信號的一部分，其中第8A圖具有電容性時序電路與地耦接而第8B圖具有電容性時序電路與電源耦接。

第11A和11B圖顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊共同分享之雜訊相位，其中第11A圖具有電容性時序電路與地耦接而第11B圖具有電容性時序電路與電源耦接。

第16A和16B圖顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊共同分享之雜訊相位，與第11圖類似，且增加了切換電路，例如在電源開啟時以選擇性地繞過此雜訊容忍電路。

第18圖為一電路圖，其類似於第16圖，顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，且更包含切換電路介於參考產生器及運算放大器之間。

第25圖顯示一類似於第16圖之具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖。

1902‧‧‧電流源

1904‧‧‧電流鏡

1906‧‧‧供應電壓

1908‧‧‧電阻

1910‧‧‧參考電壓

Claims

一種積體電路裝置，包含：一時鐘積體電路產生一時鐘信號，包含：一補償電路產生一補償參考電壓，該補償電路由一供應電壓提供電源，該補償參考電壓係補償該供應電壓的變動；時序電路，其具有在該補償參考電壓及一偏壓位準之間切換的一輸出，該切換的一速率係由一時間常數來決定；以及比較電路，比較該時序電路的一輸出與該補償參考電壓，其中該時序電路及該比較電路決定該時鐘信號的時序。
如申請專利範圍第1項所述之裝置，其中為了響應該供應電壓的一第一電壓改變，該補償參考電壓具有一第二電壓改變，該第二電壓改變較該第一電壓改變的大小還小。
如申請專利範圍第1項所述之裝置，其中該補償參考電壓係補償該供應電壓的變動及溫度的變動。
如申請專利範圍第1項所述之裝置，其中該補償電路包括一電流源，其具有隨著該供應電壓改變而變動的一輸出電流。
如申請專利範圍第1項所述之裝置，其中該補償電路包括：一第一電流源，其具有隨著該供應電壓改變而變動的一輸出電流；以及一第二電流源，其具有隨著溫度改變而變動的一輸出電流。
如申請專利範圍第1項所述之裝置，其中該補償電路包括一電流源，其具有隨著該供應電壓之一正電壓改變而增加的一輸出電流。
如申請專利範圍第1項所述之裝置，其中該補償電路包括一電流源，其具有隨著該供應電壓之一正電壓改變而減少的一輸出電流。
如申請專利範圍第1項所述之裝置，其中該供應電壓是未調節的。
如申請專利範圍第1項所述之裝置，其中該供應電壓是未升壓的。
如申請專利範圍第1項所述之裝置，其中該時鐘積體電路更包括：一栓鎖電路產生該時鐘積體電路的該時鐘信號，該栓鎖電路包含交互耦接的邏輯閘，使得該栓鎖電路中該交互耦接的邏輯閘之輸出與該該栓鎖電路中的另一交互耦接的邏輯閘之輸入耦接，該栓鎖電路具有一輸入與該比較電路的一輸出耦接。
一種自一時鐘積體電路產生一時鐘信號的方法，包含：產生一補償參考電壓，該補償參考電壓係補償該供應電壓的變動；將一時序電路輸出在該補償參考電壓及一偏壓位準之間切換，該切換的一速率係由一時間常數來決定；以及比較該時序電路的一輸出與該補償參考電壓，其中該切換及該比較決定該時鐘信號的時序。
如申請專利範圍第11項所述之方法，其中為了響應該供應電壓的一第一電壓改變，該補償參考電壓具有一第二電壓改變，該第二電壓改變較該第一電壓改變的大小還小。
如申請專利範圍第11項所述之方法，其中該補償參考電壓係補償該供應電壓的變動及溫度的變動。
如申請專利範圍第11項所述之方法，其中該時鐘積體電路包括一電流源，其具有隨著該供應電壓改變而變動的一輸出電流。
如申請專利範圍第11項所述之方法，其中：該補償參考電壓係藉由改變一第一電流源之隨著該供應電壓改變而變動的一輸出電流，以及藉由改變一第二電流源之隨著溫度改變而變動的一輸出電流而產生。
如申請專利範圍第11項所述之方法，其中該補償參考電壓係藉由改變一電流源之隨著該供應電壓之一正電壓改變而增加的一輸出電流而產生。
如申請專利範圍第11項所述之方法，其中該補償參考電壓係藉由改變一電流源之隨著該供應電壓之一正電壓改變而減少的一輸出電流而產生。
如申請專利範圍第11項所述之方法，其中該供應電壓是未調節的。
如申請專利範圍第11項所述之方法，其中該供應電壓是未升壓的。
如申請專利範圍第11項所述之方法，更包括：自一栓鎖電路產生該時鐘積體電路的該時鐘信號，該栓鎖電路包含交互耦接的邏輯閘，使得該栓鎖電路中交互耦接的邏輯閘之輸出與該該栓鎖電路中的另一交互耦接的邏輯閘之輸入耦接，該栓鎖電路係響應該比較。
一種自一時鐘積體電路產生一時鐘信號的裝置，包含：產生一補償參考電壓之功能手段，該補償參考電壓係補償該供應電壓的變動；將一時序電路輸出在該補償參考電壓及一偏壓位準之間切換之功能手段，該切換的一速率係由一時間常數來決定；以及比較該時序電路的一輸出與該補償參考電壓之功能手段，其中該切換之功能手段及該比較之功能手段決定該時鐘信號的時序。