JP2007110495A

JP2007110495A - クロック信号発生回路

Info

Publication number: JP2007110495A
Application number: JP2005300050A
Authority: JP
Inventors: Shinichi Ogita; 進一荻田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-10-14
Filing date: 2005-10-14
Publication date: 2007-04-26
Also published as: US20070103221A1; US7459952B2

Abstract

【課題】スイッチドキャパシタ回路の高速化の際に、スイッチドキャパシタ回路を動作させるために供給するクロックタイミングがばらつきや配線に付く寄生抵抗、容量によってはタイミング破綻を引き起こす。
【解決手段】スイッチドキャパシタ回路を動作させるために供給するクロック信号のボトムプレートサンプリング期間と、ノンオーバーラップ期間を制御手段により、タイミングを調整可能にする事により、タイミング破綻を回避する事が出来、且つ前記それぞれの期間を決定付ける論理素子の面積を増大させる事なく構成できる。
【選択図】図１

Description

本発明はスイッチドキャパシタ回路を用いた演算増幅器を動作させるための、クロック信号発生回路に関するものである。

パイプラインＡ／Ｄ変換器の増幅段に用いるスイッチドキャパシタ（Switched Capacitor 以下SCと略記）回路に代表されるように、ＳＣ回路の高速化・小面積化が要求されている。この高速化・小面積化に伴い、ＳＣ回路を動作させるクロック信号の動作タイミングの要求はより厳しくなってきている。図８は一般的なＳＣ回路を用いた演算増幅器である。この演算増幅器は、ａの信号路を介して入力されたΦ１のクロックタイミングに従ってＯＮ／ＯＦＦするスイッチ（以下ＳＷと略記）２５ａ，２５ｂ，２５ｄと、ｂの信号路を介して入力されたΦ１Ｐのクロックタイミングに従ってＯＮ／ＯＦＦするＳＷ２５ｃと、ｃの信号路を介して入力されたΦ２のクロックタイミングに従ってＯＮ／ＯＦＦするＳＷ２５ｅ，２５ｆと、コンデンサ２６ａ，２６ｂと、オペアンプ２４により構成されている。３ｆの入力端より入力された信号は、Φ１のタイミングでＳＷ２５ａ，２５ｂがＯＮし、コンデンサ２６ａ，２６ｂに信号電荷を蓄積する。同時にＳＷ２５ｄもΦ１のクロックタイミングでＯＮし、３ｈの入力端より入力されたバイアスの電圧でオペアンプ２４の出力をリセットする。その際ＳＷ２５ｃはΦ１ＰのタイミングでＯＮし、オペアンプ２４の２入力をショートしている。この時ＳＷ２５ｅ，２５ｆはΦ２のクロックタイミングでＯＦＦしている。次に前記Φ１ＰのタイミングでＳＷ２５ｃがＯＦＦし、コンデンサ２６ａ，２６ｂのボトムプレートサンプリングを行う。ボトムプレートサンプリングは、ＳＷがＯＮからＯＦＦに切替わる際に発生するＳＷの寄生容量に蓄積された電荷のリークが、信号サンプリング用のコンデンサに蓄積され発生する信号オフセットを防ぐ手段として一般的に知られており、ＳＣ回路においてはこのボトムプレートサンプリング期間が非常に重要である。図６には、前記クロックΦ１Ｐ，Φ１，Φ２Ｐ，Φ２のタイミングチャートを示す。

前記Φ１のタイミングでＳＷ２５ａ，２５ｂ，２５ｄがＯＦＦし、コンデンサ２６ａ，２６ｂへの信号サンプリングが終了する。次に、Φ２のタイミングによりＳＷ２５ｅ，２５ｆがＯＮし、コンデンサ２６ｂには入力端３ｇからのバイアスの電圧とショートされ、またコンデンサ２６ａはオペアンプ２４の出力とショートされる。これにより、入力された信号が増幅され出力端４ｆから出力される。Φ１のクロックタイミングでＳＷ２５ａ，２５ｂ，２５ｄがＯＦＦし、Φ２のクロックタイミングでＳＷ２５ｅ，ＳＷ２５ｆがＯＮするまでの間には全ＳＷがＯＦＦするタイミング（ノンオーバーラップ期間）が必要である。これは、タイミングのばらつきにより、Φ１でＳＷ２５ａ，２５ｂ，２５ｄがＯＦＦする前にΦ２がＯＮすることにより、コンデンサ２６ａ，２６ｂにサンプリングされた電荷の放電（リーク）が発生し、増幅された出力信号に誤差が生じる。これを防ぐために前記のノンオーバーラップ期間がＳＣ回路においては重要になる。前記演算増幅器は、バイアス２の電圧をＶｂ、コンデンサ２６ａ，２６ｂの容量値が等しいとすると、これら一連の動作により、Ｖｏｕｔ＝２＊Ｖｉｎ−Ｖｂの式で示される演算増幅器が構成される。

図９には、特許文献１「特開２００５−４５７８６号公報」にも示されるように、一般的なパイプラインＡ／Ｄの構成の様に、前記図８の演算増幅器が複数段接続された場合を示している。この場合も同様にクロックタイミングΦ１，Φ１Ｐ，Φ２，Φ２Ｐにより動作し、詳細な説明は割愛する。

図８や図９に示される様なＳＣ回路を用いた演算増幅器を動作させる、前記クロックタイミングΦ１，Φ１Ｐ，Φ２，Φ２Ｐのクロックを発生させる一般的なクロック信号発生回路の構成を図５に示す。このクロック信号発生回路は、１ａ〜１ｄ、２ａ〜２ｎの複数個の論理素子により構成されており、前記に示したクロックタイミングΦ１Ｐの立下りとクロックタイミングΦ１の立下りに必要なボトムプレートサンプリング期間のタイミングは、論理素子２ｂ，２ｃ，２ｄにより決定付けられ、クロックタイミングΦ１の立下りとクロックタイミングΦ２の立ち上がりに必要なノンオーバーラップ期間のタイミングは、論理素子２ｅ，２ｆ，２ｇにより決定付けられる。同様に、クロックタイミングΦ２Ｐの立下りとクロックタイミングΦ２の立下りに必要なボトムプレートサンプリング期間及び、クロックタイミングΦ２の立下りとクロックタイミングΦ１の立ち上がりに必要なノンオーバーラップ期間は、論理素子２ｉ，２ｊ，２ｋ及び、２ｌ，２ｍ，２ｎで決定付けられる。この様に、入力端子３ａ及び３ｂから入力されたクロック信号が処理され、出力端子４ａ，４ｂ，４ｃ，４ｄからそれぞれΦ１Ｐ，Φ１，Φ２Ｐ，Φ２のタイミングのクロックとなって出力される。また、前記ボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定付ける論理素子２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｉ，２ｊ，２ｋ，２ｌ，２ｍ，２ｎの構成例を図７に示す。これは一般的なインバータ（反転）回路で、このインバータ回路を構成するトランジスタサイズが大きければ回路の動作電流が増え、応答速度は速くなり、１論理素子あたりの遅延時間は短くなる。逆にトランジスタサイズが小さければ回路の動作電流が減り、応答速度は遅くなり、１論理素子あたりの遅延時間は長くなる。この様に論理素子を構成するトランジスタサイズを調整する事で、必要なボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定する事が出来る。また示した図５ではそれぞれ３個の論理素子でΦ１ＰとΦ１タイミング、Φ１とΦ２タイミング、Φ２ＰとΦ２タイミング、Φ２とΦ１タイミングの決定付けをしているが、この論理素子の段数を増やす事により必要なボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定する事も出来る。
特開２００５−４５７８６号公報

しかしながら、一つの基板上に図８や図９に示す様なＳＣ回路と、図５に示す様なクロック信号発生回路を構成した場合、論理素子のばらつきやクロック配線に付く寄生の抵抗成分や容量成分などにより、前記ボトムプレートサンプリング期間やノンオーバーラップ期間にばらつきが生じる。ＳＣ回路の高速化をするに当り、クロックの周期は短くなり、このタイミングのばらつきによる影響は非常に大きくなり、ボトムプレートサンプリング期間やノンオーバーラップ期間のタイミングが破綻し、ＳＣ回路の動作で信号のオフセットを発生させてしまう。また、トランジスタサイズの調整や、論理素子の段数を増やす事で、必要なボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定する場合、必要なボトムプレートサンプリング期間とノンオーバーラップ期間の長さによっては、基板上に占めるボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定付ける論理素子の面積が増大し、場合によっては基板面積を大きくしなければならなくなる。

上記課題を解決するために、本発明では以下の手段を講じた。請求項１及び請求項２はＳＣ回路を動作させるためにクロック信号を供給するクロック信号発生回路に関するものであり、請求項１は前記ボトムプレートサンプリング期間と、ノンオーバーラップ期間を制御手段により、タイミングを可変する事を特徴とする。請求項２は前記ボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定付ける論理素子部に電流源を設け、この電流量を制御手段により調整可能にする事で、ボトムプレートサンプリング期間と、ノンオーバーラップ期間のタイミングを可変する事を特徴とする。

請求項３は請求項１もしくは請求項２に記載のクロック信号発生回路を用いた信号処理装置に関するものであり、請求項１もしくは請求項２に記載のクロック信号発生回路と、前記クロック信号発生回路からのクロックを受けて動作するＳＣ回路と、前記ＳＣ回路からの出力振幅により性能の一部が決定する信号処理手段と、前記信号処理手段の性能を監視し、性能低下が検知されると前記クロック信号発生回路にボトムプレートサンプリング期間とノンオーバーラップ期間を調整する制御信号を指示するモニタ手段を備えている事を特徴とする。

請求項４では、請求項１もしくは請求項２に記載のクロック信号発生回路を用いた信号処理装置で、ボトムプレートサンプリング期間と、ノンオーバーラップ期間のタイミング変更を電気的配線、例えば半導体組立時のワイヤリングや、フューズ等によりボトムプレートサンプリング期間と、ノンオーバーラップ期間のタイミングを決定する事ができる事を特徴としている。

以上で説明したように、本発明によれば、ＳＣ回路を動作させるために供給するクロック信号を、前記構成のクロック信号発生回路を用いる事により、ＳＣ回路に必要なボトムプレートサンプリング期間と、ノンオーバーラップ期間のタイミングを調整する事ができ、ＳＣ回路の高速化の際に、ばらつきや配線などに付く寄生抵抗、容量などによるボトムプレートサンプリング期間やノンオーバーラップ期間のタイミング破綻を回避する事が出来る。また、請求項２記載のクロック信号発生回路では、制御手段によりボトムプレートサンプリング期間やノンオーバーラップ期間を決定付ける論理素子に流れる電流量を調整する事により、タイミング調整を行うことが出来、トランジスタサイズの調整や、論理素子の段数を増やす事なく必要なボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定する事ができるため、ボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定付ける論理素子の面積が増大させる事なく構成できるため、基板面積の小型化を実現する事が出来る。

以下、本発明の実施の形態について説明する。

（実施の形態１）
図１は本発明の実施の形態に係るクロック信号発生回路の構成例を示した図である。図１において１ａ，１ｂ，１ｃ，１ｄは論理素子のＮＡＮＤ回路、２ａ，２ｂ，２ｄ，２ｅ，２ｇ，２ｈ，２ｉ，２ｋ，２ｌ，２ｎは論理素子のインバータ回路、３ａはクロック信号入力端子、３ｂは３ａの反転クロックを入力するクロック信号入力端子、４ａはΦ１Ｐのタイミングクロックを出力するクロック出力端子、４ｂはΦ１のタイミングクロックを出力するクロック出力端子、４ｃはΦ２Ｐのタイミングクロックを出力するクロック出力端子、４ｄはΦ２のタイミングクロックを出力するクロック出力端子、５は制御信号を受けてクロックのタイミングを可変可能な論理素子、６ａ，６ｂは前記論理素子５の制御手段である制御信号入力で、これらにより、クロック信号発生回路１１を構成している。クロック信号Φ１Ｐは、図中信号Ａと信号ＢからΦ１Ｐ＝Ａ・Ｂで決定されているため、信号Ｂの立ち上がりタイミングでΦ１Ｐ＝１になり、信号Ａの立下りタイミングでΦ１Ｐ＝０になる。この時、信号Ｂはクロック信号Φ２の反転信号を遅延した信号であり、その遅延量は制御手段である６ｂの制御信号を受けた論理素子５で遅延量が調整される。同様に、クロック信号Φ１は、図中信号Ｃと信号ＤからΦ１＝Ｃ・Ｄの反転となり、信号Ｄの立下りタイミングでΦ１＝１になり、信号Ｃの立ち上がりタイミングでΦ１＝０になる。この時、信号Ｃはクロック信号Φ１Ｐの反転信号を遅延した信号であり、その遅延量は制御手段である６ａの制御信号を受けた論理素子５で遅延量が調整される。クロック信号Φ２Ｐは、図中信号Ｅと信号ＦからΦ２Ｐ＝Ｅ・Ｆで決定されているため、信号Ｅの立ち上がりタイミングでΦ２Ｐ＝１になり、信号Ｆの立下りタイミングでΦ２Ｐ＝０になる。この時、信号Ｅはクロック信号Φ１の反転信号を遅延した信号であり、その遅延量は制御手段である６ｂの制御信号を受けた論理素子５で遅延量が調整される。同様に、クロック信号Φ２は、図中信号Ｇと信号ＨからΦ１＝Ｇ・Ｈの反転となり、信号Ｇの立下りタイミングでΦ２＝１になり、信号Ｈの立ち上がりタイミングでΦ２＝０になる。この時、信号Ｈはクロック信号Φ２Ｐの反転信号を遅延した信号であり、その遅延量は制御手段である６ａの制御信号を受けた論理素子５で遅延量が調整される。これにより、図１のクロック信号Φ１Ｐの立ち上がりタイミングとΦ２の立下りタイミング、いわゆるクロックΦ１ＰとΦ２とのノンオーバーラップ期間は制御信号６ｂによりタイミングが調整でき、同様に、クロック信号Φ１Ｐの立下りタイミングとΦ１の立下りタイミング、いわゆるクロックΦ１ＰとΦ１とのボトムプレートサンプリング期間は制御信号６ａによりタイミングが調整でき、クロック信号Φ２Ｐの立ち上がりタイミングとΦ１の立下りタイミング、いわゆるクロックΦ２ＰとΦ１とのノンオーバーラップ期間は制御信号６ｂによりタイミングが調整でき、クロック信号Φ２Ｐの立下りタイミングとΦ２の立下りタイミング、いわゆるクロックΦ２ＰとΦ２とのボトムプレートサンプリング期間は制御信号６ａによりタイミングが調整できる。

前述で例として示した様な図８，９のＳＣ回路を用いた演算増幅器を本実施の形態のクロック信号発生回路で動作させることにより、ノンオーバーラップ期間、ボトムプレートサンプリング期間が調整可能になり、ＳＣ回路の高速化の際に、ばらつきや配線などに付く寄生抵抗、容量などによるボトムプレートサンプリング期間やノンオーバーラップ期間のタイミング破綻を回避する事が出来る。なお、図１の制御信号６ａ及び６ｂは、本実施の形態では２種類であったが、それぞれの論理素子５に制御信号を割り当てても良い。

（実施の形態２）
実施の形態２に係るクロック信号発生回路の構成について説明する。クロック信号発生回路の基本構成は前で説明した図１の構成になる。本実施の形態では制御信号を受けて遅延量を調整する事が出来る論理素子５について図２で構成例を示す。７ａ，７ｂ，７ｃ，７ｄはＰ型ＭＯＳトランジスタ、８ａ，８ｂ，８ｃはＮ型ＭＯＳトランジスタ、９は制御信号６ｃを受けて電流量が変化する可変電流源で、入力端子３ｅから入力されたクロック入力信号に応じてＭＯＳトランジスタ７ｄと８ｂが動作し、この時トランジスタ７ａ，７ｂ，７ｃ及び８ａ，８ｃがカレントミラー構成になっているため、トランジスタ７ｄ及び８ｂの動作電流は可変電流源９により制御されることになる。制御信号６ｃにより可変電流源９が制御されるため、クロック出力端子４ｅの出力クロック信号の遅延量が制御信号６ｃにより変化することになる。前述の通り、図１のクロック信号Φ１Ｐの立ち上がりタイミングとΦ２の立下りタイミング、いわゆるクロックΦ１ＰとΦ２とのノンオーバーラップ期間は制御信号６ｂによりタイミングが調整でき、同様に、クロック信号Φ１Ｐの立下りタイミングとΦ１の立下りタイミング、いわゆるクロックΦ１ＰとΦ１とのボトムプレートサンプリング期間は制御信号６ａによりタイミングが調整でき、クロック信号Φ２Ｐの立ち上がりタイミングとΦ１の立下りタイミング、いわゆるクロックΦ２ＰとΦ１とのノンオーバーラップ期間は制御信号６ｂによりタイミングが調整でき、クロック信号Φ２Ｐの立下りタイミングとΦ２の立下りタイミング、いわゆるクロックΦ２ＰとΦ２とのボトムプレートサンプリング期間は制御信号６ａによりタイミングが調整できる。

前述で例として示した様な図８，９のＳＣ回路を用いた演算増幅器を本実施の形態のクロック信号発生回路で動作させることにより、ノンオーバーラップ期間、ボトムプレートサンプリング期間が調整可能になり、ＳＣ回路の高速化の際に、ばらつきや配線などに付く寄生抵抗、容量などによるボトムプレートサンプリング期間やノンオーバーラップ期間のタイミング破綻を回避する事が出来る。また、制御手段によりボトムプレートサンプリング期間やノンオーバーラップ期間を決定付ける論理素子に流れる電流量を調整する事でタイミング調整を行うことが出来、トランジスタサイズの調整や、論理素子の段数を増やす事なく必要なボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定する事ができるため、ボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定付ける論理素子の面積が増大させる事なく構成できるため、基板面積の小型化を実現する事が出来る。

なお、図１の制御信号６ａ及び６ｂは、本実施の形態では２種類であったが、それぞれの論理素子５に制御信号を割り当てても良い。

（実施の形態３）
図３に本発明の実施の形態３に係るクロック信号発生回路を用いた信号処理装置の構成を示す。図３において、３ａはクロック信号入力端子、３ｂは３ａのクロック信号の反転クロックのクロック信号入力端子、１１は実施の形態１もしくは２で説明したクロック信号発生回路、１０は図８や図９で前述したようなＳＣ回路を用いた演算増幅器、１２は前記１０及び１１に対し独立に動作する内部システム、１３は前記１０及び前記１１，１２を含む外部システムである。１４は内部システム１２から前記演算増幅器１０へのアナログ入力信号、１５は前記演算増幅器１０から内部システム１２への出力信号、１６は内部システム１２から前記クロック信号発生回路１１内のボトムプレートサンプリング期間のタイミングを制御する制御信号、１７は内部システム１２から前記クロック信号発生回路１１内のノンオーバーラップ期間のタイミングを制御する制御信号である。

次に本実施の形態に係る信号処理装置についての動作を説明する。まず内部システム１２よりアナログ入力信号１４が演算増幅器１０に与えられる。前記演算増幅器１０は、３ａ，３ｂからのクロック信号により動作する前記クロック信号発生回路１１からのクロックを受けて動作し、与えられたアナログ信号に応じて信号処理し出力信号１５を出力する。また、内部システム１２は出力信号１５を受けてこの信号レベルに応じて制御信号１６及び１７を出力する。これによりシステム全体としてボトムプレートサンプリング期間、ノンオーバーラップ期間のタイミング破綻により発生したオフセットが最小になるタイミングを設定でき、ＳＣ回路を用いた演算増幅器の高速化の際に、ばらつきや配線などに付く寄生抵抗、容量などによるボトムプレートサンプリング期間やノンオーバーラップ期間のタイミング破綻を回避する事が出来る。

（実施の形態４）
図４に本発明の実施の形態４に係るクロック信号発生回路を用いた信号処理装置の構成を示す。図４において、１１は実施の形態１もしくは２で説明したクロック信号発生回路、１０は図８や図９で前述したようなＳＣ回路を用いた演算増幅器、１３は前記１０及び１１を含む外部システム、１８は前記１０及び１１をワイヤーで接続する為の内部ワイヤリングパッド、１９は外部ワイヤリングパッド、２０は外部ワイヤリングパッド１９と前記内部ワイヤリングパッド１８とを接続するワイヤー、２２は外部アナログ入力信号、２１ａ及び２１ｂはバイアス電圧源、２３ａ及び２３ｂはクロック信号源である。演算増幅器１０には１９，２０，１８を介してアナログ入力信号２２が入力される。また同様にクロック信号発生回路１１内の論理素子を制御し、ボトムプレートサンプリング期間、ノンオーバーラップ期間のタイミングを調整するための制御電圧が、バイアス電圧源２１ａ，２１ｂから与えられ、またクロック信号発生回路を動作させるためのクロック信号が、クロック信号源２３ａ，２３ｂから与えられる。製造過程においてクロック信号発生回路のボトムプレートサンプリング期間、ノンオーバーラップ期間のタイミング設定が決まっている場合、本実施の形態の様にワイヤー２０で、あるバイアス電圧源２１ａ，２１ｂに接続する事で、必要なクロック信号発生回路のタイミング特性に固定する事が出来る。これにより、演算増幅器１０にとって最適なボトムプレートサンプリング期間、ノンオーバーラップ期間のタイミングを実現する事が出来る。

以上説明したように、本発明は、ＳＣ回路を用いた演算増幅器の高速化が行われた場合、ばらつきや配線などに付く寄生抵抗、容量などによるボトムプレートサンプリング期間やノンオーバーラップ期間のタイミング破綻を回避する事が出来る。また、トランジスタサイズの調整や、論理素子の段数を増やす事なく必要なボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定する事ができるため、ボトムプレートサンプリング期間と、ノンオーバーラップ期間を決定付ける論理素子の面積が増大させる事なく構成できるため、基板面積の小型化を実現する事が出来る。

第１の実施の形態に係るクロック信号発生回路の構成図第２の実施の形態に係る論理素子の構成例の図第３の実施の形態に係るクロック信号発生回路を用いた信号処理装置の構成図第４の実施の形態に係るクロック信号発生回路を用いた信号処理装置の構成図従来のクロック信号発生回路の構成図ＳＣ回路を動作させるためのクロックタイミングを示したタイミングチャート従来のクロック信号発生回路に係る論理素子の構成例の図クロック信号発生回路のクロックを受けて動作するＳＣ回路を用いた演算増幅器の第１の例を示す図クロック信号発生回路のクロックを受けて動作するＳＣ回路を用いた演算増幅器の第２の例を示す図

符号の説明

１ａ，１ｂ，１ｃ，１ｄ論理素子（ＮＡＮＤ回路）
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊ，２ｋ，２ｌ，２ｍ，２ｎ論理素子（インバータ回路）
３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ入力端子
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ出力端子
５クロックタイミング制御用論理素子
６ａ，６ｂ，６ｃタイミング制御信号
７ａ，７ｂ，７ｃ，７ｄＰ型ＭＯＳトランジスタ
８ａ，８ｂ，８ｃＮ型ＭＯＳトランジスタ
９可変電流源
１０演算増幅器
１１クロック信号発生回路
１２内部システム
１３外部システム
１４アナログ入力信号
１５出力信号
１６，１７制御信号
１８内部ワイヤリングパッド
１９外部ワイヤリングパッド
２０ワイヤー
２１ａ，２１ｂバイアス電圧源
２２外部アナログ入力信号
２３ａ，２３ｂクロック信号源
２４オペアンプ
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ，２５ｈ，２５ｉ，２５ｊ，２５ｋ，２５ｌスイッチ
２６ａ，２６ｂ，２６ｃ，２６ｄ容量

Claims

スイッチドキャパシタ回路を動作させる複数の論理素子により構成されたクロック信号発生回路において、スイッチドキャパシタ回路を動作させるために供給するクロック信号タイミングの、第１のクロック信号立下がりタイミングと第２のクロック信号立下りタイミングとの期間、及び第３のクロック信号立下がりタイミングと第４のクロック信号立下りタイミングとの期間、第２のクロック信号立下りタイミングと第３のクロック信号立ち上がりタイミングとの期間、及び第４のクロック信号立下りタイミングと第１のクロック信号立ち上がりタイミングとの期間それぞれを決定付ける論理素子部の遅延量を調整可能にしたことを特徴とするクロック信号発生回路。
請求項１記載のクロック信号発生回路において、請求項１記載の期間それぞれを決定付ける論理素子部の動作電流の電流量を可変にし、この電流量を制御手段により調整することで、それぞれの期間を決定付ける論理素子部の遅延量を調整可能にしたことを特徴とするクロック信号発生回路。
請求項１または請求項２記載のクロック信号発生回路と、クロック信号発生回路により供給されたクロック信号により動作する前記スイッチドキャパシタ回路と、スイッチドキャパシタ回路の信号振幅により性能の一部が決定する信号処理手段と、前記信号処理手段を監視し、性能の変化に応じて請求項１記載のそれぞれの期間を変化させるよう指示するモニタ手段を備えている事を特徴とする信号処理装置。
請求項１または請求項２記載のクロック信号発生回路とクロック信号発生回路により供給されたクロック信号により動作するスイッチドキャパシタ回路を備え、請求項１記載のそれぞれの期間を変化させる指示を、電気的配線により行う事を特徴とする信号処理装置。