JP2013187704A - 撮像装置、撮像システム、および撮像装置の駆動方法。 - Google Patents

Abstract

【課題】 撮像装置の高速な駆動を可能とする。
【解決手段】 本発明に係る撮像装置は複数の画素を有する。各画素は、光電変換部と第１トランジスタとを含む。また、撮像装置は、複数の画素に対して１つの割合で配された第２トランジスタを有する。第１トランジスタと第２トランジスタとが差動対を構成する。複数の画素は、第１トランジスタがオンすることによって選択状態とされ、第１トランジスタがオフすることによって非選択状態とされる。本発明に係る撮像装置では、第１トランジスタの制御ノードに印加される電圧によって、第１トランジスタのオンとオフとが制御される。
【選択図】 図１

Description

本発明は比較器を有する撮像装置に関する。

近年、光電変換部で発生した電荷に基づく信号と、参照信号とを比較する比較回路を有する撮像装置が提案されている。
特許文献１の図２に記載された撮像装置では、複数の画素に対して１つの比較器が用いられている。具体的に、１つの画素は、光電変換部２０１、電流経路に配されたトランジスタ２０４、およびトランジスタ２０４に直列に接続された選択トランジスタ２０７を有している。画素に含まれるトランジスタ２０４と選択トランジスタとが、第１の電流経路ブロック２１０を構成している。一方、参照電圧入力端子に接続されたトランジスタ２１３と、ダミーの選択トランジスタ２１４とが第２の電流経路ブロック２１１を構成している。そして、第１の電流経路ブロック２１０と第２の電流経路ブロック２１１とが差動対を構成している。特許文献１の撮像装置では、複数の第１の電流経路ブロック２１０に対して、言い換えると複数の画素に対して、１つの第２の電流経路ブロック２１１が配されている。

特開２００１−２２３５６６号公報

特許文献１に記載された撮像装置のように、電流経路に対して直列に選択トランジスタが配されると、撮像装置の高速な駆動が困難であるという課題がある。この課題について簡単に説明する。
複数の画素を有する撮像装置において、画素ごとに配されたトランジスタのサイズが大きくなるとチップの面積が大幅に増大する。あるいは、画素ごとに配されたトランジスタのサイズが大きいと、画素における光電変換部の占める面積の割合が低下する。このような理由により画素ごとに配される選択トランジスタのサイズには制約がある。そのため、選択トランジスタのオン時の抵抗が高くなる場合がある。その結果、電流が変化する速度が低下するため、撮像装置を高速に駆動することが困難になっている。

本発明に係る撮像装置は、それぞれが光電変換部および前記光電変換部で生じた電荷に基づく信号の入力される第１トランジスタを含む複数の画素と、前記複数の画素に対して１つの割合で配され、前記第１トランジスタと差動対を構成し、参照信号の入力される第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタを含んで構成された比較器と、を有し、前記複数の画素のそれぞれが、前記第１トランジスタの制御ノードに第１電圧を印加することによって前記第１トランジスタをオフにする選択部を含むことを特徴とする。

本発明の別の側面は、それぞれが光電変換部および前記光電変換部で生じた電荷に基づく信号の入力される第１トランジスタを含む複数の画素と、前記複数の画素に対して１つの割合で配され、前記第１トランジスタと差動対を構成し、参照信号が入力される第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタを含んで構成された比較器と、を有する撮像装置の駆動方法に関する。本発明の別の側面に係る駆動方法は、前記第１トランジスタをオフにする第１電圧および前記第１トランジスタをオンにする第２電圧を選択的に前記第１トランジスタの制御ノードに印加することで、複数の前記第１トランジスタの一部からなる第１の部分をオフにし、他の前記第１トランジスタの少なくとも一部からなる第２の部分をオンにする第１のステップと、前記第１のステップの後に、オンになっている前記第２の部分に前記光電変換部で生じた電荷に基づく前記信号を入力する第２のステップと、前記第２のステップの後に、前記第１トランジスタに入力された前記信号と、前記第２トランジスタに入力された前記参照信号とを比較する第３のステップと、を有することを特徴とする。

本発明によれば、撮像装置の高速な駆動を行うことが可能となる。

本発明に係る実施例１の構成を示すブロック図。 本発明に係る実施例１の構成を示す回路図。 本発明に係る実施例１、実施例２及び実施例５の駆動信号のタイミングチャート図。 本発明に係る実施例２の構成を示すブロック図および回路図。 本発明に係る実施例３の構成を示すブロック図および回路図。 本発明に係る実施例３及び実施例４の駆動信号のタイミングチャート図。 本発明に係る実施例４の構成を示すブロック図。 本発明に係る実施例５の構成を示すブロック図および回路図。 本発明に係る実施例６の構成を示すブロック図および回路図。 本発明に係る実施例６の駆動信号のタイミングチャート図。 本発明に係る実施例７の構成を示すブロック図および回路図。 本発明に係る実施例７の駆動信号のタイミングチャート図。 本発明に係る撮像システムの構成を示すブロック図。

本発明に係る撮像装置の要部について図面を用いて説明する。図１及び図２は本発明に係る撮像装置の構成の一例を示す。図１では撮像装置の各部がブロックで示され、図２に各ブロックの具体的な回路例が示される。

撮像装置は複数の画素１を有する。画素１の構成の一例が図２（ａ）に示される。各画素１は、光電変換部１０１と第１トランジスタ１０２とを含む。そして、列方向に並んだ３つの画素１に対して１つの回路部３が配される。回路部３の具体的な回路が図２（ｅ）に示される。回路部３には第２トランジスタ３０１が含まれる。つまり、複数の画素１に対して１つの割合で、第２トランジスタ３０１が配される。第１トランジスタ１０２と第２トランジスタ３０１とは差動対を構成する。

本発明に係る撮像装置は、第１トランジスタ１０２と第２トランジスタ３０１とを含んで構成された比較器を有する。第１トランジスタ１０２には、光電変換部１０１で生じた電荷に基づく信号が入力される。第２トランジスタ３０１には参照信号が入力される。比較器は、複数の画素１のうち選択された画素１の光電変換部１０１で生じた電荷に基づく信号と、参照信号とを比較する。そして、比較器は比較の結果に基づく信号を出力する。たとえば、光電変換部で生じた電荷に基づく信号と参照信号との大小関係に応じて、第２トランジスタ３０１の主ノードの電圧が変化する。この場合には、第２トランジスタ３０１の主ノードの電圧が比較の結果に基づく信号であるといえる。比較の結果に基づく信号が電流信号であってもよい。

複数の画素１は、第１トランジスタ１０２がオンすることによって選択状態とされ、第１トランジスタ１０２がオフすることによって非選択状態とされる。本発明に係る撮像装置では、第１トランジスタ１０２の制御ノードに印加される電圧によって、第１トランジスタ１０２のオンとオフとが制御される。

具体的には、第１トランジスタ１０２をオフにする第１電圧を第１トランジスタ１０２の制御ノードに印加する選択部が画素に含まれる。選択部は、主ノードの一方が第１トランジスタの制御ノードに接続された選択トランジスタ１０４を含みうる。この場合、選択トランジスタ１０４の主ノードの他方は、第１電圧が供給されるノードに接続される。具体的には、第１トランジスタ１０２の主ノードのいずれか一方である。

あるいは、選択部が、第１トランジスタ１０２の制御ノードの電圧を、当該制御ノードに接続された結合容量を介して制御する構成を含んで構成されてもよい。あるいは、選択部が第１トランジスタ１０２の制御ノードと接続された半導体領域にホットキャリアを注入する構成を含んで構成されてもよい。この場合、当該半導体領域に注入されるキャリアの量によって制御ノードの電圧が制御されうる。

第１電圧は、第１トランジスタ１０２をオンするために第１トランジスタ１０２の制御ノードに印加される第２電圧より低い。好ましくは、第１電圧は、第１トランジスタ１０２の制御ノードの電圧が、第１トランジスタ１０２の閾値電圧より低くなるような電圧である。

また、第１トランジスタ１０２をオンにする第２電圧は、選択部を介して第１トランジスタ１０２の制御ノードに印加されてもよい。あるいは、第２電圧が選択部とは別の電気経路を介して、第１トランジスタ１０２の制御ノードに印加されてもよい。第２電圧は、第１トランジスタ１０２の制御ノードの電圧が、第１トランジスタ１０２の閾値電圧より高くなるような電圧であることが好ましい。

第１トランジスタ１０２、および第２トランジスタ３０１には、ＭＯＳトランジスタ、バイポーラトランジスタ、ＪＦＥＴなどが用いられうる。なお、本明細書では撮像装置に含まれるトランジスタがＭＯＳトランジスタである実施形態を例に説明する。トランジスタがＭＯＳトランジスタである場合、トランジスタの制御ノードはゲートであり、トランジスタの主ノードはソース及びドレインである。撮像装置に含まれるトランジスタがバイポーラトランジスタやＪＦＥＴなどの実施例も本発明に含まれる。バイポーラトランジスタの場合、ゲート、ドレイン、ソースは、それぞれベース、コレクタ、エミッタに読み替えられる。

本発明による効果を簡単に説明する。本発明に係る撮像装置は、複数の画素１から少なくとも１つの画素１を選択し、そして、選択された画素１の光電変換部１０１からの信号と参照信号とを比較する。このとき、選択されない画素１においては、第１トランジスタ１０２の制御ノードに第１電圧が印加されることによって、第１トランジスタ１０２がオフする。したがって、第１トランジスタ１０２と直列に画素１を選択するためのトランジスタが接続されなくても画素１を選択することができる。このような構成によれば、第１トランジスタ１０２を流れる電流の経路の抵抗を下げることが可能である。結果として、第１トランジスタ１０２に入力される信号に応じて電流値を高速に変化させることが可能になるため、撮像装置を高速に駆動させることができる。

以下、本発明に係る撮像装置の実施例について説明する。なお、以下の実施例では、第１トランジスタ１０２及び第２トランジスタ３０１がＮチャネル型のトランジスタである。これに対して、第１トランジスタ１０２及び第２トランジスタ３０１がＰチャネル型のトランジスタの実施例も本発明に含まれる。この場合には、各実施例のトランジスタの導電型を逆にし、各ノードに供給される電圧の大小関係を逆にすればよい。例えば、第１トランジスタ１０２をオフにする第１電圧は、第１トランジスタ１０２をオンにする第２電圧より高い電圧である。また、第１トランジスタ１０２及び第２トランジスタ３０１がＰチャネル型のトランジスタの実施例では、各図面において電源電圧が供給されるノードにグラウンド電圧が供給され、グラウンド電圧が供給されるノードに電源電圧が供給される。

本発明に係る実施例について説明する。本実施例の撮像装置の全体ブロック図を図１に示す。本実施例の撮像装置は半導体基板に形成されうる。本実施例の撮像装置は、複数の画素１、第１ノード２、第２トランジスタを含む回路部３、第２ノード４、第１電圧供給部５、電源部６、電流源７、参照信号出力部８、ＡＤ変換部９、出力部１０、垂直走査回路１１、水平走査回路１２を有する。

画素１に含まれる第１トランジスタと回路部３に含まれる第２トランジスタとが、差動対を構成している。図１では３つの画素を含む１つの列に、１つの第２トランジスタが配される。このように、複数の画素に対して１つの割合で第２トランジスタが配される。また、本実施例の撮像装置が有する比較器は、第１トランジスタと第２トランジスタとを含んで構成される。

画素１は選択部を含む。本実施例の選択部は、第１ノード２と第１トランジスタのゲート電極とを接続する選択トランジスタを含む。そして、第１トランジスタをオフにする第１電圧、および第１トランジスタをオンにする第２電圧が、選択トランジスタを介して、第１トランジスタのゲートに供給される。本実施例において、第１電圧はグラウンド電圧である。

画素１では、入射光に応じた電荷が生じる。垂直走査回路１１は、画素１に駆動信号を供給する。垂直走査回路１１からの駆動信号に基づいて所定の画素１が選択される。比較器は、選択された画素１の信号と、参照信号出力部８が出力する参照信号とを比較する。そして、比較器、ラッチパルス生成部９０１、Ｎラッチ回路９０２、Ｓラッチ回路９０３、およびカウンタ９０４によって、選択された画素１の信号がデジタル信号に変換される。より具体的には、比較の開始に対応してカウンタ９０４がカウントを開始する。そして、比較器の出力する信号に基づき、Ｎラッチ回路９０２またはＳラッチ回路９０３が画素１の信号に対応したカウント値を保持する。水平走査回路１２によって、デジタル信号が出力部１０に読み出される。出力部１０はデジタル信号を外部に出力する。なお、図１では、便宜的に、ラッチパルス生成部９０１、Ｎラッチ回路９０２、Ｓラッチ回路９０３、およびカウンタ９０４がＡＤ変換部９に含まれる要素として例示されている。さらに、比較器がＡＤ変換部９に含まれてもよい。

各部の詳細な構成を説明する。複数の画素１は３行３列の画素アレイを構成するように配されている。画素１の数は、複数であればいくつでもよい。たとえば、複数の画素１が１０００行以上、１５００列以上の画素アレイを構成してもよい。または、複数の画素１が一列に並び、ラインセンサを構成してもよい。

１つの画素列に含まれる複数の画素１の信号は、共通の回路によって処理される。以下では、１つの画素列に配された画素１からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。

本実施例の画素１の構成を図２（ａ）に示す。画素１は、少なくとも光電変換部１０１と第１トランジスタ１０２を含む。本実施例の画素１は、さらに、転送トランジスタ１０３、選択トランジスタ１０４を含む。選択トランジスタ１０４が選択部を構成する。第１トランジスタ１０２、転送トランジスタ１０３、選択トランジスタ１０４は、いずれもＮチャネル型のＭＯＳトランジスタである。

第１トランジスタ１０２のドレインは、第１ノード２に接続される。複数の画素１に含まれる第１トランジスタ１０２のドレインが、共通の第１ノード２に接続される。第１トランジスタ１０２のソースは電流源７に接続される。複数の画素１の第１トランジスタ１０２のソースが共通の電流源７に接続されてもよい。転送トランジスタ１０３は光電変換部１０１と第１トランジスタ１０２のゲートとの間の電気経路に配される。選択トランジスタ１０４のドレインは、第１ノード２に接続される。選択トランジスタ１０４のソースは、第１トランジスタ１０２のゲートに接続される。

各画素１に含まれる光電変換部１０１では、入射した光が光電変換によって電荷に変換される。光電変換部１０１が、光電変換によって発生した電荷を蓄積してもよい。光電変換部１０１は例えばフォトダイオードである。光電変換部１０１で生じた電荷に基づく信号が第１トランジスタ１０２に入力される。この信号は、光電変換部１０１で発生した電荷そのものであってもよい。この場合、発生した電荷が第１トランジスタ１０２のゲートに接続された半導体領域に蓄積される構成でもよい。もしくは、発生した電荷が転送部によって第１トランジスタ１０２の制御ノードに転送される構成でもよい。または、光電変換部１０１で発生した電荷に基づく信号は、電圧信号や電流信号であってもよい。この場合、光電変換部１０１と第１トランジスタ１０２の間の電気経路に増幅回路が配された構成でもよい。

本実施例では、光電変換部１０１で発生した電荷が転送トランジスタ１０３を介してフローティングディフュージョン領域（以下、ＦＤ領域）に転送される。ＦＤ領域は、第１トランジスタ１０２のゲートに接続された半導体領域である。転送トランジスタ１０３は、光電変換部１０１とＦＤ領域との間のポテンシャルを制御することによって、電荷の転送を行いうる。

転送トランジスタのゲートには、垂直走査回路１１から駆動信号ＰＴが供給される。選択トランジスタのゲートには、垂直走査回路１１から駆動信号ＰＲ１が供給される。駆動信号ＰＴ、ＰＲ１によって各トランジスタのオンとオフが制御される。つまり、垂直走査回路１１は、転送トランジスタ１０３、選択トランジスタ１０４を制御する制御部である。なお、垂直走査回路１１は同一の画素行に含まれる複数の画素１に並行して、あるいは同期して駆動信号を供給することができる。また、垂直走査回路１１は異なる画素行に含まれる複数の画素１に互いに独立した駆動信号を供給することができる。

第１ノード２に、第１電圧供給部５が接続される。第１電圧供給部５は第１ノード２に第１電圧を供給しうる。あるいは、第１電圧供給部５が第１ノード２に第１電圧と第２電圧とを選択的に供給してもよい。第１電圧供給部５の具体的な回路構成を図２（ｂ）に示す。第１電圧供給部５はＮチャネル型のトランジスタ５０１と、Ｐチャネル型のトランジスタ５０２とを含む。

Ｎチャネル型のトランジスタ５０１のドレインは第１ノード２に接続される。Ｎチャネル型のトランジスタ５０１のソースは第１電圧が供給された第１電圧ノード５０３に接続される。本実施例では、第１電圧はグラウンド電圧である。つまり、Ｎチャネル型のトランジスタ５０１のソースは接地されている。Ｎチャネル型のトランジスタ５０１は、第１電圧ノード５０３と第１ノード２との間の電気経路の導通状態を制御しうる。第１電圧ノード５０３は金属などの導電体で構成されてもよいし、あるいは、半導体領域で構成されてもよい。もしくは第１電圧ノード５０３は導電体と半導体領域とを含んで構成されていてもよい。Ｐチャネル型のトランジスタ５０２のドレインは第１ノード２に接続される。Ｐチャネル型のトランジスタ５０２のソースは電源部６に接続される。Ｐチャネル型のトランジスタ５０２は、電源電圧が供給された電源ノードＶＤＤと第１ノード２との間の電気経路の導通状態を制御しうる。Ｎチャネル型のトランジスタ５０１のゲートとＰチャネル型のトランジスタ５０２のゲートとは互いに接続されている。そして、２つのトランジスタのゲートには、駆動信号ＰＲＤが供給される。駆動信号ＰＲＤによって、２つのトランジスタのオンとオフが制御される。垂直走査回路１１が駆動信号ＰＲＤを供給してもよい。つまり、垂直走査回路１１が第１電源供給部５を制御する制御部であってもよい。Ｎチャネル型のトランジスタ５０１がオンすることで、第１電圧供給部５は第１ノード２に第１電圧を供給する。Ｐチャネル型のトランジスタ５０２がオンすることで、第１電圧供給部５は第１ノード２に第２電圧を供給する。なお、図２（ｃ）に示すように、Ｐチャネル型のトランジスタ５０２は省略されてもよい。この場合、第１ノード２が電源部６に接続される。

次に電源部６について説明する。電源部６の具体的な回路構成を図２（ｄ）に示す。電源部６は、第３トランジスタ６０１および第４トランジスタ６０２を含む。第３トランジスタ６０１および第４トランジスタ６０２はいずれもＰチャネル型のＭＯＳトランジスタである。

第３トランジスタ６０１のソースは、電源電圧が供給された電源ノードＶＤＤに接続される。第３トランジスタ６０１のドレインは、第１電圧供給部５に接続される。第４トランジスタ６０２のソースは、電源ノードＶＤＤに接続される。第４トランジスタ６０１のドレインは、第２ノード４に接続される。第３トランジスタ６０１のゲートと第４トランジスタ６０２のゲートとは互いに接続され、さらに、第３トランジスタ６０１のドレインに接続される。

ここで、第３トランジスタ６０１および第４トランジスタ６０２は、第１トランジスタ１０２のドレイン、および後述する第２トランジスタのドレインに接続されたカレントミラーを構成する。差動対を構成する２つのトランジスタにカレントミラーなどの能動負荷が接続されることにより、入力信号の変化に対する比較器の出力の変化を大きくすることができる。つまり、より高速な比較が可能となる。

以上の構成において、画素を選択する、あるいは非選択とする動作について説明する。第１ノード２に第１トランジスタをオフにする第１電圧が供給されているときに、画素１の選択トランジスタ１０４をオンにすることによって、第１トランジスタ１０２のゲートに第１電圧が印加される。第１トランジスタ１０２のゲートが接続されたノードは、フローティング状態とされることが可能であり、不図示の寄生容量を有する。そのため、選択トランジスタ１０４がオフした後も、第１トランジスタ１０２のゲートに第１電圧が保持される。こうして、画素１が非選択とされる。一方、第１ノード２に第１トランジスタをオンにする第２電圧が供給されているときに、画素１の選択トランジスタ１０４をオンにすることによって、第１トランジスタ１０２のゲートに第２電圧が印加される。第２電圧が供給された後に、選択トランジスタ１０４がオフすることで、第１トランジスタ１０２のゲートに第２電圧が保持される。こうして、画素１が選択される。なお、第２電圧が、電荷が転送される前の基準となる電圧、つまりリセット電圧であってもよい。

第１ノード２に第１電圧を供給するためには、第１電圧供給部５のＮチャネル型のトランジスタ５０１がオンし、Ｐチャネル型のトランジスタ５０２がオフするような駆動信号ＰＲＤを第１電圧供給部５に入力する。一方、第１ノード２に第２電圧を供給するためには、第１電圧供給部５のＮチャネル型のトランジスタ５０１がオフし、Ｐチャネル型のトランジスタ５０１がオンするような駆動信号ＰＲＤを第１電圧供給部５に入力する。Ｐチャネル型のトランジスタ５０１がオンすることによって、電源部６から第２電圧が第１ノードに供給される。

ここで、第１電圧供給部５が図２（ｂ）に示される回路の場合、電源部６から第１トランジスタ１０２までの電気経路にＰチャネル型のトランジスタ５０２が配される。しかし、Ｐチャネル型のトランジスタ５０２は、１つの画素列に少なくとも１つあればよい。そのため、サイズが大きくても、チップ面積が大幅には大きくならない。あるいは、Ｐチャネル型のトランジスタ５０２は画素１に含まれないため、サイズが大きくても光電変換部１０１の面積が大幅には圧迫されない。したがって、オン時の抵抗が十分小さくなるように、Ｐチャネル型のトランジスタ５０２のサイズを大きくすることが可能である。また、第１電圧供給部５が図２（ｃ）に示される回路の場合、電源部６から第１トランジスタ１０２までの経路にトランジスタが配されなくてもよい。

次に、第１トランジスタと差動対を構成する第２トランジスタを含む回路部３について説明する。回路部３の具体的な回路構成を図２（ｅ）に示す。回路部３は第２トランジスタ３０１、接続トランジスタ３０２、容量３０３を含む。第２トランジスタ３０１及び接続トランジスタ３０２はいずれもＮチャネル型のＭＯＳトランジスタである。

第２トランジスタ３０１のドレインは第２ノード４に接続される。第２ノード４は前述の通り、電源部６の第４トランジスタ６０２のドレインに接続される。第２トランジスタ３０１のソースは電流源７に接続される。接続トランジスタ３０２のドレインは、第２ノード４に接続される。接続トランジスタ３０２のソースは第２トランジスタ３０１のゲートに接続される。

第２トランジスタ３０１のゲートは容量３０３を介して参照信号出力部８に接続される。つまり、容量３０３の一方の電極は第２トランジスタ３０１のゲートに接続され、容量３０３の他方の電極は参照信号出力部８に接続される。接続トランジスタ３０２のゲートには、駆動信号ＰＲＯＵＴが供給される。垂直走査回路１１が駆動信号ＰＲＯＵＴを供給してもよい。

第１トランジスタ１０２のソースおよび第２トランジスタ３０１のソースは共通の電流源７に接続される。そして、第１トランジスタ１０２のドレインおよび第２トランジスタのドレインは、それぞれ電源部６に接続される。このような構成によって、第１トランジスタ１０２と第２トランジスタ３０１とが差動対を構成している。つまり、両者のゲートの電圧の大小関係に応じて、それぞれに流れる電流の大小関係が変わる。このため、第１トランジスタ１０２のゲートの電圧と、第２トランジスタ３０１のゲートの電圧とを比較することができる。例えば、第１トランジスタ１０２のゲートの電圧が、第２トランジスタ３０１のゲートの電圧より高いと、第２トランジスタ３０４のドレインの電圧が第１の出力電圧値になる。反対に、第１トランジスタ１０２のゲートの電圧が第２トランジスタ３０１のゲートの電圧より低いと、第２トランジスタ３０４のドレインの電圧が第２の出力電圧値になる。本実施例では、第１の出力電圧値は、第２の出力電圧値に比べて、電源電圧に近い電圧値となる。このように、第１トランジスタ１０２のゲートの電圧と第２トランジスタ３０１のゲートの電圧との大小を比較した結果に基づいて、第２トランジスタ３０４のドレインに出力される電圧が変化する。

図２（ｅ）の回路では、画素１が選択される時に、接続トランジスタ３０２がオンしてもよい。接続トランジスタ３０２がオンすることによって、第２トランジスタ３０１のドレインとゲートとが短絡される。つまり、差動回路の入力ノードと出力ノードが短絡される。これによって、第１トランジスタ１０２のゲートの電圧と、第２トランジスタ３０１のゲートの電圧とをほぼ等しくすることができる。換言すると、第１トランジスタ１０２および第２トランジスタ３０１を含むボルテージフォロアが構成される。そして、入力ノードである第１トランジスタ１０２のゲートの電圧と、出力ノードである第２トランジスタ３０１のドレインの電圧が等しくなる。画素１を選択した時の第１トランジスタ１０２のゲートの電圧と第２トランジスタ３０１のゲートの電圧との差が小さい、あるいは差がないことで、より高精度な比較が可能となる。

図２（ｅ）の回路では、参照信号出力部８の出力ノードと、第２トランジスタ３０１のゲートとが容量３０３によって結合（Ｃｏｕｐｌｉｎｇ）される。このため、参照信号出力部８の出力ノードの電圧と、第２トランジスタ３０１のゲートの電圧とを独立に設定できる。その結果、参照信号出力部８が出力するランプ信号の初期値を、画素１を選択した時の第１トランジスタ１０２のゲートの電圧に一致させなくてもよい。その結果、より高精度の比較が可能となる。

なお、接続トランジスタ３０２および容量３０３のいずれか一方あるいは両方を省略してもよい。図２（ｆ）には、接続トランジスタ３０２および容量３０３の両方を省略した回路部３を示している。

参照信号出力部８は、参照信号を出力する。参照信号は、例えば、時間に応じて電圧値が連続的あるいは段階的に変化するランプ信号である。このような参照信号が用いられる場合には、比較結果に基づいてスロープ型のＡＤ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換を行うことができる。あるいは、参照信号として、複数の異なる電圧が順次入力されてもよい。このような参照信号が用いられる場合には、比較結果に基づいて、逐次比較型のＡＤ変換を行うことができる。あるいは、参照信号として、一定の電圧が入力されてもよい。このような参照信号は、光電変換部からの信号が所定の値より大きいか小さいかを判定する場合に用いられうる。また、参照信号は電流信号であってもよい。なお、ＡＤ変換の方式はここに挙げられたものに限られず、公知のＡＤ変換方式が用いられうる。

本実施例において、参照信号出力部８は、連続的にその大きさが変化するランプ信号ＶＲＭＰを出力する。あるいは、ランプ信号ＶＲＭＰは、クロック信号ＣＬＫに従って、所定時間が経過するごとに段階的にその大きさが変化してもよい。また、参照信号出力部８にはｒｅｓｅｔノードからランプリセット信号が供給される。ランプリセット信号に基づいて、参照信号出力部８の出力するランプ信号ＶＲＭＰが初期値にリセットされる。

光電変換部１０１で生じた電荷に基づく信号とランプ信号ＶＲＭＰとを比較することによって、光電変換部１０１からの信号をデジタル信号に変換することができる。例えば、第１トランジスタ１０２のゲートに光電変換部１０１で生じた電荷に基づく信号が入力された状態で、第２トランジスタ３０１のゲートにランプ信号ＶＲＭＰを入力すればよい。そして、ランプ信号の変化に伴いカウントを行い、第２トランジスタ３０４のドレインの電圧が反転した時点でのカウント値を保持あるいは出力すればよい。

ＡＤ変換を行うための構成の例を以下に説明する。第２ノード４はＡＤ変換部９に接続される。つまり、第２トランジスタ３０１のドレインの電圧がＡＤ変換部９に入力される。本実施例のＡＤ変換部９はラッチパルス生成部９０１、Ｎラッチ回路９０２、Ｓラッチ回路９０３、及びカウンタ９０４を含む。第２ノード４はラッチパルス生成部９０１に接続される。また、ラッチパルス生成部９０１には駆動信号ＰＴＮ、駆動信号ＰＴＳが供給される。これらの駆動信号は、ラッチパルスの出力先を選択するための駆動信号である。ラッチパルス生成部９０１は、第２ノード４の電圧が反転したタイミングに応じて、後段のＮラッチ回路９０２、及びＳラッチ回路９０３へ選択的にラッチパルスを出力する。

Ｎラッチ回路９０２、Ｓラッチ回路９０３には、カウンタ９０４からのカウント値が入力される。そして、ラッチパルスが入力されると、Ｎラッチ回路９０２、Ｓラッチ回路９０３は、その時点で入力されているカウント値を保持する。

カウンタ９０４は、クロック信号ＣＬＫに従って、出力するカウント値を変化させる。そして、ｒｅｓｅｔノードに供給されるカウンタリセット信号に基づいて、カウンタ９０４の出力するカウント値が初期値にリセットされる。詳細は後述するが、互いに同期した駆動信号を参照信号出力部８及びカウンタ９０４に入力することによって、ランプ信号ＶＲＭＰの大きさに応じたカウント値が各ラッチ回路に保持される。つまり、光電変換部１０１からの信号がデジタル信号に変換される。

メモリ部（Ｎラッチ回路９０２、Ｓラッチ回路９０３）は出力部１０に電気的に接続される。具体的に、Ｎラッチ回路９０２は第１出力線を介して出力部１０に接続される。Ｓラッチ回路９０３は第２出力線を介して出力部１０に接続される。

水平走査回路１２が各ラッチ回路に駆動信号を供給する。水平走査回路１２からの駆動信号に基づいて、各ラッチ回路は保持しているカウンタ値をデジタル信号として出力部１０に出力する。

出力部１０はデジタル信号を外部に出力する。例えば、出力部１０は、Ｓラッチ回路９０３に保持されたデジタル信号と、Ｎラッチ回路９０２に保持されたデジタル信号の差分を出力する。Ｎラッチ回路９０２およびＳラッチ回路９０３には、それぞれ画素１がリセットされた状態に対応するカウンタ値、および光電変換部で生じた電荷に基づく信号に対応するカウンタ値が保持されてもよい。デジタル信号で両者の減算をすることにより相関２重サンプリングＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）を実施することができる。ＣＤＳにより画素ごとの特性ばらつきや電圧比較回路のオフセットの影響を低減することが可能である。

なお、ここでは複数の画素列に対して、１つのカウンタ９０４が配された例を説明した。列ごとにカウンタ９０４が配され、各列の比較結果に基づいて列ごとにカウント値を制御する構成が用いられてもよい。

続いて本実施例の撮像装置の動作について説明する。図３は駆動信号及び参照信号のタイミングチャートを示している。駆動信号ＰＲＤは、図１の第１電圧供給部５に供給される。駆動信号ＰＲＯＵＴは、図１の第２トランジスタを含む回路部３に供給される。駆動信号ＰＲ１、駆動信号ＰＴは、それぞれ図２（ａ）の選択トランジスタ１０４のゲート、転送トランジスタ１０３のゲートに供給される。ランプ信号ＶＲＭＰは、参照信号出力部８が出力する参照信号である。

ここでは、３行３列の行列を構成するように配された９つの画素１から、信号を読み出す動作を説明する。１つの行に含まれる３つの画素１には同期して駆動信号が供給される。そのため、１つの行に含まれる３つの画素１からの信号が並列に読み出される。この行ごとの読み出しが順次、あるいはランダムに行われる。そこで、便宜的に、駆動信号ＰＲ１と駆動信号ＰＴには、行番号を示す添え字を付した。例えば、図３において駆動信号ＰＲ１＿１は、３つの行のうち図面上で一番上に配された行に含まれる画素１に供給される。駆動信号ＰＲ１＿２は、３つの行のうち、図面上で上から２番目に配された行に含まれる画素１に供給される。

図３において、駆動信号のハイレベルは、Ｎチャネル型のトランジスタがオンする電圧である。同図において、駆動信号のローレベルは、Ｎチャネル型のトランジスタがオフする電圧である。なお、Ｐチャネル型のトランジスタ５０２は、駆動信号ＰＲＤがハイレベルの時にオフし、駆動信号ＰＲＤがローレベルの時にオンする。駆動信号のハイレベルは、例えば電源電圧である。駆動信号のローレベルは例えばグラウンド電圧である。

まず図３の時刻ｔ１から時刻ｔ５までの間に、図１の上から１番目の行の画素１の信号が読み出される。

時刻ｔ１において、駆動信号ＰＲＤ、駆動信号ＰＲ１＿２、および駆動信号ＰＲ１＿３がハイレベルになる。他の駆動信号はローレベルである。駆動信号ＰＲＤがハイレベルになることによって、第１ノード２に第１電圧が供給される。そして、駆動信号ＰＲ１＿２、および駆動信号ＰＲ１＿３がハイレベルになることによって、図１の上から２番目の行に含まれる画素１、および図１の上から３番目の行に含まれる画素１が非選択とされる。つまり、これらの画素１の第１トランジスタ１０２のゲートに、選択トランジスタ１０４を介して第１電圧が供給される。その後、駆動信号ＰＲＤ、駆動信号ＰＲ１＿２、および駆動信号ＰＲ１＿３がローレベルになる。なお、時刻ｔ１において、参照信号出力部８は、ランプ信号ＶＲＭＰの初期値を出力している。

時刻ｔ２において、駆動信号ＰＲＯＵＴおよび駆動信号ＰＲ１＿１がハイレベルになる。時刻ｔ２では駆動信号ＰＲＤがローレベルであるため、駆動信号ＰＲ１＿１がハイレベルになることよって、図１の上から１番目の行に含まれる画素が選択される。つまり、第１トランジスタ１０２のゲートに第２電圧が印加される。また、駆動信号ＰＲ１＿１および駆動信号ＰＲＯＵＴがハイレベルになることによって、第１トランジスタ１０２のゲートの電圧と、第２トランジスタ３０１のゲートの電圧とがほぼ等しくなる。このようにして、第１トランジスタ１０２のゲートの電圧と、第２トランジスタのゲートの電圧とがリセットされる。その後、駆動信号ＰＲＯＵＴおよび駆動信号ＰＲ１＿１がローレベルになる。

時刻ｔ１における動作および時刻ｔ２における動作によって、図１の上から１番目の行に含まれる画素が選択され、２番目および３番目の行に含まれる画素が非選択とされる。

時刻ｔ３において、駆動信号ＰＴ＿１がハイレベルになる。これによって、図１の上から１番目の行に含まれる画素１において、光電変換部１０１に蓄積された電荷が、第１トランジスタ１０２のゲートに転送される。転送された電荷の量に応じて、第１トランジスタ１０２のゲートの電圧が変化する。例えば、転送された電荷が電子であれば、第１トランジスタ１０２のゲートの電圧は低くなる。これによって、第１トランジスタ１０２のゲートの電圧が、第２トランジスタ３０１のゲートの電圧よりも低くなる。その後、駆動信号ＰＴがローレベルになる。

時刻ｔ４において、ランプ信号ＶＲＭＰが出力される。つまり、参照信号出力部８が出力する電圧が、初期値から変化し始める。これに対応して、ＡＤ変換部９のカウンタ９０４がカウントを開始する。

時刻ｔ４の時点では、前述の通り、第２トランジスタ３０１のゲートの電圧が第１トランジスタ１０２のゲートの電圧よりも高い。ここで、本実施例のランプ信号ＶＲＭＰは高い電圧から低い電圧に向かって変化する。そのため、時間の経過によって第２トランジスタ３０１のゲートの電圧が第１トランジスタ１０２のゲートの電圧よりも低くなる。つまり、第１トランジスタ１０２のゲートの電圧と第２トランジスタ３０１のゲートの電圧との大小関係が反転する。

ランプ信号ＶＲＭＰが変化を始めてから電圧の大小関係が反転するまでの時間は、転送された電荷の量に対応する。したがって、ランプ信号ＶＲＭＰが変化を始めるのに対応して、カウンタ９０４がカウントを開始することによって、転送された電荷の量に対応したデジタル値を得ることができる。具体的には、電圧の大小関係が反転したタイミングで、ラッチパルス生成部９０１がラッチパルスを出力する。ラッチパルスはＳラッチ回路９０３に入力され、Ｓラッチ回路９０３がラッチパルスの入力された時点のカウント値を保持する。

その後、水平走査回路１２によって、各画素列のメモリ部（Ｎラッチ回路９０２、Ｓラッチ回路９０３）が保持しているカウント値が順次出力部１０に読み出される。メモリ部からの読み出しは、２番目の行の読み出し期間（図３の時刻ｔ５〜時刻ｔ９）に行われる。あるいは、メモリ部からの読み出しが、次の行の読み出しを開始する時（時刻ｔ５）より前に行われてもよい。

続いて、時刻ｔ５から時刻ｔ９までの期間に、図１の上から２番目の行の画素１の信号が読み出される。そして、時刻ｔ９から時刻ｔ１３までの期間に、図１の上から３番目の行の画素１の信号が読み出される。

時刻ｔ５に、上から１番目および３番目の行に含まれる画素１が非選択とされる。そして、時刻ｔ６に、上から２番目の行の画素１に含まれる第１トランジスタ１０２のゲートの電圧と、第２トランジスタ３０１のゲートの電圧とがリセットされる。時刻ｔ５における動作および時刻ｔ６における動作によって、図１の上から２番目の行に含まれる画素が選択され、１番目および３番目の行に含まれる画素が非選択とされる。次に、時刻ｔ７で、上から２番目の行の画素１において、光電変換部１０１から第１トランジスタ１０２のゲートに電荷が転送される。そして、時刻ｔ８にランプ信号ＶＲＭＰとの比較が開始される。

時刻ｔ９に、上から１番目および２番目の行に含まれる画素１が非選択とされる。そして、時刻ｔ１０に、上から３番目の行の画素１に含まれる第１トランジスタ１０２のゲートの電圧と、第２トランジスタ３０１のゲートの電圧とがリセットされる。時刻ｔ９における動作および時刻ｔ１０における動作によって、図１の上から３番目の行に含まれる画素が選択され、１番目および２番目の行に含まれる画素が非選択とされる。次に、時刻ｔ１１で、上から３番目の行の画素１において、光電変換部１０１から第１トランジスタ１０２のゲートに電荷が転送される。そして、時刻ｔ１２にランプ信号ＶＲＭＰとの比較が開始される。

なお、本実施例では、光電変換部１０１からの信号とランプ信号ＶＲＭＰとを比較する、スロープ型のＡＤ変換が行われている。しかし、ＡＤ変換の方式はスロープ型に限られない。公知のＡＤ変換型が用いられる。

図３において、駆動信号ＰＲＤがハイレベルの時に、全ての画素１の選択トランジスタ１０４がオンしてもよい。つまり、時刻ｔ１、時刻ｔ５、時刻ｔ９において、駆動信号ＰＲ１＿１、ＰＲ１＿２、ＰＲ１＿３がハイレベルとなってもよい。特に、第１電圧供給部５が図２（ｃ）で示される回路の場合には、このようにすべての画素１の選択トランジスタ１０４がオンになることが好ましい。

また、図３において、比較の対象となる画素１を選択するタイミングと、他の画素１を非選択とするタイミングとが入れ替わっていてもよい。具体的には、時刻ｔ２における各駆動信号が、時刻ｔ１よりも先に供給されてもよい。前述の通り、第１トランジスタ１０２のゲートをフローティングとすることができる。そのため、非選択とされる画素１の第１トランジスタ１０２のゲートに第１電圧を供給する動作と、選択される画素１の第１トランジスタ１０２のゲートに第２電圧を供給する動作とはどちらを先に行ってもよい。

時刻ｔ３において転送される電荷の量が多いと、オンしていた第１トランジスタ１０２がオフする場合がある。この場合に、オフしていた別の画素１の第１トランジスタ１０２がオンしてもよい。このような動作によって、比較器の入力ノードの電圧をクリップすることができる。

また、画素１がリセットされた状態で出力される信号と、画素１において電荷が転送された後に出力される信号とを読み出してもよい。具体的には、時刻ｔ２と時刻ｔ３との間に、第１トランジスタ１０２のゲートの電圧がリセット電圧であるときの画素１の信号について、ＡＤ変換を行ってもよい。このような動作によれば、第２電圧を供給するトランジスタがオフしたときに生じる熱ノイズなどの影響を低減することができる。

以上に述べたとおり、本実施例の撮像装置では、画素が選択部を含み、選択部が第１トランジスタのゲートに第１トランジスタをオフにする第１電圧を供給する。このような構成によれば、第１トランジスタを含む電流経路の抵抗を小さくすることができる。その結果、撮像装置の高速な駆動が可能となる。

また、本実施例では、選択部が第１ノードと第１トランジスタのゲートとを接続する選択トランジスタを含む。そして、第１ノードから、第１トランジスタをオフにする第１電圧および第１トランジスタをオンにする第２電圧が供給される。このような構成によれば、画素に第１電圧または第２電圧を供給するための別の配線を配さなくてよいので、配線の数を減らすことができる。その結果、画素の開口率を向上させることができる。なお、転送トランジスタを省略することによって、さらに画素の開口を大きくすることができる。

また、本実施例では、選択トランジスタを介して、第１トランジスタをオフにする第１電圧および第１トランジスタをオンにする第２電圧が供給されるため、画素のトランジスタの数を減らすことができる。その結果、画素に占める光電変換部の面積を大きくすることができる。なお、転送トランジスタを省略することによってさらに光電変換部の占める面積の割合を大きくすることができる。

本発明に係る別の実施例について説明する。本実施例の回路構成を図４（ａ）に示す。図４（ａ）において、図１と同様の機能を有する部分には同じ符号が付されている。本実施例においては、電源部６が電流源を含む回路であることが特徴である。

本実施例の撮像装置は、複数の画素１、第１ノード２、第２トランジスタを含む回路部３、第２ノード４、第１電圧供給部５、電源部６、電流源７Ａ、フィードバック部７Ｂ、参照信号出力部８、ＡＤ変換部９、出力部１０、垂直走査回路１１、水平走査回路１２を有する。

画素１に含まれる第１トランジスタと回路部３に含まれる第２トランジスタとが、差動対を構成している。複数の画素に対して１つの割合で第２トランジスタが配される。また、本実施例の撮像装置が有する比較器は、第１トランジスタと第２トランジスタとを含んで構成される。そして、複数の画素１のそれぞれが、第１トランジスタのゲートに印加される電圧によって第１トランジスタをオフする選択部を含む。

本実施例においては、電源部６及び電流源７Ａが実施例１と異なっている。そこで、本実施例において実施例１と異なっている部分についてのみ説明する。他の部分については、実施例１と同様である。

本実施例の電源部６の具体的な回路構成を図４（ｂ）に示す。電源部６は、第３トランジスタ６０１および第４トランジスタ６０２を含む。第３トランジスタ６０１および第４トランジスタ６０２はいずれもＰチャネル型のＭＯＳトランジスタである。

第３トランジスタ６０１のソースは、電源電圧が供給された電源ノードＶＤＤに接続される。第３トランジスタ６０１のドレインは、第１電圧供給部５に接続される。第４トランジスタ６０２のソースは、電源ノードＶＤＤに接続される。第４トランジスタ６０１のドレインは、第２ノード４に接続される。

第３トランジスタ６０１のゲートと第４トランジスタ６０２のゲートとは互いに接続される。そして、本実施例においては、第３トランジスタ６０１のゲート及び第４トランジスタ６０２のゲートにバイアス電圧ＶＢ１が供給される。すなわち、第３トランジスタ６０１及び第４トランジスタ６０２がそれぞれ電流源を構成している。

また、本実施例では、電流源７Ａの電流値が可変である。これによって、バイアス電圧ＶＢ１の値に応じて、差動対のバイアス電流を変化させることが可能となる。フィードバック部７Ｂが、第１ノード２および第２ノード４の電圧に基づいて、電流源７Ａの電流値を制御する。例えば、リセット時に第１ノード２および第２ノード４が所定の電圧（例えば電源電圧とグラウンド電圧との中間の電圧）になるように、電流源７Ａの電流値が制御される。

図４（ｂ）には、電流源のみが配された構成が示されている。しかし、図４（ｃ）が示すように、ゲート接地増幅回路が電流源にカスコード接続された構成としてもよい。図４（ｃ）では第３トランジスタ６０１と第５トランジスタ６０３とがカスコード接続されている。そして、第４トランジスタ６０２と第６トランジスタ６０４とがカスコード接続されている。

本実施例の駆動方法は、実施例１と同様である。つまり、本実施例の撮像装置は、図３に示された駆動信号に基づいて動作しうる。また、画素１がリセットされた状態で出力される信号と、画素１において電荷が転送された後に出力される信号とを読み出してもよい。

本実施例の撮像装置では、画素が選択部を含み、選択部が第１トランジスタのゲートに第１トランジスタをオフにする第１電圧を供給する。このような構成によれば、第１トランジスタを含む電流経路の抵抗を小さくすることができる。その結果、撮像装置の高速な駆動が可能となる。

また、本実施例の構成によれば、第１ノード２及び第２ノード４を出力ノードとした全差動増幅が可能である。これによって、比較の結果を表す信号の振幅を大きくすることができるため、より高精度の比較動作を行うことが可能となる。

本発明に係る別の実施例について説明する。本実施例の回路構成を図５（ａ）に示す。図５（ａ）において、図１と同様の機能を有する部分には同じ符号が付されている。本実施例では、参照信号出力部が画素を非選択とする電圧を出力することが特徴である。

本実施例の撮像装置は、複数の画素１、第１ノード２、第２トランジスタを含む回路部３、第２ノード４、電源部６、電流源７、参照信号出力部８、ＡＤ変換部９、出力部１０、垂直走査回路１１、水平走査回路１２を有する。

画素１に含まれる第１トランジスタと回路部３に含まれる第２トランジスタとが、差動対を構成している。複数の画素に対して１つの割合で第２トランジスタが配される。また、本実施例の撮像装置が有する比較器は、第１トランジスタと第２トランジスタとを含んで構成される。複数の画素１のそれぞれが、第１トランジスタのゲートに印加される電圧によって第１トランジスタをオフする選択部を含む。

本実施例において、実施例１と異なる点は第１電圧供給部５が省略されていることである。そして、本実施例では、第１ノード２と第２ノード４との間の電気的接続を制御するトランジスタ５０４が配される。また、本実施例においては、第２トランジスタを含む回路部３の構成が実施例１と異なっている。そこで、本実施例において実施例１と異なっている部分についてのみ説明する。他の部分については、実施例１と同様である。なお、本実施例の電源部６は、実施例２と同様に、図４（ｂ）あるいは図４（ｃ）に示された回路構成であってもよい。

図５（ａ）に示される通り、第１ノード２と第２ノード４との間の経路に、トランジスタ５０４が配される。トランジスタ５０４はＮチャネル型のＭＯＳトランジスタである。トランジスタ５０４のゲートには駆動信号ＰＲＤが供給される。

回路部３の具体的な回路構成を図５（ｂ）に示す。回路部３は第２トランジスタ３０１、接続トランジスタ３０２を含む。第２トランジスタ３０１及び接続トランジスタ３０２はいずれもＮチャネル型のＭＯＳトランジスタである。

第２トランジスタ３０１のドレインは第２ノード４に接続される。第２ノード４は電源部６の第４トランジスタ６０２のドレインに接続される。第２トランジスタ３０１のソースは電流源７に接続される。接続トランジスタ３０２のドレインは、第２ノード４に接続される。接続トランジスタ３０２のソースは第２トランジスタ３０１のゲートに接続される。第２トランジスタ３０１のゲートは、参照信号出力部８の出力ノードに接続される。

次に、本実施例において、画素１を選択する、あるいは非選択とする動作について説明する。第１ノード２に第１トランジスタをオフにする第１電圧が供給されているときに、画素１の選択トランジスタ１０４をオンにすることによって、画素１を非選択とすることができる。一方、第１ノード２に第１トランジスタをオンにする第２電圧が供給されているときに、画素１の選択トランジスタ１０４をオンにすることによって、画素１を選択することができる。これらの点は、実施例１と同様である。

本実施例では参照信号出力部８が第１トランジスタ１０２をオフにする第１電圧を第１ノード２に供給する。具体的には、垂直走査回路１１からの駆動信号ＰＲＯＵＴ、及び駆動信号ＰＲＤに基づいて、接続トランジスタ３０２とトランジスタ５０４がオンする。接続トランジスタ３０２とトランジスタ５０４がオンしているときに、参照信号出力部８が第１電圧を出力する。これによって、接続トランジスタ３０２およびトランジスタ５０４を介して、第１電圧が第１ノード２に供給される。

画素１を選択する時には、トランジスタ５０４をオフにし、かつ、選択トランジスタ１０４をオンにする。これによって、電源部６から第１トランジスタ１０２のゲートに、第１トランジスタ１０２をオンする第２電圧が供給される。なお、画素１を選択する時に、接続トランジスタ３０２がオンしていてもよい。このような動作によれば、第１トランジスタ１０２のゲートの電圧と第２トランジスタ３０１のゲートの電圧とをほぼ同じ電圧にリセットすることができる。

あるいは、画素１を選択する場合、選択トランジスタ１０４、トランジスタ５０４、および接続トランジスタ３０２がオンしているときに、参照信号出力部８が第２電圧を出力してもよい。このような動作によれば、第１トランジスタ１０２のゲートの電圧と第２トランジスタ３０１のゲートの電圧とをほぼ同じ電圧にリセットすることができる。加えて、リセットされたときのゲートの電圧を参照信号出力部８が出力する任意の電圧とすることができる。

本実施例の撮像装置は、図６に示された駆動信号に基づいて動作しうる。図６においては、駆動信号ＰＲＯＵＴおよびランプ信号ＶＲＭＰが、図３と異なる。図６におけるそのほかの駆動パルスは、図３と同様である。ただし、図６の駆動信号ＰＲＤは、トランジスタ５０４のゲートに供給される。

具体的には、駆動パルスＰＲＤがハイレベルの期間（時刻ｔ１）に、駆動信号ＰＲＯＵＴがハイレベルであり、参照信号ＶＲＭＰが第１電圧である。そのため、参照信号出力部８が接続トランジスタ３０２およびトランジスタ５０４を介して、第１ノード２に第１電圧を供給する。このような動作によって、第１トランジスタ１０２の制御ノードに第１電圧を印加する。本実施例においては、第１電圧が、ランプ信号ＶＲＭＰの最小の電圧であってもよい。その後、時刻ｔ２において、ランプ信号ＶＲＭＰの出力が初期値にリセットされる。

他の動作は実施例１と同様であるため、説明を省略する。なお、図６において、駆動信号ＰＲＤがハイレベルの時に、全ての画素１の選択トランジスタ１０４がオンしてもよい。また、画素１がリセットされた状態で出力される信号と、画素１において電荷が転送された後に出力される信号とがＡＤ変換されてもよい。具体的には、時刻ｔ２と時刻ｔ３との間にもＡＤ変換が行われてもよい。このような動作によれば、第２電圧を供給するトランジスタがオフしたときに生じる熱ノイズなどの影響を低減することができる。

本実施例の撮像装置では、画素が選択部を含み、選択部が第１トランジスタのゲートに第１トランジスタをオフにする第１電圧を供給する。このような構成によれば、第１トランジスタを含む電流経路の抵抗を小さくすることができる。その結果、撮像装置の高速な駆動が可能となる。

また、本実施例では、参照信号出力部８が出力する電圧を第１トランジスタのゲートに供給することができる。このような構成によれば、第１トランジスタのゲートの電圧と第２トランジスタのゲートの電圧とをほぼ等しくすることができる。これによって、第２トランジスタのゲートに接続された容量を省略することが可能であり、プロセスばらつきによる比較精度の低下を低減することができる。

本発明に係る別の実施例について説明する。本実施例の回路構成を図７に示す。図７において、図１と同様の機能を有する部分には同じ符号が付されている。本実施例では、参照信号出力部が画素を非選択とする電圧を出力することが特徴である。

本実施例の撮像装置は、複数の画素１、第１ノード２、第２トランジスタを含む回路部３、第２ノード４、電源部６、電流源７、参照信号出力部８、ＡＤ変換部９、出力部１０、垂直走査回路１１、水平走査回路１２を有する。

画素１に含まれる第１トランジスタと回路部３に含まれる第２トランジスタとが、差動対を構成している。複数の画素に対して１つの割合で第２トランジスタが配される。また、本実施例の撮像装置が有する比較器は、第１トランジスタと第２トランジスタとを含んで構成される。複数の画素１のそれぞれが、第１トランジスタのゲートに印加される電圧によって第１トランジスタをオフする選択部を含む。

本実施例において、実施例１と異なる点は第１電圧供給部５が省略されていることである。そして、本実施例では、第１ノード２と参照信号出力部８の出力ノードとの間の電気的接続を制御するトランジスタ５０５が配される。そこで、本実施例において実施例１と異なっている部分についてのみ説明する。他の部分については、実施例１と同様である。なお、本実施例の電源部６は、実施例２と同様に、図４（ｂ）あるいは図４（ｃ）に示された回路構成であってもよい。また、回路部３は、実施例３と同様に、図５（ｂ）に示された回路構成であってもよい。

本実施例においては、図７（ａ）が示す通り、第１ノード２と参照信号出力部８の出力ノードとの間の電気経路にトランジスタ５０５が配される。トランジスタ５０５はＮチャネル型のＭＯＳトランジスタである。トランジスタ５０５のゲートには駆動信号ＰＲＤが供給される。

次に、本実施例において、画素１を選択する、あるいは非選択とする動作について説明する。第１ノード２に第１トランジスタをオフにする第１電圧が供給されているときに、画素１の選択トランジスタ１０４をオンにすることによって、画素１を非選択とすることができる。一方、第１ノード２に第１トランジスタをオンにする第２電圧が供給されているときに、画素１の選択トランジスタ１０４をオンにすることによって、画素１を選択することができる。これらの点は、実施例１と同様である。

本実施例では参照信号出力部８が第１トランジスタ１０２をオフにする第１電圧を第１ノード２に供給する。具体的には、垂直走査回路１１からの駆動信号ＰＲＤに基づいて、トランジスタ５０５がオンする。トランジスタ５０５がオンしているときに、参照信号出力部８が第１電圧を出力する。これによって、トランジスタ５０５を介して、第１電圧が第１ノード２に供給される。

画素１を選択する時には、トランジスタ５０５をオフにし、かつ、選択トランジスタ１０４をオンにする。これによって、電源部６から第１トランジスタ１０２のゲートに、第１トランジスタ１０２をオンする第２電圧が供給される。

あるいは、画素１を選択する場合、選択トランジスタ１０４およびトランジスタ５０５がオンしているときに、参照信号出力部８が第２電圧を出力してもよい。このような動作によれば、第１トランジスタ１０２のゲートの電圧と第２トランジスタ３０１のゲートの電圧とをほぼ同じ電圧にリセットすることができる。加えて、リセットされたときのゲートの電圧を参照信号出力部８が出力する任意の電圧とすることができる。

本実施例の駆動方法は、実施例３と同様である。つまり、本実施例の撮像装置は、図６に示された駆動信号に基づいて動作しうる。ただし、図６の駆動信号ＰＲＤは、トランジスタ５０５のゲートに供給される。また、画素１がリセットされた状態で出力される信号と、画素１において電荷が転送された後に出力される信号とを読み出してもよい。具体的には、時刻ｔ２と時刻ｔ３との間にもＡＤ変換が行われてもよい。このような動作によれば、第２電圧を供給するトランジスタがオフしたときに生じる熱ノイズなどの影響を低減することができる。

本実施例の撮像装置では、画素が選択部を含み、選択部が第１トランジスタのゲートに第１トランジスタをオフにする第１電圧を供給する。このような構成によれば、第１トランジスタを含む電流経路の抵抗を小さくすることができる。その結果、撮像装置の高速な駆動が可能となる。

また、本実施例では、参照信号出力部８が出力する電圧を第１トランジスタのゲートに供給することができる。このような構成によれば、第１トランジスタのゲートの電圧と第２トランジスタのゲートの電圧とをほぼ等しくすることができる。そのため、第２トランジスタのゲートに接続された容量および第２トランジスタのゲートとドレインを接続する接続トランジスタを省略することが可能である。これによって回路規模を縮小できる。あるいは、プロセスばらつきによる比較精度の低下を低減することができる。

本発明に係る別の実施例について説明する。本実施例の回路構成を図８（ａ）に示す。図８（ａ）において、図１と同様の機能を有する部分には同じ符号が付されている。本実施例では、画素を選択する第２電圧が、画素のリセットトランジスタを介して供給されることが特徴である。

本実施例の撮像装置は、複数の画素１、第１ノード２、第２トランジスタを含む回路部３、第２ノード４、第１電圧供給部５、電源部６、電流源７、参照信号出力部８、ＡＤ変換部９、出力部１０、垂直走査回路１１、水平走査回路１２を有する。

画素１に含まれる第１トランジスタと回路部３に含まれる第２トランジスタとが、差動対を構成している。複数の画素に対して１つの割合で第２トランジスタが配される。また、本実施例の撮像装置が有する比較器は、第１トランジスタと第２トランジスタとを含んで構成される。複数の画素１のそれぞれが、第１トランジスタのゲートに印加される電圧によって第１トランジスタをオフする選択部を含む。

本実施例において、画素１の構成が実施例１と異なる。そこで、以下では、本実施例において実施例１と異なっている部分についてのみ説明する。他の部分については、実施例１と同様である。なお、本実施例の電源部６は、実施例２と同様に、図４（ｂ）あるいは図４（ｃ）に示された回路構成であってもよい。また、回路部３は、実施例３と同様に、図５（ｂ）に示された回路構成であってもよい。

図８（ｂ）に本実施例の画素１の回路構成を示す。実施例１と同様に、画素１は光電変換部１０１、第１トランジスタ１０２、転送トランジスタ１０３、選択トランジスタ１０４を含む。さらに、本実施例の画素１は、リセットトランジスタ１０５を含む。画素１のリセットトランジスタ１０５以外の部分は、実施例１と同様である。

リセットトランジスタ１０５は、Ｎチャネル型のＭＯＳトランジスタである。リセットトランジスタ１０５のドレインは、リセット電圧ＶＲ供給された第２電圧ノード１０６に接続される。リセット電圧ＶＲは、第１トランジスタ１０２をオンにする電圧である。つまり、本実施例では、第２電圧がリセット電圧ＶＲである。たとえば、リセット電圧ＶＲは電源電圧と同じであってもよい。リセットトランジスタ１０５のソースは、第１トランジスタ１０２のゲートに接続される。リセットトランジスタ１０５のゲートには、駆動信号ＰＲ２が供給される。駆動信号ＰＲ２によって、リセットトランジスタ１０５のオンとオフが制御される。垂直走査回路１１が駆動信号ＰＲ２を供給しうる。

このような構成において、画素１を選択する動作を説明する。リセットトランジスタ１０５がオンすることによって、第１トランジスタ１０２のゲートに第２電圧が印加される。
これによって、第１トランジスタ１０２がオンする。

本実施例の駆動方法は、実施例１と同様である。つまり、本実施例の撮像装置は、図３に示された駆動信号に基づいて動作しうる。ただし、図３の時刻ｔ２において、図８の上から１番目の行の画素１に供給される駆動信号ＰＲ２＿１がハイレベルになる。また、時刻ｔ６において、図８の上から２番目の行の画素１に供給される駆動信号ＰＲ２＿２がハイレベルになる。また、時刻ｔ１０において、図８の上から３番目の行の画素１に供給される駆動信号ＰＲ２＿３がハイレベルになる。なお、時刻ｔ２において、駆動信号ＰＲ１＿１をハイレベルにしてもよいし、駆動信号ＰＲ１＿１をローレベルに維持してもよい。また、画素１がリセットされた状態で出力される信号と、画素１において電荷が転送された後に出力される信号とを読み出してもよい。具体的には、時刻ｔ１と時刻ｔ２との間にもＡＤ変換が行われてもよい。このような動作によれば、第２電圧を供給するリセットトランジスタ１０５がオフしたときに生じる熱ノイズなどの影響を低減することができる。

本実施例の撮像装置では、画素が選択部を含み、選択部が第１トランジスタのゲートに第１トランジスタをオフにする第１電圧を供給する。このような構成によれば、第１トランジスタを含む電流経路の抵抗を小さくすることができる。その結果、撮像装置の高速な駆動が可能となる。

また、本実施例では、参照信号出力部８がランプ信号ＶＲＭＰを出力する場合に、ランプ信号ＶＲＭＰの初期値を第２電圧とすることによって、第１トランジスタのゲートの電圧と第２トランジスタのゲートの電圧とをほぼ等しくすることができる。これによって、第２トランジスタのゲートとソースとの間に配される接続トランジスタおよび第２トランジスタのゲートに接続された容量を省略することが可能であり、回路の規模を小さくすることができる。

また、本実施例では第１電圧を供給する電気経路と、第２電圧を供給する電気経路とが異なる。そのため、画素１の選択と、それとは別の画素１の非選択とを並行して行うことが可能となる。その結果、撮像装置を高速に駆動させることができる。

本発明に係る別の実施例について説明する。本実施例の回路構成を図９（ａ）に示す。図９（ａ）において、図１と同様の機能を有する部分には同じ符号が付されている。本実施例では、画素を非選択とする第１電圧の供給されたノードが画素に配されたことが特徴である。

本実施例の撮像装置は、複数の画素１、第１ノード２、第２トランジスタを含む回路部３、第２ノード４、電源部６、電流源７、参照信号出力部８、ＡＤ変換部９、出力部１０、垂直走査回路１１、水平走査回路１２を有する。

画素１に含まれる第１トランジスタと回路部３に含まれる第２トランジスタとが、差動対を構成している。複数の画素に対して１つの割合で第２トランジスタが配される。また、本実施例の撮像装置が有する比較器は、第１トランジスタと第２トランジスタとを含んで構成される。複数の画素１のそれぞれが、第１トランジスタのゲートに印加される電圧によって第１トランジスタをオフする選択部を含む。

本実施例において、画素１の構成が実施例１と異なる。また、本実施例においては、実施例１の第１電圧供給部５が省略されている。そこで、以下では、本実施例において実施例１と異なっている部分についてのみ説明する。他の部分については、実施例１と同様である。なお、本実施例の電源部６は、実施例２と同様に、図４（ｂ）あるいは図４（ｃ）に示された回路構成であってもよい。また、回路部３は、実施例３と同様に、図５（ｂ）に示された回路構成であってもよい。

図９（ｂ）に本実施例の画素１の回路構成を示す。実施例１と同様に、画素１は光電変換部１０１、第１トランジスタ１０２、転送トランジスタ１０３を含む。さらに、本実施例の画素１は、選択トランジスタ１０４、リセットトランジスタ１０５を含む。選択トランジスタ１０４が選択部を構成する。また、画素１には、第１トランジスタ１０２をオフにする第１電圧が供給された第１電圧ノード１０７が配されている。

選択トランジスタ１０４はＮチャネル型のＭＯＳトランジスタである。選択トランジスタ１０４のドレインは、第１トランジスタ１０２のゲートに接続される。選択トランジスタ１０４のソースは、第１電圧ノード１０７に接続される。本実施例において、第１電圧はグラウンド電圧である。つまり、選択トランジスタのソースは接地される。グラウンド電圧に限らず、第１電圧は、第１トランジスタ１０２をオンにする第２電圧より低ければよい。好ましくは、第１電圧は、第１トランジスタ１０２のゲート・ソース間の電圧が第１トランジスタ１０２の閾値電圧より低くなるような電圧である。本実施例の第１電圧ノード１０７は半導体領域で構成される。第１電圧ノード１０７を構成する半導体領域の一部が、フォトダイオード（光電変換部１０１）を構成してもよい。あるいは、第１電圧ノード１０７は、金属などの導電体で構成されてもよい。

リセットトランジスタ１０５はＮチャネル型のＭＯＳトランジスタである。リセットトランジスタ１０５のドレインは、第１トランジスタ１０２のドレインに接続される。リセットトランジスタ１０５のソースは、第１トランジスタ１０２のゲートに接続される。第１トランジスタ１０２のドレインは第１ノード２に接続されているので、リセットトランジスタ１０５は、第１トランジスタ１０２のゲートと第１ノード２とを接続する。

選択トランジスタ１０４のゲートには、垂直走査回路１１から駆動信号ＰＲ２が供給される。リセットトランジスタ１０５のゲートには、垂直走査回路１１から駆動信号ＰＲ１が供給される。駆動信号ＰＲ１、ＰＲ２によって各トランジスタのオンとオフが制御される。つまり、垂直走査回路１１は、選択トランジスタ１０４、リセットトランジスタ１０５を制御する制御部である。なお、垂直走査回路１１は同一の画素行に含まれる複数の画素１に並行して、あるいは同期して駆動信号を供給することができる。また、垂直走査回路１１は異なる画素行に含まれる複数の画素１に互いに独立した駆動信号を供給することができる。

このような構成において、画素１を選択するあるいは非選択とする動作を説明する。まず、画素１を選択するときは、駆動信号ＰＲ１によってリセットトランジスタ１０５がオンする。リセットトランジスタ１０５がオンすることによって、第１トランジスタ１０２のゲートに電源部６から第２電圧が印加される。これによって、第１トランジスタ１０２がオンする。選択トランジスタ１０４およびリセットトランジスタ１０５がオフすることで第１トランジスタ１０２のゲートがフローティングになるため、第２電圧がゲートに保持される。次に、画素１を非選択とするときは、駆動信号ＰＲ２によって選択トランジスタ１０４がオンする。選択トランジスタ１０４がオンすることによって、第１トランジスタ１０２のゲートに第１電圧ノード１０７から第１電圧が印加される。これによって、第１トランジスタ１０２がオフする。選択トランジスタ１０４およびリセットトランジスタ１０５がオフすることで第１トランジスタ１０２のゲートがフローティングになるため、第１電圧がゲートに保持される。

このように、本実施例では、画素１の非選択とする第１電圧と、画素１を選択する第２電圧とを異なる電気経路で、第１トランジスタ１０２のゲートに印加することができる。つまり、第１電圧は選択トランジスタ１０４を介して第１トランジスタ１０２のゲートに印加され、第２電圧はリセットトランジスタ１０５を介して第１トランジスタ１０２のゲートに印加される。このような構成によって、画素１の選択と、それとは別の画素１の非選択とを並行して行うことが可能となる。その結果、撮像装置を高速に駆動させることができる。

続いて、本実施例の撮像装置の動作について説明する。図１０は駆動信号及び参照信号のタイミングチャートを示している。駆動信号ＰＲＯＵＴは、図９（ａ）の第２トランジスタを含む回路部３に供給される。なお、ここでは図２（ｅ）あるいは図５（ｂ）のように、回路部３が接続トランジスタ３０２を有する例について説明している。駆動信号ＰＲＯＵＴは接続トランジスタ３０２のゲートに供給される。駆動信号ＰＲ１、駆動信号ＰＴ、駆動信号ＰＲ２は、それぞれ図９（ｂ）のリセットトランジスタ１０５のゲート、転送トランジスタ１０３のゲート、選択トランジスタ１０４のゲートに供給される。ランプ信号ＶＲＭＰは、参照信号出力部８が出力する参照信号である。

ここでは、３行３列の行列を構成するように配された９つの画素１から、信号を読み出す動作を説明する。１つの行に含まれる３つの画素１には同期して駆動信号が供給される。そのため、１つの行に含まれる３つの画素１からの信号が並列に読み出される。この行ごとの読み出しが順次、あるいはランダムに行われる。そこで、便宜的に、駆動信号ＰＲ１、駆動信号ＰＴ、駆動信号ＰＲ２には、行番号を示す添え字を付した。例えば、図１０において駆動信号ＰＲ１＿１は、３つの行のうち図面上で一番上に配された行に含まれる画素１に供給される。駆動信号ＰＲ１＿２は、３つの行のうち、図面上で上から２番目に配された行に含まれる画素１に供給される。

図１０において、駆動信号のハイレベルは、Ｎチャネル型のトランジスタがオンする電圧である。同図において、駆動信号のローレベルは、Ｎチャネル型のトランジスタがオフする電圧である。駆動信号のハイレベルは、例えば電源電圧である。駆動信号のローレベルは例えばグラウンド電圧である。

まず図１０の時刻ｔ１から時刻ｔ４までの間に、図９（ａ）の上から１番目の行に配された画素１の信号が読み出される。

時刻ｔ１において、駆動信号ＰＲＯＵＴ、駆動信号ＰＲ１＿１、駆動信号ＰＲ２＿２、および駆動信号ＰＲ２＿３がハイレベルになる。他の駆動信号はローレベルである。駆動信号ＰＲ１＿１がハイレベルになることによって、図９（ａ）の上から１番目の行に含まれる画素が選択される。つまり、第１トランジスタ１０２のゲートに第２電圧が印加される。そして、駆動信号ＰＲ２＿２、および駆動信号ＰＲ２＿３がハイレベルになることによって、図９（ａ）の上から２番目の行に含まれる画素１、および図９（ａ）の上から３番目の行に含まれる画素１が非選択とされる。つまり、上から２番目および３番目の行に配された画素１の第１トランジスタ１０２のゲートに、選択トランジスタ１０４を介して第１電圧が供給される。また、駆動信号ＰＲ１＿１および駆動信号ＰＲＯＵＴがハイレベルになることによって、第１トランジスタ１０２のゲートの電圧と、第２トランジスタ３０１のゲートの電圧とがほぼ等しくなる。このようにして、第１トランジスタ１０２のゲートの電圧と、第２トランジスタのゲートの電圧とがリセットされる。その後、駆動信号ＰＲＯＵＴ、駆動信号ＰＲ１＿１、駆動信号ＰＲ２＿２、および駆動信号ＰＲ２＿３がローレベルになる。なお、時刻ｔ１において、参照信号出力部８は、ランプ信号ＶＲＭＰの初期値を出力している。

時刻ｔ２において、駆動信号ＰＴ＿１がハイレベルになる。これによって、図９（ａ）の上から１番目の行に含まれる画素１において、光電変換部１０１に蓄積された電荷が、第１トランジスタ１０２のゲートに転送される。転送された電荷の量に応じて、第１トランジスタ１０２のゲートの電圧が変化する。例えば、転送された電荷が電子であれば、第１トランジスタ１０２のゲートの電圧は低くなる。これによって、第１トランジスタ１０２のゲートの電圧が、第２トランジスタ３０１のゲートの電圧よりも低くなる。その後、駆動信号ＰＴがローレベルになる。

時刻ｔ３において、ランプ信号ＶＲＭＰが出力される。つまり、参照信号出力部８が出力する電圧が、初期値から変化し始める。これに対応して、ＡＤ変換部９のカウンタ９０４がカウントを開始する。

時刻ｔ３の時点では、前述の通り、第２トランジスタ３０１のゲートの電圧が第１トランジスタ１０２のゲートの電圧よりも高い。ここで、本実施例のランプ信号ＶＲＭＰは高い電圧から低い電圧に向かって変化する。そのため、時間の経過によって第２トランジスタ３０１のゲートの電圧が第１トランジスタ１０２のゲートの電圧よりも低くなる。つまり、第１トランジスタ１０２のゲートの電圧と第２トランジスタ３０１のゲートの電圧との大小関係が反転する。

ランプ信号ＶＲＭＰが変化を始めてから電圧の大小関係が反転するまでの時間は、転送された電荷の量に対応する。したがって、ランプ信号ＶＲＭＰが変化を始めるのに対応して、カウンタ９０４がカウントを開始することによって、転送された電荷の量に対応したデジタル値を得ることができる。具体的には、電圧の大小関係が反転したタイミングで、ラッチパルス生成部９０１がラッチパルスを出力する。ラッチパルスはＳラッチ回路９０３に入力され、Ｓラッチ回路９０３がラッチパルスの入力された時点のカウント値を保持する。

その後、水平走査回路１２によって、各画素列のメモリ部（Ｎラッチ回路９０２、Ｓラッチ回路９０３）が保持しているカウント値が順次出力部１０に読み出される。メモリ部からの読み出しは、２番目の行の読み出し期間（図１０の時刻ｔ４〜時刻ｔ７）に行われる。あるいは、メモリ部からの読み出しが、次の行の読み出しを開始する時（時刻ｔ４）より前に行われてもよい。

続いて、時刻ｔ４から時刻ｔ７までの期間に、図１の上から２番目の行の画素１の信号が読み出される。そして、時刻ｔ７から時刻ｔ１０までの期間に、図１の上から３番目の行の画素１の信号が読み出される。

時刻ｔ４に、上から２番目の行に含まれる画素１が選択され、上から１番目および３番目の行に含まれる画素１が非選択とされる。また、時刻ｔ４に、上から２番目の行の画素１に含まれる第１トランジスタ１０２のゲートの電圧と、第２トランジスタ３０１のゲートの電圧とがリセットされる。次に、時刻ｔ５で、上から２番目の行の画素１において、光電変換部１０１から第１トランジスタ１０２のゲートに電荷が転送される。そして、時刻ｔ６にランプ信号ＶＲＭＰとの比較が開始される。

時刻ｔ７に、上から３番目の行に含まれる画素１が選択され、上から１番目および２番目の行に含まれる画素１が非選択とされる。また、時刻ｔ７に、上から３番目の行の画素１に含まれる第１トランジスタ１０２のゲートの電圧と、第２トランジスタ３０１のゲートの電圧とがリセットされる。次に、時刻ｔ８で、上から３番目の行の画素１において、光電変換部１０１から第１トランジスタ１０２のゲートに電荷が転送される。そして、時刻ｔ９にランプ信号ＶＲＭＰとの比較が開始される。

なお、本実施例では、光電変換部１０１からの信号とランプ信号ＶＲＭＰとを比較する、スロープ型のＡＤ変換が行われている。しかし、ＡＤ変換の方式はスロープ型に限られない。公知のＡＤ変換型が用いられうる。

また、画素１がリセットされた状態で出力される信号と、画素１において電荷が転送された後に出力される信号とを読み出してもよい。具体的には、時刻ｔ１と時刻ｔ２との間にＡＤ変換が行われてもよい。

以上に述べたとおり、本実施例の撮像装置では、画素が選択部を含み、選択部が第１トランジスタのゲートに第１トランジスタをオフにする第１電圧を供給する。このような構成によれば、第１トランジスタを含む電流経路の抵抗を小さくすることができる。その結果、撮像装置の高速な駆動が可能となる。

また、本実施例では第１電圧を供給する電気経路と、第２電圧を供給する電気経路とが異なる。そのため、画素１の選択と、それとは別の画素１の非選択とを並行して行うことが可能となる。その結果、撮像装置を高速に駆動させることができる。

本発明に係る別の実施例について説明する。本実施例の回路構成を図１１（ａ）に示す。図１１（ａ）において、図１と同様の機能を有する部分には同じ符号が付されている。本実施例では、画素を非選択とする第１電圧、および画素を選択する第２電圧が選択的に供給される選択的電圧供給ノードが画素に配されたことが特徴である。

本実施例の撮像装置は、複数の画素１、第１ノード２、第２トランジスタを含む回路部３、第２ノード４、電源部６、電流源７、参照信号出力部８、ＡＤ変換部９、出力部１０、垂直走査回路１１、水平走査回路１２を有する。

画素１に含まれる第１トランジスタと回路部３に含まれる第２トランジスタとが、差動対を構成している。複数の画素に対して１つの割合で第２トランジスタが配される。また、本実施例の撮像装置が有する比較器は、第１トランジスタと第２トランジスタとを含んで構成される。複数の画素１のそれぞれが、第１トランジスタのゲートに印加される電圧によって第１トランジスタをオフする選択部を含む。

本実施例においては、画素１の構成が実施例１と異なる。また、本実施例においては、実施例１の第１電圧供給部５が省略されている。そこで、以下では、本実施例において実施例１と異なっている部分についてのみ説明する。他の部分については、実施例１と同様である。なお、本実施例の電源部６は、実施例２と同様に、図４（ｂ）あるいは図４（ｃ）に示された回路構成であってもよい。また、回路部３は、実施例３と同様に、図５（ｂ）に示された回路構成であってもよい。

図１１（ｂ）に本実施例の画素１の回路構成を示す。実施例１と同様に、画素１は光電変換部１０１、第１トランジスタ１０２、転送トランジスタ１０３を含む。さらに、本実施例の画素１は、選択トランジスタ１０４を含む。選択トランジスタ１０４が選択部を構成する。また、画素１には、第１トランジスタ１０２をオフにする第１電圧および第１トランジスタをオンにする第２電圧が選択的に供給される選択的電圧供給ノード１０８が配される。

選択トランジスタ１０４はＮチャネル型のＭＯＳトランジスタである。選択トランジスタ１０４のドレインは、選択的電圧供給ノード１０８に接続される。選択トランジスタ１０４のソースは、第１トランジスタ１０２のゲートに接続される。選択トランジスタ１０４のゲートには、垂直走査回路１１から駆動信号ＰＲが供給される。駆動信号ＰＲによって選択トランジスタ１０４のオンとオフが制御される。つまり、垂直走査回路１１は、選択トランジスタ１０４を制御する制御部である。

選択的電圧供給ノード１０８は、垂直走査回路１１に接続される。そして、垂直走査回路１１が、選択的電圧供給ノード１０８に、第１電圧および第２電圧を選択的に供給する。本実施例において、第１電圧はグラウンド電圧である。グラウンド電圧に限らず、第１電圧は、第１トランジスタ１０２のゲート・ソース間の電圧を第１トランジスタ１０２の閾値電圧より低くできればよい。本実施例において、第２電圧は電源電圧である。電源電圧に限らず、第２電圧は第１トランジスタ１０２のゲート・ソース間の電圧を第１トランジスタ１０２の閾値電圧より高くできればよい。選択的電圧供給ノード１０８は、例えば金属などの導電体で構成されうる。

また、選択的電圧供給ノード１０８は、１つの画素行に含まれる複数の画素１に共通のノードであってもよい。つまり、垂直走査回路１１が同一の画素行に含まれる複数の画素１に並行して第１電圧あるいは第２電圧を供給してもよい。また、垂直走査回路１１は異なる画素行に含まれる複数の画素１に互いに独立して第１電圧あるいは第２電圧を供給することができる。

このような構成において、画素１を選択するあるいは非選択とする動作を説明する。まず、画素１を非選択とするときは、垂直走査回路１１が選択的電圧供給ノード１０８に第１電圧を供給する。選択的電圧供給ノード１０８に第１電圧を供給されているときに、選択トランジスタ１０４をオンにすることによって、第１トランジスタ１０２のゲートに第１電圧が印加される。これによって、第１トランジスタ１０２がオフする。選択トランジスタ１０４がオフすることで第１トランジスタ１０２のゲートはフローティングとなるため、ゲートに第２電圧が保持される。次に、画素１を選択するときは、垂直走査回路１１が選択的電圧供給ノード１０８に第２電圧を供給する。選択的電圧供給ノード１０８に第２電圧を供給されているときに、選択トランジスタ１０４をオンにすることによって、第１トランジスタ１０２のゲートに第２電圧が印加される。これによって、第２トランジスタ１０２がオンする。選択トランジスタ１０４がオフすることで第１トランジスタ１０２のゲートはフローティングとなるため、ゲートに第２電圧が保持される。

このように、本実施例では、選択的電圧供給ノード１０８に供給される電圧を切り替えることによって、選択トランジスタ１０４をオンにした時に画素１を選択するか、あるいは非選択とするかを切り替えることができる。このような構成によって、画素１の選択と、それとは別の画素１の非選択とを並行して行うことが可能となる。その結果、撮像装置を高速に駆動させることができる。

続いて、本実施例の撮像装置の動作について説明する。本実施例では、画素１をリセットした時の信号（以下、Ｎ信号）と、画素１において電荷が転送された後の信号（以下、Ｓ信号）とを読み出す動作を説明する。Ｓ信号とＮ信号とを読み出し、両者の差分を演算することによって、画素１の固定パターンノイズを低減することができる。なお、実施例１〜実施例６において、Ｓ信号とＮ信号の差分処理を行ってもよい。

図１２は駆動信号及び参照信号のタイミングチャートを示している。駆動信号ＰＲ、駆動信号ＰＴは、それぞれ図１１（ｂ）の選択トランジスタ１０４のゲート、転送トランジスタ１０３のゲートに供給される。駆動信号ＲＥＳＥＴは、参照信号出力部８に供給される。クロック信号ＣＬＫはカウンタ９０４に供給される。駆動信号ＰＴＮ、駆動信号ＰＴＳはラッチパルス生成部９０１に供給される。ランプ信号ＶＲＭＰは、参照信号出力部８が出力する参照信号である。なお、ここでは、第２トランジスタを含む回路部３が図２（ｆ）に示された回路構成の例について説明する。

図１０において、駆動信号ＰＲおよび駆動信号ＰＴのハイレベルは、Ｎチャネル型のトランジスタがオンする電圧である。同図において、駆動信号のローレベルは、Ｎチャネル型のトランジスタがオフする電圧である。駆動信号のハイレベルは、例えば電源電圧である。駆動信号のローレベルは例えばグラウンド電圧である。

時刻ｔ１において、駆動信号ＰＲ、および駆動信号ＲＥＳＥＴがハイレベルになる。他の駆動信号はローレベルである。駆動信号ＰＲがハイレベルになることによって、選択トランジスタ１０４がオンする。これにより、選択的電圧供給ノード１０８に第１電圧が供給されている画素１は、非選択とされる。一方、選択的電圧供給ノード１０８に第２電圧が供給されている画素１は選択される。なお、本実施例において、駆動信号ＰＲはすべての画素１に共通に供給されてもよい。駆動信号ＲＥＳＥＴがハイレベルになることによって、参照信号出力部８が出力するランプ信号ＶＲＭＰが初期値にリセットされる。時刻ｔ１から所定の時間が経過した後、駆動信号ＰＲ、および駆動信号ＲＥＳＥＴがローレベルになる。以降は、画素１が選択された場合の動作を説明する。

時刻ｔ２において、ランプ信号ＶＲＭＰが出力される。つまり、参照信号出力部８が出力する電圧が、初期値から変化し始める。これに対応して、ＡＤ変換部９のカウンタ９０４がカウントを開始する。これにより、画素１がリセットされた状態で画素１から出力される信号、つまりＮ信号がＡＤ変換される。

また、時刻ｔ２において、駆動信号ＰＴＮがハイレベルになる。これによって、Ｎラッチ回路９０２にラッチパルス生成部９０１からのラッチパルスが入力される。つまり、Ｎ信号から変換されたデジタル信号が、Ｎラッチ回路９０２に保持される。その後、時刻ｔ３において、駆動信号ＰＴＮがローレベルになる。

次に、時刻ｔ４において、駆動信号ＰＴおよび駆動信号ＲＥＳＥＴがハイレベルになる。駆動信号ＰＴがハイレベルになることによって、光電変換部１０１に蓄積された電荷が、第１トランジスタ１０２のゲートに転送される。なお、駆動信号ＰＴは選択された画素１にのみ供給される。また、駆動信号ＲＥＳＥＴがハイレベルになることによって、参照信号出力部８が出力するランプ信号ＶＲＭＰが初期値にリセットされる。

続いて。時刻ｔ５において、ランプ信号ＶＲＭＰが出力される。つまり、参照信号出力部８が出力する電圧が、初期値から変化し始める。これに対応して、ＡＤ変換部９のカウンタ９０４がカウントを開始する。これにより、画素１において電荷が転送された後の信号、つまりＳ信号がＡＤ変換される。

また、時刻ｔ５において、駆動信号ＰＴＳがハイレベルになる。これによって、Ｓラッチ回路９０３にラッチパルス生成部９０１からのラッチパルスが入力される。つまり、Ｓ信号から変換されたデジタル信号が、Ｓラッチ回路９０３に保持される。その後、時刻ｔ６において、駆動信号ＰＴＳがローレベルになる。

以上の動作により、Ｎラッチ回路９０２にＮ信号が保持され、Ｓラッチ回路９０３にＳ信号が保持される。この後、出力部１０において、Ｓ信号とＮ信号との差分処理が行われ、その差分に基づくデジタル信号が出力される。

なお、本実施例では、光電変換部１０１からの信号とランプ信号ＶＲＭＰとを比較する、スロープ型のＡＤ変換が行われている。しかし、ＡＤ変換の方式はスロープ型に限られない。公知のＡＤ変換型が用いられる。

以上に述べたとおり、本実施例の撮像装置では、画素が選択部を含み、選択部が第１トランジスタのゲートに第１トランジスタをオフにする第１電圧を供給する。このような構成によれば、第１トランジスタを含む電流経路の抵抗を小さくすることができる。その結果、撮像装置の高速な駆動が可能となる。

また、本実施例では、選択トランジスタを介して、第１トランジスタをオフにする第１電圧および第１トランジスタをオンにする第２電圧が供給されるため、画素のトランジスタの数を減らすことができる。その結果、画素に占める光電変換部の面積を大きくすることができる。なお、転送トランジスタを省略することによってさらに光電変換部の占める面積の割合を大きくすることができる。

また、本実施例では、選択的電圧供給ノードに供給される電圧を切り替えることによって、選択トランジスタをオンにした時に画素を選択するか、あるいは非選択とするかを切り替えることができる。このような構成によって、画素の選択と、それとは別の画素の非選択とを並行して行うことが可能となる。その結果、撮像装置を高速に駆動させることができる。

本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１３に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図１３において、１００１はレンズの保護のためのバリア、１００２は被写体の光学像を撮像装置１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞りである。１００４は上述の各実施例で説明した撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図３において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１０１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。

本実施例では、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されている構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の基板上に形成されていてもよい。

以上に述べたように、本発明に係る撮像装置を撮像システムに適用することが可能である。本発明に係る撮像装置を撮像システムに適用することにより、撮像システムを高速に駆動することが可能となる。

１ 画素
１０１ 光電変換部
１０２ 第１トランジスタ
１０４ 選択トランジスタ
３０１ 第２トランジスタ

Claims (22)

1. それぞれが光電変換部および前記光電変換部で生じた電荷に基づく信号の入力される第１トランジスタを含む複数の画素と、
   前記複数の画素に対して１つの割合で配され、前記第１トランジスタと差動対を構成し、参照信号の入力される第２トランジスタと、
   前記第１トランジスタおよび前記第２トランジスタを含んで構成された比較器と、を有し、
   前記複数の画素のそれぞれが、前記第１トランジスタの制御ノードに第１電圧を印加することによって前記第１トランジスタをオフにする選択部を含むことを特徴とする撮像装置。
2. 前記選択部が、前記第１トランジスタの主ノードと前記第１トランジスタの前記制御ノードとを接続する選択トランジスタを含むことを特徴とする請求項１に記載の撮像装置。
3. 前記撮像装置は、第１接続トランジスタと、前記第１電圧が供給された第１電圧ノードと、を含む電圧供給部を有し、
   異なる画素に含まれる複数の前記第１トランジスタの主ノードが、第１ノードに接続され、
   前記第１接続トランジスタが前記第１ノードと前記第１電圧ノードとを接続することを特徴とする請求項２に記載の撮像装置。
4. 前記撮像装置は、電源電圧が供給された電源ノードを有し、
   前記電圧供給部は、前記第１接続トランジスタとは反対の導電型の第２接続トランジスタを含み、
   前記第２接続トランジスタが前記第１ノードと前記電源ノードとの間の電気経路の導通状態を制御し、
   前記第１接続トランジスタの制御ノードと、前記第２接続トランジスタの制御ノードとが接続されたことを特徴とする請求項３に記載の撮像装置。
5. 異なる画素に含まれる複数の前記第１トランジスタの主ノードが、第１ノードに接続され、
   前記撮像装置は、前記第１ノードに第１電圧と第２電圧とを選択的に供給する電圧供給部を有することを特徴とする請求項２に記載の撮像装置。
6. 前記電圧供給部が前記第１ノードに前記第１電圧を供給しているときに前記選択トランジスタがオンするように、前記選択トランジスタおよび前記電圧供給部を制御する制御部を有することを特徴とする請求項３乃至請求項５のいずれか一項に記載の撮像装置。
7. 異なる画素に含まれる複数の前記第１トランジスタの主ノードが、第１ノードに接続され、
   前記第１ノードと前記第２トランジスタの主ノードとを接続する第３接続トランジスタを有することを特徴とする請求項２に記載の撮像装置。
8. 前記撮像装置は、前記第１トランジスタをオンにする第２電圧が供給された第２電圧ノードを有し、
   前記複数の画素のそれぞれが、前記第２電圧ノードと前記第１トランジスタの前記制御ノードとを接続するリセットトランジスタを含むことを特徴とする請求項２乃至請求項７のいずれか一項に記載の撮像装置。
9. 前記撮像装置は、前記第１電圧が供給された第１電圧ノードを有し、
   前記選択部が、前記第１電圧ノードと前記第１トランジスタの前記制御ノードとを接続する選択トランジスタを含むことを特徴とする請求項１に記載の撮像装置。
10. 異なる画素に含まれる複数の前記第１トランジスタの主ノードが、第１ノードに接続され、
    前記複数の画素のそれぞれが、前記第１ノードと前記第１トランジスタの前記制御ノードとを接続する第４接続トランジスタを含み、
    前記第１トランジスタをオンにする第２電圧が、前記第４接続トランジスタを介して、前記第１トランジスタの前記制御ノードに印加されることを特徴とする請求項９に記載の撮像装置。
11. 前記撮像装置は、前記第１電圧および前記第１トランジスタをオンにする第２電圧が選択的に供給される電圧供給ノードを有し、
    前記選択部が、前記電圧供給ノードと前記第１トランジスタの前記制御ノードとを接続する選択トランジスタを含むことを特徴とする請求項１に記載の撮像装置。
12. 前記参照信号を出力する参照信号出力部を有することを特徴とする請求項１乃至請求項１１のいずれか一項に記載の撮像装置。
13. 前記参照信号出力部が前記第２トランジスタの制御ノードに接続され、
    前記第２トランジスタの前記制御ノードと前記第２トランジスタの主ノードとを接続する第５接続トランジスタを有することを特徴とする請求項１２に記載の撮像装置。
14. 一方のノードが前記第２トランジスタの制御ノードに接続され、他方のノードが前記参照信号出力部に接続された容量と、
    前記第２トランジスタの前記制御ノードと前記第２トランジスタの主ノードとを接続する第６接続トランジスタと、を有することを特徴とする請求項１２に記載の撮像装置。
15. 異なる画素に含まれる複数の前記第１トランジスタの主ノードが、第１ノードに接続され、
    前記参照信号出力部と前記第１ノードとを接続する第７接続トランジスタを有することを特徴とする請求項１２乃至請求項１４のいずれか一項に記載の撮像装置。
16. 前記参照信号出力部が前記第１電圧を出力することを特徴とする請求項１２乃至請求項１５のいずれか一項に記載の撮像装置。
17. 請求項１乃至請求項１６のいずれか一項に記載の撮像装置と、
    前記撮像装置から出力される信号を処理する信号処理部と、を備えたことを特徴とする撮像システム。
18. 撮像装置の駆動方法であって、
    前記撮像装置は、
    それぞれが光電変換部および前記光電変換部で生じた電荷に基づく信号の入力される第１トランジスタを含む複数の画素と、
    前記複数の画素に対して１つの割合で配され、前記第１トランジスタと差動対を構成し、参照信号が入力される第２トランジスタと、
    前記第１トランジスタおよび前記第２トランジスタを含んで構成された比較器と、を有し、
    前記駆動方法は、
    前記第１トランジスタをオフにする第１電圧および前記第１トランジスタをオンにする第２電圧を選択的に前記第１トランジスタの制御ノードに印加することで、複数の前記第１トランジスタの一部からなる第１の部分をオフにし、他の前記第１トランジスタの少なくとも一部からなる第２の部分をオンにする第１のステップと、
    前記第１のステップの後に、オンになっている前記第２の部分に前記光電変換部で生じた電荷に基づく前記信号を入力する第２のステップと、
    前記第２のステップの後に、前記第１トランジスタに入力された前記信号と、前記第２トランジスタに入力された前記参照信号とを比較する第３のステップと、を有することを特徴とする撮像装置の駆動方法。
19. 前記第１のステップは、
    複数の前記第１トランジスタの中にオンになっているものとオフになっているものとがあるときに、少なくともオンになっている前記第１トランジスタの前記制御ノードに前記第１電圧を印加するステップと、
    前記第１電圧を印加するステップの後に、複数の前記第１トランジスタの前記第２の部分の前記制御ノードに、前記第２電圧を印加するステップと、を含むことを特徴とする請求項１８に記載の撮像装置の駆動方法。
20. 前記第１のステップは、
    複数の前記第１トランジスタの全ての前記制御ノードに前記第１電圧を印加するステップと、
    前記第１電圧を印加するステップの後に、複数の前記第１トランジスタの前記第２の部分の前記制御ノードに、前記第２電圧を印加するステップと、を含むことを特徴とする請求項１８に記載の撮像装置の駆動方法。
21. 前記第１のステップは、
    複数の前記第１トランジスタの前記前記第２の部分の前記制御ノードに、前記第２電圧を印加するステップと、
    前記第２電圧を印加するステップの後に、複数の前記第１トランジスタの前記第１の部分の前記制御ノードに前記第１電圧を印加するステップと、を含むことを特徴とする請求項１８に記載の撮像装置の駆動方法。
22. 前記第１のステップにおいて、複数の前記第１トランジスタの前記第１の部分の前記制御ノードに前記第１電圧を、前記第２の部分の前記制御ノードに前記第２電圧を、並行して印加することを特徴とする請求項１８に記載の撮像装置の駆動方法。

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