JP2011259305A - 固体撮像装置 - Google Patents

Abstract

【課題】ＣＤＳによるノイズの抑圧効果を増大させつつ、信号レベルの増幅率を切り替える。
【解決手段】サンプルホールド信号変換回路４−１は、増幅率Ａ１で増幅された各画素ＰＣの信号から第１の基準レベルおよび第１の信号レベルをサンプリングし、各画素ＰＣの信号成分を相関２重サンプリングにて検出し、サンプルホールド信号変換回路４−２は、増幅率Ａ２で増幅された各画素ＰＣの信号から第２の基準レベルおよび第２の信号レベルをサンプリングし、各画素ＰＣの信号成分を相関２重サンプリングにて検出する。
【選択図】 図１

Description

本発明の実施形態は固体撮像装置に関する。

固体撮像装置では、ＡＤ変換やＣＤＳ（相関２重サンプリング）などを行う信号処理回路をカラムごとに設け、画素から読み出された信号をカラムごとに増幅する方法が知られている。
例えば、特許文献１には、イメージセンサのカラム領域部に、各画素信号の大きさを独立に検出し、この信号の大きさに対して独立にゲインを設定する機能を設ける方法が開示されている。

しかしながら、特許文献１に開示された方法では、ＣＤＳ（相関２重サンプリング）にて検出された信号成分に対して増幅率が切り替えられる。このため、ＣＤＳに際し、基準レベルは増幅率の切り替え前の信号からサンプリングされ、信号レベルは増幅率の切り替え後の信号からサンプリングされることから、ＣＤＳによる十分なノイズの抑圧ができないという問題があった。

特開２００４−１５７０１号公報

本発明の目的は、ＣＤＳによるノイズの抑圧効果を増大させつつ、信号レベルの増幅率を切り替えることが可能な固体撮像装置を提供することである。

実施態様の固体撮像装置によれば、画素アレイ部と、カラム増幅回路とが設けられている。画素アレイ部は、マトリックス状に画素が配置されている。カラム増幅回路は、各画素から読み出された単位画素の単位信号を少なくとも第１および第２の増幅率で増幅する画素アレイ部の端部に配置され、増幅した複数の信号を出力する。

図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図２は、本発明の第２実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図３は、図２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図４は、図２の固体撮像装置のダイナミックレンジを従来例と比較して示す図である。 図５は、本発明の第３実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図６は、図５の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図７は、本発明の第４実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図８は、本発明の第５実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図９は、図８の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図１０は、本発明の第６実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図１１は、図１０の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図１２は、本発明の第７実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図１３は、図１２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図１４は、本発明の第８実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図１５は、図１４の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図１６は、本発明の第９実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図１７は、本発明の第１０実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図１８は、図１７の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図１９は、本発明の第１１実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図２０は、図１９の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図２１は、本発明の第１２実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図２２は、本発明の第１３実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図２３は、図２２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図２４は、本発明の第１４実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図２５は、図２４の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図２６は、本発明の第１５実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図２７は、図２６の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図２８は、本発明の第１６実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図２９は、図２８の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。 図３０は、本発明の第１７実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図３１は、本発明の第１８実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。 図３２は、図３１の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。

以下、本発明の実施形態に係る固体撮像装置について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１、読み出し対象となる画素ＰＣを垂直方向に走査する行走査回路２、画素ＰＣから読み出された信号を増幅率Ａ１でカラムごとに増幅するカラム増幅回路３−１、画素ＰＣから読み出された信号を増幅率Ａ２でカラムごとに増幅するカラム増幅回路３−２、増幅率Ａ１で増幅された各画素ＰＣの信号成分をＣＤＳにて検出するサンプルホールド信号変換回路４−１、増幅率Ａ２で増幅された各画素ＰＣの信号成分をＣＤＳにて検出するサンプルホールド信号変換回路４−２、サンプルホールド信号変換回路４−１のラインメモリで保存した信号を水平方向に読み出すためのカラム走査回路７−１、サンプルホールド信号変換回路４−２のラインメモリで保存した信号を水平方向に読み出すためのカラム走査回路７−２、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路８、サンプルホールド信号変換回路４−１に基準電圧ＶＲＥＦ１を出力するＤＡコンバータ９−１およびサンプルホールド信号変換回路４−２に基準電圧ＶＲＥＦ２を出力するＤＡコンバータ９−２が設けられている。なお、タイミング制御回路８には、マスタークロックＭＣＫが入力されている。

ここで、サンプルホールド信号変換回路４−１は、増幅率Ａ１で増幅された各画素ＰＣの信号から第１の基準レベルおよび第１の信号レベルをサンプリングし、各画素ＰＣの信号成分を相関２重サンプリングにて検出することができる。サンプルホールド信号変換回路４−２は、増幅率Ａ２で増幅された各画素ＰＣの信号から第２の基準レベルおよび第２の信号レベルをサンプリングし、各画素ＰＣの信号成分を相関２重サンプリングにて検出することができる。

また、ＤＡコンバータ９−１、９−２は、カラムＡＤＣ回路５−１、５−２によるアップカウント時およびダウンカウウント時に三角波を基準電圧ＶＲＥＦ１、ＶＲＥＦ２として出力することができる。また、例えば、増幅率Ａ１は１倍、増幅率Ａ２は４倍に設定することができる。また、増幅率Ａ２は４倍以外にも、２倍、８倍または１６倍などであってもよい。

ここで、画素アレイ部１において、ロウ方向には画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向には画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。

また、サンプルホールド信号変換回路４−１には、増幅率Ａ１で増幅された画素ＰＣからの読み出し信号と基準電圧ＶＲＥＦ１との比較結果に基づいてアップカウウントおよびダウンカウントを行うことでＣＤＳの基準レベルと信号レベルとの差分を算出するカラムＡＤＣ回路５−１およびカラムＡＤＣ回路５−１のカウント値を水平画素分だけ記憶するラインメモリ６−１が設けられている。サンプルホールド信号変換回路４−２には、増幅率Ａ２で増幅された画素ＰＣからの読み出し信号と基準電圧ＶＲＥＦ１との比較結果に基づいてアップカウウントおよびダウンカウントを行うことでＣＤＳの基準レベルと信号レベルとの差分を算出するカラムＡＤＣ回路５−２およびカラムＡＤＣ回路５−２のカウント値を水平画素分だけ記憶するラインメモリ６−２が設けられている。

また、この固体撮像装置には、サンプルホールド信号変換回路４−１からの出力信号Ｖｏｕｔ６に増幅率Ａ２を乗算する乗算器１０、サンプルホールド信号変換回路４−２からの出力信号Ｖｏｕｔ７と参照レベルＶＳＬとを比較するコンパレータ１１およびコンパレータ１１の比較結果に基づいて出力信号Ｖｏｕｔ８をＬ側またＨ側に切り替えるスイッチ１２が設けられている。カラム増幅回路３−１の増幅率が1倍で無い場合は、乗算器１０の増幅率A２は、出力信号Vout８の光電変換特性が光信号量に対して線形の出力信号となるように変更することができる。

そして、行走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラム増幅回路３−１、３−２に伝送される。そして、画素ＰＣから読み出された信号がカラム増幅回路３−１にて増幅率Ａ１で増幅された後、サンプルホールド信号変換回路４−１に送られる。また、画素ＰＣから読み出された信号がカラム増幅回路３−２にて増幅率Ａ２で増幅された後、サンプルホールド信号変換回路４−２に送られる。

そして、サンプルホールド信号変換回路４−１において、増幅率Ａ１で増幅された各画素ＰＣの信号から第１の基準レベルおよび第１の信号レベルがサンプリングされ、第１の信号レベルと第１の基準レベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｖｏｕｔ６として出力される。

ここで、カラムＡＤＣ回路５−１では、増幅率Ａ１で増幅された各画素ＰＣの信号からサンプリングされた第１の基準レベルが基準電圧ＶＲＥＦ１のレベルと一致するまでダウンカウント動作が行われた後、今度は増幅率Ａ１で増幅された各画素ＰＣの信号からサンプリングされた第１の信号レベルが基準電圧ＶＲＥＦ１のレベルと一致するまでアップカウント動作が行われることで、ＣＤＳにて検出される信号成分がデジタル値に変換され、水平画素分だけラインメモリ６−１に保持される。

また、サンプルホールド信号変換回路４−２において、増幅率Ａ２で増幅された各画素ＰＣの信号から第２の基準レベルおよび第２の信号レベルがサンプリングされ、第２の信号レベルと第２の基準レベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｖｏｕｔ７として出力される。

ここで、カラムＡＤＣ回路５−２では、増幅率Ａ２で増幅された各画素ＰＣの信号からサンプリングされた第２の基準レベルが基準電圧ＶＲＥＦ２のレベルと一致するまでダウンカウント動作が行われた後、今度は増幅率Ａ２で増幅された各画素ＰＣの信号からサンプリングされた第２の信号レベルが基準電圧ＶＲＥＦ２のレベルと一致するまでアップカウント動作が行われることで、ＣＤＳにて検出される信号成分がデジタル値に変換され、水平画素分だけラインメモリ６−２に保持される。

そして、コンパレータ１１において、サンプルホールド信号変換回路４−２からの出力信号Ｖｏｕｔ７は参照レベルＶＳＬと比較され、出力信号Ｖｏｕｔ７が参照レベルＶＳＬより小さい場合は、スイッチ１２がＬ側に切り替えられ、出力信号Ｖｏｕｔ７が出力信号Ｖｏｕｔ８として出力される。

一方、出力信号Ｖｏｕｔ７が参照レベルＶＳＬ以上の場合、スイッチ１２がＨ側に切り替えられる。そして、乗算器１０において、サンプルホールド信号変換回路４−１からの出力信号Ｖｏｕｔ６に増幅率Ａ２が乗算されることにより、増幅率Ａ１で増幅された出力信号Ｖｏｕｔ６が光量に対して線形化され、増幅率Ａ２が乗算された出力信号Ｖｏｕｔ６が出力信号Ｖｏｕｔ８として出力される。なお、参照レベルＶＳＬは、例えば、１０ビットのＡＤ変換の時は、最大値１０２３レベルを設定することができる。すなわち、出力信号Ｖｏｕｔ２が飽和した１０２３レベルの時は、増幅率Ａ２が乗算された出力信号Ｖｏｕｔ６を選択することができる。

ここで、増幅率Ａ１で増幅された各画素ＰＣの信号成分をＣＤＳにて検出する場合、増幅率Ａ１で増幅された各画素ＰＣの信号から第１の基準レベルをサンプリングすることにより、増幅率Ａ１におけるＣＤＳによるノイズの相殺効果を高めることができる。また、増幅率Ａ２で増幅された各画素ＰＣの信号成分をＣＤＳにて検出する場合、増幅率Ａ２で増幅された各画素ＰＣの信号から第２の基準レベルをサンプリングすることにより、増幅率Ａ２におけるＣＤＳによるノイズの相殺効果を高めることができる。このため、ＣＤＳによるノイズの抑圧効果を増大させつつ、信号レベルの増幅率を切り替えることが可能となり、Ｓ／Ｎ比を高めつつ、ダイナミックレンジを拡大することができる。

（第２実施形態）
図２は、本発明の第２実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図２において、この固体撮像装置には、画素アレイ部１、カラム増幅回路３−１ａ、３−２ａおよびサンプルホールド信号変換回路４−１ａ、４−２ａが設けられている。

画素アレイ部１には画素ＰＣｎ、ＰＣｎ＋１が設けられ、画素ＰＣｎ、ＰＣｎ＋１には、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。

そして、画素ＰＣｎ、ＰＣｎ＋１において、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤｎ、ＲＥＡＤｎ＋１がそれぞれ入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＥＳＥＴｎ、ＲＥＳＥＴｎ＋１がそれぞれ入力され、リセットトランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ＡＤＲＥＳｎ、ＡＤＲＥＳｎ＋１がそれぞれ入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。

なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤｎ、ＲＥＡＤｎ＋１、リセット信号ＲＥＳＥＴｎ、ＲＥＳＥＴｎ＋１および行選択信号ＡＤＲＥＳｎ、ＡＤＲＥＳｎ＋１をロウごとに画素ＰＣに伝送することができる。

また、定電流トランジスタＴＬのドレインは、垂直信号線Ｖｌｉｎに接続され、定電流トランジスタＴＬのゲートには、バイアス電源ＶＴＬが接続されている。なお、定電流トランジスタＴＬは増幅トランジスタTbとの組み合わせでソースフォロワを構成し、定電流動作をすることができる。

カラム増幅回路３−１ａには、コンデンサＣ１１、Ｃ１２、オペアンプＯＰ１およびスイッチトランジスタＴｓｃ１がカラムごとに設けられている。そして、オペアンプＯＰ１の入力端子にはコンデンサＣ１１を介して垂直信号線Ｖｌｉｎが接続され、オペアンプＯＰ１の入力端子と出力端子との間にはコンデンサＣ１２が接続されている。また、コンデンサＣ１２にはスイッチトランジスタＴｓｃ１が並列に接続されている。

カラム増幅回路３−２ａには、コンデンサＣ２１、Ｃ２２、オペアンプＯＰ２およびスイッチトランジスタＴｓｃ２がカラムごとに設けられている。そして、オペアンプＯＰ２の入力端子にはコンデンサＣ２１を介して垂直信号線Ｖｌｉｎが接続され、オペアンプＯＰ２の入力端子と出力端子との間にはコンデンサＣ２２が接続されている。また、コンデンサＣ２２にはスイッチトランジスタＴｓｃ２が並列に接続されている。

なお、カラム増幅回路３−１ａ、３−２ａは、コンデンサ比で増幅率Ａ１、Ａ２をそれぞれ制御できるスイッチドキャパシタ型反転増幅器を用いることができる。この増幅率Ａ１、Ａ２は、Ｃ１１／Ｃ１２、Ｃ２１／Ｃ２２でそれぞれ算出することができる。例えば、Ｃ１１＝０．０５ｐＦでＣ１２＝０．０５ｐＦの時、増幅率Ａ１は１倍が得られ、Ｃ２１＝０．０５ｐＦでＣ２２＝０．２ｐＦの時、増幅率Ａ２は４倍が得られる。

サンプルホールド信号変換回路４−１ａには、コンパレータＰＡ１、スイッチトランジスタＴｃｐ１、インバータＶ１、アップダウンカウンタＵＤ１およびラインメモリＬＭ１がカラムごとに設けられている。アップダウンカウンタＵＤ１には論理積回路Ｎ１が設けられている。

そして、コンパレータＰＡ１の反転入力端子にはコンデンサＣ１３を介してオペアンプＯＰ１の出力端子が接続され、コンパレータＰＡ１の非反転入力端子には基準電圧ＶＲＥＦ１が入力される。コンパレータＰＡ１の反転入力端子と出力端子との間にはスイッチトランジスタＴｃｐ１が接続されている。コンパレータＰＡ１の出力端子はインバータＶ１を介して論理積回路Ｎ１の一方の入力端子に接続され、論理積回路Ｎ１の他方の入力端子には基準クロックＣＫＣ１が入力される。アップダウンカウンタＵＤ１の出力端子はラインメモリＬＭ１に接続されている。

サンプルホールド信号変換回路４−２ａには、コンパレータＰＡ２、スイッチトランジスタＴｃｐ２、インバータＶ２、アップダウンカウンタＵＤ２およびラインメモリＬＭ２がカラムごとに設けられている。アップダウンカウンタＵＤ２には論理積回路Ｎ２が設けられている。

そして、コンパレータＰＡ２の反転入力端子にはコンデンサＣ２３を介してオペアンプＯＰ２の出力端子が接続され、コンパレータＰＡ２の非反転入力端子には基準電圧ＶＲＥＦ２が入力される。コンパレータＰＡ２の反転入力端子と出力端子との間にはスイッチトランジスタＴｃｐ２が接続されている。コンパレータＰＡ２の出力端子はインバータＶ２を介して論理積回路Ｎ２の一方の入力端子に接続され、論理積回路Ｎ２の他方の入力端子には基準クロックＣＫＣ２が入力される。アップダウンカウンタＵＤ２の出力端子はラインメモリＬＭ２に接続されている。

図３は、図２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図３において、行選択信号ＡＤＲＥＳｎがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ＲＥＡＤｎとリセット信号ＲＥＳＥＴｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｃを介して電源ＶＤＤに排出される。

フォトダイオードＰＤに蓄積されていた電荷が電源ＶＤＤに排出された後、読み出し信号ＲＥＡＤｎがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。

次に、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、基準レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｓｃ１がスイッチトランジスタＴｓｃ１のゲートに印加されると、オペアンプＯＰ１の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎとの電圧の差分は、コンデンサＣ１１に保持され、オペアンプＯＰ１の入力電圧がゼロ設定される。

また、基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｃｐ１がスイッチトランジスタＴｃｐ１のゲートに印加されると、コンパレータＰＡ１の反転入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、オペアンプＯＰ１からの出力電圧Ｖｏｕｔ２との電圧の差分は、コンデンサＣ１３に保持され、コンパレータＰＡ１の入力電圧がゼロ設定される。

また、基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｓｃ２がスイッチトランジスタＴｓｃ２のゲートに印加されると、オペアンプＯＰ２の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎとの電圧の差分は、コンデンサＣ２１に保持され、オペアンプＯＰ２の入力電圧がゼロ設定される。

また、基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｃｐ２がスイッチトランジスタＴｃｐ２のゲートに印加されると、コンパレータＰＡ２の反転入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、オペアンプＯＰ２からの出力電圧Ｖｏｕｔ３との電圧の差分は、コンデンサＣ２３に保持され、コンパレータＰＡ２の入力電圧がゼロ設定される。

スイッチトランジスタＴｓｃ１がオフした後、オペアンプＯＰ１の入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ１２から電圧がフィードバックされる。この結果、入力で変化した電圧がオペアンプＯＰ１からはコンデンサ比Ｃ_１１／Ｃ_１２（＝増幅率Ａ１）で反転増幅された出力電圧Ｖｏｕｔ２が出力され、コンデンサＣ１３を介してコンパレータＰＡ１の反転入力端子に印加される。ただし、コンデンサＣ１１の容量値をＣ_１１、コンデンサＣ１２の容量値をＣ_１２とした。

スイッチトランジスタＴｓｃ２がオフした後、オペアンプＯＰ２の入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ２２から電圧がフィードバックされる。この結果、入力で変化した電圧がオペアンプＯＰ２からはコンデンサ比Ｃ_２１／Ｃ_２２（＝増幅率Ａ２）で反転増幅された出力電圧Ｖｏｕｔ３が出力され、コンデンサＣ２３を介してコンパレータＰＡ２の反転入力端子に印加される。ただし、コンデンサＣ２１の容量値をＣ_２１、コンデンサＣ２２の容量値をＣ_２２とした。

スイッチトランジスタＴｃｐ１がオフした後、基準レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ１３を介してコンパレータＰＡ１に入力された状態で、基準電圧ＶＲＥＦ１として三角波が与えられ、基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦ１とが比較される。そして、コンパレータＰＡ１の出力電圧はインバータＶ１にて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１の一方の入力端子に入力される。

また、論理積回路Ｎ１の他方の入力端子には基準クロックＣＫＣ１が入力される。そして、基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦ１のレベルより小さい場合は、出力電圧Ｖｏｕｔ４がハイレベルとなる。このため、基準クロックＣＫＣ１が論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉ１がアップダウンカウンタＵＤ１にてダウンカウントされる。そして、基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦ１のレベルと一致すると、コンパレータＰＡ１の出力電圧が立ち下がり、出力電圧Ｖｏｕｔ４がロウレベルとなる。このため、基準クロックＣＫＣ１が論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤ１にてダウンカウントが停止されることで、基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ１で増幅された信号の第１の基準レベルとしてアップダウンカウンタＵＤ１に保持される。

また、スイッチトランジスタＴｃｐ２がオフした後、基準レベルの出力電圧Ｖｏｕｔ３がコンデンサＣ２３を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦ２として三角波が与えられ、基準レベルの出力電圧Ｖｏｕｔ３と基準電圧ＶＲＥＦ２とが比較される。そして、コンパレータＰＡ２の出力電圧はインバータＶ２にて反転された後、出力電圧Ｖｏｕｔ５として論理積回路Ｎ２の一方の入力端子に入力される。

また、論理積回路Ｎ２の他方の入力端子には基準クロックＣＫＣ２が入力される。そして、基準レベルの出力電圧Ｖｏｕｔ３が基準電圧ＶＲＥＦ２のレベルより小さい場合は、出力電圧Ｖｏｕｔ５がハイレベルとなる。このため、基準クロックＣＫＣ２が論理積回路Ｎ２を通過し、通過後の基準クロックＣＫＣｉ２がアップダウンカウンタＵＤ２にてダウンカウントされる。そして、基準レベルの出力電圧Ｖｏｕｔ３が基準電圧ＶＲＥＦ２のレベルと一致すると、コンパレータＰＡ２の出力電圧が立ち下がり、出力電圧Ｖｏｕｔ５がロウレベルとなる。このため、基準クロックＣＫＣ２が論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤ２にてダウンカウントが停止されることで、基準レベルの出力電圧Ｖｏｕｔ３がデジタル値Ｄに変換され、増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤ２に保持される。

次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、信号レベルの出力電圧Ｖｏｕｔ１がコンデンサＣ１１を介してオペアンプＯＰ１の入力端子に印加されることで、オペアンプＯＰ１の入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ１２から電圧がフィードバックされる。この結果、オペアンプＯＰ１からはコンデンサ比Ｃ１１／Ｃ１２（＝増幅率Ａ１）で反転増幅された信号レベルの出力電圧Ｖｏｕｔ２が出力され、コンデンサＣ１３を介してコンパレータＰＡ１の反転入力端子に印加される。

また、信号レベルの出力電圧Ｖｏｕｔ１がコンデンサＣ２１を介してオペアンプＯＰ２の入力端子に印加されることで、オペアンプＯＰ２の入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ２２から電圧がフィードバックされる。この結果、オペアンプＯＰ２からはコンデンサ比Ｃ２１／Ｃ２２（＝増幅率Ａ２）で反転増幅された信号レベルの出力電圧Ｖｏｕｔ３が出力され、コンデンサＣ２３を介してコンパレータＰＡ２の反転入力端子に印加される。

そして、信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ１３を介してコンパレータＰＡ１に入力された状態で、基準電圧ＶＲＥＦ１として三角波が与えられ、信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦ１とが比較される。そして、コンパレータＰＡ１の出力電圧はインバータＶ１にて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１の一方の入力端子に入力される。

そして、信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦ１のレベルより小さい場合は、出力電圧Ｖｏｕｔ４がハイレベルとなる。このため、基準クロックＣＫＣ１が論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉ１がアップダウンカウンタＵＤ１にて今度はアップカウントされる。そして、信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦ１のレベルと一致すると、コンパレータＰＡ１の出力電圧が立ち下がり、出力電圧Ｖｏｕｔ４がロウレベルとなる。このため、基準クロックＣＫＣ１が論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤ１にてアップカウントが停止されることで、信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、ラインメモリＬＭ１に送られる。この結果、ラインメモリＬＭ１には、ＣＤＳにて検出された増幅率Ａ１の信号成分として、増幅率Ａ１で増幅された信号からサンプリングされた第１の信号レベルと第１の基準レベルとの差分が保持される。

また、信号レベルの出力電圧Ｖｏｕｔ３がコンデンサＣ２３を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦ２として三角波が与えられ、信号レベルの出力電圧Ｖｏｕｔ３と基準電圧ＶＲＥＦ２とが比較される。そして、コンパレータＰＡ２の出力電圧はインバータＶ２にて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ２の一方の入力端子に入力される。

そして、信号レベルの出力電圧Ｖｏｕｔ３が基準電圧ＶＲＥＦ２のレベルより小さい場合は、出力電圧Ｖｏｕｔ５がハイレベルとなる。このため、基準クロックＣＫＣ２が論理積回路Ｎ２を通過し、通過後の基準クロックＣＫＣｉ２がアップダウンカウンタＵＤ２にて今度はアップカウントされる。そして、信号レベルの出力電圧Ｖｏｕｔ３が基準電圧ＶＲＥＦ２のレベルと一致すると、コンパレータＰＡ２の出力電圧が立ち下がり、出力電圧Ｖｏｕｔ５がロウレベルとなる。このため、基準クロックＣＫＣ２が論理積回路Ｎ２にて遮断され、アップダウンカウンタＵＤ２にてアップカウントが停止されることで、信号レベルの出力電圧Ｖｏｕｔ３と基準レベルの出力電圧Ｖｏｕｔ３との差分がデジタル値Ｄに変換され、ラインメモリＬＭ２に送られる。この結果、ラインメモリＬＭ２には、ＣＤＳにて検出された増幅率Ａ２の信号成分として、増幅率Ａ２で増幅された信号からサンプリングされた第２の信号レベルと第２の基準レベルとの差分が保持される。

ここで、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２に基づいてダウンカウントした後、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２に基づいてアップカウントすることにより、信号レベルの読み出し時に基準レベルが重畳されている場合においても、その基準レベル分を相殺させることができ、ＣＤＳにて増幅率Ａ１の信号成分を効果的に検出することができる。

また、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３に基づいてダウンカウントした後、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３に基づいてアップカウントすることにより、信号レベルの読み出し時に基準レベルが重畳されている場合においても、その基準レベル分を相殺させることができ、ＣＤＳにて増幅率Ａ２の信号成分を効果的に検出することができる。

図４は、図２の固体撮像装置のダイナミックレンジを従来例と比較して示す図である。
図４において、増幅率Ａ１が１倍の時の出力信号Ｖｏｕｔ６は、光強度が１の時、飽和レベルの１０２３レベルとなる。一方、増幅率Ａ２が４倍の時の出力信号Ｖｏｕｔ７は、光強度が０．２５でＡＤ変換の最大値１０２３レベルとなる。

出力信号Ｖｏｕｔ６、Ｖｏｕｔ７を合成した出力信号Ｖｏｕｔ８は、光強度０．２５までは出力信号Ｖｏｕｔ７となり、光強度０．２５以上は、出力信号Ｖｏｕｔ６を４倍した信号になる。

このため、出力信号Ｖｏｕｔ８は、最大で４０９５レベルの光強度に対して線形の信号となる。ノイズが目立つ低照度領域（光強度０．２５以下）は、カラム増幅回路3-2aで信号を4倍に増幅することで、カラムＡＤＣ回路５−２の回路ノイズを１／４にした高Ｓ／Ｎの信号を得ることができる。なお、増幅率を変えることで低照度レベルを変えることができる。出力信号Ｖｏｕｔ８は、ＡＤ変換の１２ビット相当の信号が得られる。さらに、低照度領域では高Ｓ／Ｎの信号を得ることができ、低照度のノイズを低減することで、ダイナミックレンジを拡大することができる。さらに、出力信号Ｖｏｕｔ８は光量に対して線形化することで、増幅率を切り替えた場合においても、後段の回路構成を変更することなく、後段の信号処理を行わせることができる。

（第３実施形態）
図５は、本発明の第３実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図５において、この固体撮像装置では、図２のカラム増幅回路３−１ａ、３−２ａの代わりにカラム増幅回路３−１ｂ、３−２ｂが設けられている。

カラム増幅回路３−１ｂには、増幅トランジスタＴｆ１および負荷トランジスタＴｅ１がカラムごとに設けられている。増幅トランジスタＴｆ１のソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｆ１のゲートは、バイアス電源Ｖｇ１に接続され、増幅トランジスタＴｆ１のドレインは、負荷トランジスタＴｅ１のソースに接続されている。負荷トランジスタＴｅ１のドレインは、電源電位ＶＤＤに接続され、負荷トランジスタＴｅ１のゲートは、スイッチＳＷｓｆ１に接続されている。

ここで、増幅トランジスタＴｂ、Ｔｆ１、行選択トランジスタＴａ、負荷トランジスタＴｅ１および定電流トランジスタＴＬにて差動増幅回路が構成されている。また、スイッチＳＷｓｆ１は、負荷トランジスタＴｅ１のゲートの接続先を電源電位ＶＤＤとグランド電位との間で切り替えることができる。

カラム増幅回路３−２ｂには、増幅トランジスタＴｆ２および負荷トランジスタＴｅ２がカラムごとに設けられている。増幅トランジスタＴｆ２のソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｆ２のゲートは、バイアス電源Ｖｇ２に接続され、増幅トランジスタＴｆ２のドレインは、負荷トランジスタＴｅ２のソースに接続されている。負荷トランジスタＴｅ２のドレインは、電源電位ＶＤＤに接続され、負荷トランジスタＴｅ２のゲートは、スイッチＳＷｓｆ２に接続されている。

ここで、増幅トランジスタＴｂ、Ｔｆ２、行選択トランジスタＴａ、負荷トランジスタＴｅ２および定電流トランジスタＴＬにて差動増幅回路が構成されている。また、スイッチＳＷｓｆ２は、負荷トランジスタＴｅ２のゲートの接続先を電源電位ＶＤＤとグランド電位との間で切り替えることができる。

そして、スイッチＳＷｓｆ１がＨ側に切り替えられると、負荷トランジスタＴｅ１のゲート電位が電源電位ＶＤＤに設定され、増幅トランジスタＴｂ、Ｔｆ１にて差動動作ができるようにされる。一方、スイッチＳＷｓｆ１がＬ側に切り替えられると、負荷トランジスタＴｅ１がオフし、出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ１を介して出力電圧Ｖｏｕｔ２として出力される。

また、スイッチＳＷｓｆ２がＨ側に切り替えられると、負荷トランジスタＴｅ２のゲート電位が電源電位ＶＤＤに設定され、増幅トランジスタＴｂ、Ｔｆ２にて差動動作ができるようにされる。一方、スイッチＳＷｓｆ２がＬ側に切り替えられると、負荷トランジスタＴｅ２がオフし、出力電圧Ｖｏｕｔ２が増幅トランジスタＴｆ２を介して出力電圧Ｖｏｕｔ３として出力される。

図６は、図５の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図６において、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、基準レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、スイッチＳＷｓｆ１がＨ側に切り替えられた状態で基準レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ１のソースに印加されることで、増幅トランジスタＴｆ１のドレインから基準レベルの出力電圧Ｖｏｕｔ２が出力される。ここで、増幅トランジスタＴｂのゲートに入力された信号は出力電圧Ｖｏｕｔ２と極性が同一となり、増幅トランジスタＴｆ１のゲートに入力された信号は出力電圧Ｖｏｕｔ２と極性が反対になる。

また、負荷トランジスタＴｅ１のゲートは電源電位ＶＤＤに接続されているため、負荷トランジスタＴｅ１は抵抗として動作し、画素ＰＣｎから信号を読み出す時は行選択トランジスタＴａがオンしているため、行選択トランジスタＴａのゲートは電源電位ＶＤＤに接続されているのと等価になり、行選択トランジスタＴａは抵抗として動作する。定電流トランジスタＴＬは、そのトランジスタサイズとゲート電圧で決まる定電流を流す動作を行う。

このため、定電流トランジスタＴＬに流れる電流は、増幅トランジスタＴｂのソース電流と増幅トランジスタＴｆ１のソース電流との和になり、増幅トランジスタＴｂのソース電流が増加すれば、増幅トランジスタＴｆ１のソース電流は減少し、増幅トランジスタＴｂのソース電流が減少すれば、増幅トランジスタＴｆ１のソース電流は増加する。このため、増幅トランジスタＴｂと増幅トランジスタＴｆ１とで差動対が構成され、カラム増幅回路３−１ｂは差動動作を行うことができる。

増幅トランジスタＴｆ１および負荷トランジスタＴｅ１のトランジスタサイズを変更することで、カラム増幅回路３−１ｂの増幅率Ａ１を１以下にしたり、１以上にしたりすることができる。例えば、負荷トランジスタＴｅ１の抵抗値を増幅トランジスタＴｆ１の抵抗値より大きくすることにより、増幅率Ａ１を大きくすることができる。

この基準レベルの信号が垂直信号線Ｖｌｉｎに出力されている時に、スイッチトランジスタＴｃｐ１のゲートにリセットパルスＰｃｐ１が入力されると、コンパレータＰＡ１の入力電圧が出力電圧でクランプされ、動作点が設定される。

その後、基準レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ１３を介してコンパレータＰＡ１に入力された状態で、基準電圧ＶＲＥＦ１として三角波が与えられ、基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦ１とが比較される。そして、基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦ１のレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ１がダウンカウントすることで、基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ１で増幅された信号の第１の基準レベルとしてアップダウンカウンタＵＤ１に保持される。

また、スイッチＳＷｓｆ２がＨ側に切り替えられた状態で基準レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ２のソースに印加されることで、増幅トランジスタＴｆ２のドレインから基準レベルの出力電圧Ｖｏｕｔ３が出力される。ここで、増幅トランジスタＴｂのゲートに入力された信号は出力電圧Ｖｏｕｔ３と極性が同一となり、増幅トランジスタＴｆ２のゲートに入力された信号は出力電圧Ｖｏｕｔ３と極性が反対になる。

また、負荷トランジスタＴｅ２のゲートは電源電位ＶＤＤに接続されているため、負荷トランジスタＴｅ２は抵抗として動作し、画素ＰＣｎから信号を読み出す時は行選択トランジスタＴａがオンしているため、行選択トランジスタＴａのゲートは電源電位ＶＤＤに接続されているのと等価になり、行選択トランジスタＴａは抵抗として動作する。

このため、定電流トランジスタＴＬに流れる電流は、増幅トランジスタＴｂのソース電流と増幅トランジスタＴｆ２のソース電流との和になり、増幅トランジスタＴｂのソース電流が増加すれば、増幅トランジスタＴｆ２のソース電流は減少し、増幅トランジスタＴｂのソース電流が減少すれば、増幅トランジスタＴｆ２のソース電流は増加する。このため、増幅トランジスタＴｂと増幅トランジスタＴｆ２とで差動対が構成され、カラム増幅回路３−２ｂは差動動作を行うことができる。

増幅トランジスタＴｆ２および負荷トランジスタＴｅ２のトランジスタサイズを変更することで、カラム増幅回路３−２ｂの増幅率Ａ２を１以下にしたり、１以上にしたりすることができる。例えば、負荷トランジスタＴｅ２の抵抗値を増幅トランジスタＴｆ２の抵抗値より大きくすることにより、増幅率Ａ２を大きくすることができる。

この基準レベルの信号が垂直信号線Ｖｌｉｎに出力されている時に、スイッチトランジスタＴｃｐ２のゲートにリセットパルスＰｃｐ２が入力されると、コンパレータＰＡ２の入力電圧が出力電圧でクランプされ、動作点が設定される。

その後、基準レベルの出力電圧Ｖｏｕｔ３がコンデンサＣ２３を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦ２として三角波が与えられ、基準レベルの出力電圧Ｖｏｕｔ３と基準電圧ＶＲＥＦ２とが比較される。そして、基準レベルの出力電圧Ｖｏｕｔ３が基準電圧ＶＲＥＦ２のレベルと一致するまで出力電圧Ｖｏｕｔ５のハイレベルが維持され、出力電圧Ｖｏｕｔ５がロウレベルに反転するまでアップダウンカウンタＵＤ２がダウンカウントすることで、基準レベルの出力電圧Ｖｏｕｔ３がデジタル値Ｄに変換され、増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤ２に保持される。

次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、信号レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ１のソースに印加されることで、増幅トランジスタＴｆ１のドレインから信号レベルの出力電圧Ｖｏｕｔ２が出力される。

その後、信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ１３を介してコンパレータＰＡ１に入力された状態で、基準電圧ＶＲＥＦ１として三角波が与えられ、信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦ１とが比較される。そして、信号レベルの出力電圧Ｖｏｕｔ２のレベルが基準電圧ＶＲＥＦ１のレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまで今度はアップダウンカウンタＵＤ１がアップカウントすることで、信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、ラインメモリＬＭ１に送られる。この結果、ラインメモリＬＭ１には、ＣＤＳにて検出された増幅率Ａ１の信号成分として、増幅率Ａ１で増幅された信号からサンプリングされた第１の信号レベルと第１の基準レベルとの差分が保持される。

また、信号レベルの出力電圧Ｖｏｕｔ３がコンデンサＣ２３を介してコンパレータＰＡ２に入力された状態で、基準電圧ＶＲＥＦ２として三角波が与えられ、信号レベルの出力電圧Ｖｏｕｔ３と基準電圧ＶＲＥＦ２とが比較される。そして、信号レベルの出力電圧Ｖｏｕｔ３のレベルが基準電圧ＶＲＥＦ２のレベルと一致するまで出力電圧Ｖｏｕｔ５のハイレベルが維持され、出力電圧Ｖｏｕｔ５がロウレベルに反転するまで今度はアップダウンカウンタＵＤ２がアップカウントすることで、信号レベルの出力電圧Ｖｏｕｔ３と基準レベルの出力電圧Ｖｏｕｔ３との差分がデジタル値Ｄに変換され、ラインメモリＬＭ２に送られる。この結果、ラインメモリＬＭ２には、ＣＤＳにて検出された増幅率Ａ２の信号成分として、増幅率Ａ２で増幅された信号からサンプリングされた第２の信号レベルと第２の基準レベルとの差分が保持される。

ここで、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２に基づいてダウンカウントした後、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２に基づいてアップカウントすることにより、信号レベルの読み出し時に基準レベルが重畳されている場合においても、その基準レベル分を相殺させることができ、ＣＤＳにて増幅率Ａ１の信号成分を効果的に検出することができる。

また、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３に基づいてダウンカウントした後、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３に基づいてアップカウントすることにより、信号レベルの読み出し時に基準レベルが重畳されている場合においても、その基準レベル分を相殺させることができ、ＣＤＳにて増幅率Ａ２の信号成分を効果的に検出することができる。

また、カラム増幅回路３−１ｂ、３−２ｂにて差動増幅回路をそれぞれ構成することにより、増幅率Ａ１、Ａ２をそれぞれ調整するためにコンデンサを用いる必要がなくなり、図２のカラム増幅回路３−１ａ、３−２ａとしてスイッチドキャパシタ型増幅回路を用いた場合に比べて面積を縮小することができる。

また、カラム増幅回路３−１ｂ、３−２ｂにて差動増幅回路をそれぞれ構成することにより、カラム増幅回路３−１ｂ、３−２ｂのバイアス電流として定電流トランジスタＴＬに流れる電流を用いることができ、増幅トランジスタＴｂおよび定電流トランジスタＴＬにて構成されるソースフォロア回路と独立にカラム増幅回路３−１ｂ、３−２ｂのバイアス電流を設定する必要がなくなることから、消費電力を低減することができる。

また、カラム増幅回路３−１ｂ、３−２ｂにて差動増幅回路をそれぞれ構成することにより、差動入力の同相成分を相殺させることが可能となり、各カラムのＳ／Ｎ比を向上させることが可能となる。

なお、増幅率Ａ２が増幅率Ａ１より大きいものとすると、増幅率Ａ１の基準レベルのサンプリング→増幅率Ａ２の基準レベルのサンプリング→増幅率Ａ２の信号レベルのサンプリング→増幅率Ａ１の信号レベルのサンプリングという順序で行い、増幅率Ａ２の基準レベルのサンプリングと増幅率Ａ２の信号レベルのサンプリングとは連続して行うことが好ましい。

これにより、増幅率Ａ１の基準レベルのサンプリング→増幅率Ａ２の基準レベルのサンプリング→増幅率Ａ１の信号レベルのサンプリング→増幅率Ａ２の信号レベルのサンプリングという順序で行った場合に比べて、信号レベルの小さな信号についてのデジタルＣＤＳ時間ＴＤを短くすることができる。このため、信号レベルの小さな信号についての１／ｆノイズやＲＴＳノイズを減少させることができ、画質を向上させることができる。

（第４実施形態）
図７は、本発明の第４実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図７において、この固体撮像装置では、図１のカラム増幅回路３−１、３−２、サンプルホールド信号変換回路４−１、４−２、カラム走査回路７−１、７−２およびＤＡコンバータ９−１、９−２の代わりにカラム増幅回路３、サンプルホールド信号変換回路４、カラム走査回路７およびＤＡコンバータ９が設けられている。また、この固体撮像装置には、各画素ＰＣｎの信号成分に対する黒レベルを調整する減算器１３を設けるようにしてもよい。

カラム増幅回路３は、各画素ＰＣから読み出された信号を増幅率Ａ１、Ａ２を切り替えてカラムごとに増幅することができる。サンプルホールド信号変換回路４は、増幅率Ａ１、Ａ２で増幅された各画素ＰＣの信号成分をＣＤＳにて検出することができる。カラム走査回路７は、サンプルホールド信号変換回路４のラインメモリ６−１、６−２で保存したした信号を読み出すために水平方向に走査することができる。ＤＡコンバータ９は、サンプルホールド信号変換回路４に基準電圧ＶＲＥＦを出力することができる。

なお、サンプルホールド信号変換回路４は、増幅率Ａ１で増幅された各画素ＰＣの信号から第１の基準レベルおよび第１の信号レベルをサンプリングし、各画素ＰＣの信号成分を相関２重サンプリングにて検出することができる。また、サンプルホールド信号変換回路４は、増幅率Ａ２で増幅された各画素ＰＣの信号から第２の基準レベルおよび第２の信号レベルをサンプリングし、各画素ＰＣの信号成分を相関２重サンプリングにて検出することができる。

また、サンプルホールド信号変換回路４には、増幅率Ａ１、Ａ２で増幅された画素ＰＣからの読み出し信号と基準電圧ＶＲＥＦとの比較結果に基づいてアップカウウントおよびダウンカウントを行うことでＣＤＳの基準レベルと信号レベルとの差分を算出するカラムＡＤＣ回路５、増幅率Ａ１で増幅された信号についてのカラムＡＤＣ回路５のカウント値を水平画素分だけ記憶するラインメモリ６−１、増幅率Ａ２で増幅された信号についてのカラムＡＤＣ回路５のカウント値を水平画素分だけ記憶するラインメモリ６−２が設けられている。

そして、行走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラム増幅回路３に伝送される。そして、画素ＰＣから読み出された信号がカラム増幅回路３にて増幅率Ａ１、Ａ２で増幅された後、サンプルホールド信号変換回路４に送られる。

そして、サンプルホールド信号変換回路４において、増幅率Ａ１で増幅された各画素ＰＣの信号から第１の基準レベルおよび第１の信号レベルがサンプリングされ、第１の信号レベルと第１の基準レベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｖｏｕｔ６として出力される。

また、サンプルホールド信号変換回路４において、増幅率Ａ２で増幅された各画素ＰＣの信号から第２の基準レベルおよび第２の信号レベルがサンプリングされ、第２の信号レベルと第２の基準レベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｖｏｕｔ７として出力される。

ここで、カラムＡＤＣ回路５では、増幅率Ａ１で増幅された各画素ＰＣの信号からサンプリングされた第１の基準レベルが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウント動作が行われた後、今度は増幅率Ａ１で増幅された各画素ＰＣの信号からサンプリングされた第１の信号レベルが基準電圧ＶＲＥＦのレベルと一致するまでアップカウント動作が行われることで、ＣＤＳにて検出される増幅率Ａ１の信号成分がデジタル値に変換され、水平画素分だけラインメモリ６−１に保持される。

また、カラムＡＤＣ回路５では、増幅率Ａ２で増幅された各画素ＰＣの信号からサンプリングされた第２の基準レベルが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウント動作が行われた後、今度は増幅率Ａ２で増幅された各画素ＰＣの信号からサンプリングされた第２の信号レベルが基準電圧ＶＲＥＦのレベルと一致するまでアップカウント動作が行われることで、ＣＤＳにて検出される増幅率Ａ２の信号成分がデジタル値に変換され、水平画素分だけラインメモリ６−２に保持される。

また、減算器１３において、必要に応じて出力信号Ｖｏｕｔ６から黒レベルＳＢが減算されることで、出力信号Ｖｏｕｔ６の黒レベルが調整され、乗算器１０に出力される。

ここで、サンプルホールド信号変換回路４にて増幅率Ａ１、Ａ２ごとに基準レベルをサンプリングさせることにより、増幅率Ａ１、Ａ２が切り替えられる場合においても、ＣＤＳにてノイズを効果的に抑圧させることができる。

また、カラム増幅回路３にて増幅率Ａ１、Ａ２を切り替えられるようにすることにより、図１のカラム増幅回路３−１、３−２およびサンプルホールド信号変換回路４−１、４−２を増幅率Ａ１、Ａ２ごとに設ける必要がなくなり、回路規模の増大を抑制することができる。

（第５実施形態）
図８は、本発明の第５実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図８において、この固体撮像装置では、図２のカラム増幅回路３−１ａ、３−２ａおよびサンプルホールド信号変換回路４−１ａ、４−２ａの代わりにカラム増幅回路３ａおよびサンプルホールド信号変換回路４ａが設けられている。

カラム増幅回路３ａには、コンデンサＣ１、Ｃ２−１、Ｃ２−２、Ｃ３、オペアンプＯＰ、インバータＶ４およびスイッチトランジスタＴｓｃ１−１、Ｔｓｃ２−１がカラムごとに設けられている。そして、オペアンプＯＰの入力端子にはコンデンサＣ１を介して垂直信号線Ｖｌｉｎが接続され、オペアンプＯＰの入力端子と出力端子との間にはコンデンサＣ２−１が接続されている。また、コンデンサＣ２−１にはスイッチトランジスタＴｓｃ１−１が並列に接続されている。また、コンデンサＣ２−１にはスイッチトランジスタＴｓｃ２−１とコンデンサＣ２−２との直列回路が並列に接続されている。また、スイッチトランジスタＴｓｃ１−１のゲートには、リセットパルスＰｓｃが入力され、スイッチトランジスタＴｓｃ２−１のゲートには、インバータＶ４を介して切替信号ＳＥＴ−Ａが入力される。

なお、カラム増幅回路３ａでは、スイッチトランジスタＴｓｃ２−１をオン／オフすることで増幅率Ａ１、Ａ２を切り替えることができる。例えば、スイッチトランジスタＴｓｃ２−１をオンした場合、カラム増幅回路３ａの増幅率Ａ１はＣ_１／（Ｃ_２−１＋Ｃ_２−２）で与えられる。また、スイッチトランジスタＴｓｃ２−１をオフした場合、カラム増幅回路３ａの増幅率Ａ２はＣ_１／Ｃ_２−１で与えられる。ただし、コンデンサＣ１の容量値をＣ_１、コンデンサＣ２−１の容量値をＣ_２−１、コンデンサＣ２−２の容量値をＣ_２−２とした。

サンプルホールド信号変換回路４ａには、コンパレータＰＡ、スイッチトランジスタＴｃｐ、インバータＶ、スイッチＳＷ１、アップダウンカウンタＵＤ１、ＵＤ２およびラインメモリＬＭ１、ＬＭ２がカラムごとに設けられている。

そして、コンパレータＰＡの反転入力端子にはコンデンサＣ３を介してオペアンプＯＰの出力端子が接続され、コンパレータＰＡの非反転入力端子には基準電圧ＶＲＥＦが入力される。コンパレータＰＡの反転入力端子と出力端子との間にはスイッチトランジスタＴｃｐが接続されている。コンパレータＰＡの出力端子はインバータＶを介してスイッチＳＷ１に接続され、スイッチＳＷ１のＬ側はアップダウンカウンタＵＤ１に接続され、スイッチＳＷ１のＨ側はアップダウンカウンタＵＤ２に接続されている。

図９は、図８の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図９において、切替信号ＳＥＴ−Ａがロウレベルに設定されている場合、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。また、切替信号ＳＥＴ−Ａがロウレベルに設定されている場合、スイッチＳＷ１がＬ側に切り替えられる。

そして、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣｎの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、基準レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｓｃがスイッチトランジスタＴｓｃ１−１のゲートに印加されると、オペアンプＯＰの入力電圧が出力電圧でクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎとの電圧の差分は、コンデンサＣ１に保持され、オペアンプＯＰの入力電圧がゼロ設定される。

また、基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｃｐがスイッチトランジスタＴｃｐのゲートに印加されると、コンパレータＰＡの反転入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、オペアンプＯＰからの出力電圧Ｖｏｕｔ２との電圧の差分は、コンデンサＣ３に保持され、コンパレータＰＡの入力電圧がゼロ設定される。

スイッチトランジスタＴｓｃ１−１がオフした後、オペアンプＯＰの入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ２−１、Ｃ２−２から電圧がフィードバックされる。この結果、入力で変化した電圧がオペアンプＯＰからは増幅率Ａ１で反転増幅された出力電圧Ｖｏｕｔ２が出力され、コンデンサＣ３を介してコンパレータＰＡの反転入力端子に印加される。

スイッチトランジスタＴｃｐがオフした後、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４としてスイッチＳＷ１を介してアップダウンカウンタＵＤ１に入力される。

そして、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ１がダウンカウントすることで、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ１で増幅された信号の第１の基準レベルとしてアップダウンカウンタＵＤ１に保持される。

次に、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでロウレベルになり、スイッチトランジスタＴｓｃ２−１がオフされることで、カラム増幅回路３ａの増幅率はＡ２に設定される。また、切替信号ＳＥＴ−Ａがハイレベルに設定されている場合、スイッチＳＷ１がＨ側に切り替えられる。

そして、切替信号ＳＥＴ−Ａがハイレベルに遷移した後、オペアンプＯＰの入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ２−１から電圧がフィードバックされる。この結果、入力で変化した電圧がオペアンプＯＰからは増幅率Ａ２で反転増幅された基準レベルの出力電圧Ｖｏｕｔ２が出力され、コンデンサＣ３を介してコンパレータＰＡの反転入力端子に印加される。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４としてスイッチＳＷ１を介してアップダウンカウンタＵＤ２に入力される。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ２がダウンカウントすることで、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤ２に保持される。

次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、信号レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、信号レベルの出力電圧Ｖｏｕｔ１がコンデンサＣ１を介してオペアンプＯＰの入力端子に印加されることで、オペアンプＯＰの入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ２−１から電圧がフィードバックされる。この結果、オペアンプＯＰからは増幅率Ａ２で反転増幅された信号レベルの出力電圧Ｖｏｕｔ２が出力され、コンデンサＣ３を介してコンパレータＰＡの反転入力端子に印加される。

そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４としてスイッチＳＷ１を介してアップダウンカウンタＵＤ２に入力される。

そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまで今度はアップダウンカウンタＵＤ２がアップカウントすることで、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、ラインメモリＬＭ２に送られる。この結果、ラインメモリＬＭ２には、ＣＤＳにて検出された増幅率Ａ２の信号成分として、増幅率Ａ２で増幅された信号からサンプリングされた第２の信号レベルと第２の基準レベルとの差分が保持される。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。また、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、スイッチＳＷ１がＬ側に切り替えられる。

そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４としてスイッチＳＷ１を介してアップダウンカウンタＵＤ１に入力される。

そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまで今度はアップダウンカウンタＵＤ１がアップカウントすることで、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、ラインメモリＬＭ１に送られる。この結果、ラインメモリＬＭ１には、ＣＤＳにて検出された増幅率Ａ１の信号成分として、増幅率Ａ１で増幅された信号からサンプリングされた第１の信号レベルと第１の基準レベルとの差分が保持される。

ここで、画素ＰＣｎから読み出された信号の増幅率の切替前に第１の基準レベルと第１の信号レベルをサンプリングし、画素ＰＣｎから読み出された信号の増幅率の切替後に第２の基準レベルと第２の信号レベルをサンプリングすることにより、画素ＰＣｎから読み出された信号の増幅率が切り替えられた場合においても、その増幅率に応じた基準レベル分を相殺させることができ、ＣＤＳによるノイズの抑圧効果を増大させることができる。

なお、この第５実施形態では、増幅率Ａ１の信号成分および増幅率Ａ２の信号成分の双方とも黒レベルがキャンセルされるため、図７の減算器１３による黒レベルの調整は不要である。

（第６実施形態）
図１０は、本発明の第６実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図１０において、この固体撮像装置では、図８のカラム増幅回路３ａおよびサンプルホールド信号変換回路４ａの代わりにカラム増幅回路３ｂおよびサンプルホールド信号変換回路４ｂが設けられている。

カラム増幅回路３ｂには、カラム増幅回路３−１ｂ´、３−２ｂ´、スイッチＳＷ２およびインバータＶ３が設けられている。ここで、カラム増幅回路３−１ｂ´の増幅率はＡ１に設定され、カラム増幅回路３ｂ−２´の増幅率はＡ２に設定されている。

カラム増幅回路３−１ｂ´には、増幅トランジスタＴｆ１および負荷トランジスタＴｅ１がカラムごとに設けられている。増幅トランジスタＴｆ１のソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｆ１のドレインは、負荷トランジスタＴｅ１のソースに接続されている。増幅トランジスタＴｆ１のゲートは、コンデンサＣ３１を介して接地されるとともに、スイッチトランジスタＴｃｐ１１を介してコンパレータＰＡ３の出力端子に接続されている。負荷トランジスタＴｅ１のドレインは、電源電位ＶＤＤに接続され、負荷トランジスタＴｅ１のゲートは、スイッチＳＷｓｆ１に接続されている。

カラム増幅回路３−２ｂ´には、増幅トランジスタＴｆ２および負荷トランジスタＴｅ２がカラムごとに設けられている。増幅トランジスタＴｆ２のソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｆ２のドレインは、負荷トランジスタＴｅ２のソースに接続されている。増幅トランジスタＴｆ２のゲートは、コンデンサＣ３２を介して接地されるとともに、スイッチトランジスタＴｃｐ１２を介してコンパレータＰＡ３の出力端子に接続されている。負荷トランジスタＴｅ２のドレインは、電源電位ＶＤＤに接続され、負荷トランジスタＴｅ２のゲートは、スイッチＳＷｓｆ２に接続されている。

また、スイッチＳＷｓｆ１は切替信号ＳＥＴ−ＡをインバータＶ３にて反転させた信号にて切り替えられ、スイッチＳＷｓｆ２は切替信号ＳＥＴ−Ａにて切り替えられる。スイッチＳＷ２のＬ側は増幅トランジスタＴｆ１のドレインに接続され、スイッチＳＷ２のＨ側は増幅トランジスタＴｆ２のドレインに接続されている。スイッチトランジスタＴｃｐ１１のゲートにはリセットパルスＰｃｐ１が入力され、スイッチトランジスタＴｃｐ１２のゲートにはリセットパルスＰｃｐ２が入力される。

サンプルホールド信号変換回路４ｂには、図８のサンプルホールド信号変換回路４ａのコンパレータＰＡ、スイッチトランジスタＴｃｐおよびインバータＶの代わりにコンパレータＰＡ３が設けられている。

ここで、コンパレータＰＡ３の非反転入力端子はスイッチＳＷ２に接続され、コンパレータＰＡ３の反転入力端子には基準電圧ＶＲＥＦが入力され、コンパレータＰＡ３の出力端子はスイッチＳＷ１に接続されている。

図１１は、図１０の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図１１において、切替信号ＳＥＴ−Ａがロウレベルに設定されている場合、スイッチＳＷｓｆ２がＬ側に切り替えられるとともに、切替信号ＳＥＴ−ＡはインバータＶ３にて反転されることでハイレベルになり、スイッチＳＷｓｆ１がＨ側に切り替えられる。また、切替信号ＳＥＴ−Ａがロウレベルに設定されている場合、スイッチＳＷ１、ＳＷ２がＬ側に切り替えられる。

そして、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、基準レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、スイッチＳＷｓｆ１がＨ側に切り替えられた状態で基準レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ１のソースに印加されることで、増幅トランジスタＴｆ１のドレインから増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２が出力される。

この基準レベルの信号が垂直信号線Ｖｌｉｎに出力されている時に、スイッチトランジスタＴｃｐ１１のゲートにリセットパルスＰｃｐ１が入力されると、コンパレータＰＡ３の出力電圧Ｖｏｕｔ４がコンデンサＣ３１に保持され、増幅トランジスタＴｆ１のゲートに印加されることでバイアス電圧が与えられる。

次に、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、スイッチＳＷｓｆ２がＨ側に切り替えられるとともに、切替信号ＳＥＴ−ＡはインバータＶ３にて反転されることでロウレベルになり、スイッチＳＷｓｆ１がＬ側に切り替えられる。また、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、スイッチＳＷ１、ＳＷ２がＨ側に切り替えられる。

そして、スイッチＳＷｓｆ２がＨ側に切り替えられた状態で基準レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ２のソースに印加されることで、増幅トランジスタＴｆ２のドレインから増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３が出力される。

この基準レベルの信号が垂直信号線Ｖｌｉｎに出力されている時に、スイッチトランジスタＴｃｐ１２のゲートにリセットパルスＰｃｐ２が入力されると、コンパレータＰＡ３の出力電圧Ｖｏｕｔ４がコンデンサＣ３２に保持され、増幅トランジスタＴｆ２のゲートに印加されることでバイアス電圧が与えられる。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、スイッチＳＷｓｆ２がＬ側に切り替えられるとともに、切替信号ＳＥＴ−ＡはインバータＶ３にて反転されることでハイレベルになり、スイッチＳＷｓｆ１がＨ側に切り替えられる。また、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、スイッチＳＷ１、ＳＷ２がＬ側に切り替えられる。

その後、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２がスイッチＳＷ２を介してコンパレータＰＡ３に入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ１がダウンカウントすることで、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ１で増幅された信号の第１の基準レベルとしてアップダウンカウンタＵＤ１に保持される。

次に、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、スイッチＳＷｓｆ２がＨ側に切り替えられるとともに、切替信号ＳＥＴ−ＡはインバータＶ３にて反転されることでロウレベルになり、スイッチＳＷｓｆ１がＬ側に切り替えられる。また、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、スイッチＳＷ１、ＳＷ２がＨ側に切り替えられる。

その後、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３がスイッチＳＷ２を介してコンパレータＰＡ３に入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３と基準電圧ＶＲＥＦとが比較される。そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ２がダウンカウントすることで、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３がデジタル値Ｄに変換され、増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤ２に保持される。

次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、信号レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、信号レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ１のソースに印加されることで、増幅トランジスタＴｆ１のドレインから増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が出力される。

その後、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３がスイッチＳＷ２を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３と基準電圧ＶＲＥＦとが比較される。そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３のレベルが基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまで今度はアップダウンカウンタＵＤ２がアップカウントすることで、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３と基準レベルの出力電圧Ｖｏｕｔ３との差分がデジタル値Ｄに変換され、ラインメモリＬＭ２に送られる。この結果、ラインメモリＬＭ２には、ＣＤＳにて検出された増幅率Ａ２の信号成分として、増幅率Ａ２で増幅された信号からサンプリングされた第２の信号レベルと第２の基準レベルとの差分が保持される。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、スイッチＳＷｓｆ２がＬ側に切り替えられるとともに、切替信号ＳＥＴ−ＡはインバータＶ３にて反転されることでハイレベルになり、スイッチＳＷｓｆ１がＨ側に切り替えられる。また、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、スイッチＳＷ１、ＳＷ２がＬ側に切り替えられる。

その後、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がスイッチＳＷ２を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２のレベルが基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまで今度はアップダウンカウンタＵＤ１がアップカウントすることで、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、ラインメモリＬＭ１に送られる。この結果、ラインメモリＬＭ１には、ＣＤＳにて検出された増幅率Ａ１の信号成分として、増幅率Ａ１で増幅された信号からサンプリングされた第１の信号レベルと第１の基準レベルとの差分が保持される。

ここで、画素ＰＣｎから読み出された信号の増幅率A1の第１の基準レベルと第１の信号レベルをサンプリングし、画素ＰＣｎから読み出された信号の増幅率A2の第２の基準レベルと第２の信号レベルをサンプリングすることにより、画素ＰＣｎから読み出された信号の増幅率が切り替えられた場合においても、その増幅率に応じた基準レベル分を相殺させることができ、ＣＤＳによるノイズの抑圧効果を増大させることができる。

なお、この第６実施形態では、増幅率Ａ１の信号成分および増幅率Ａ２の信号成分の双方とも黒レベルがキャンセルされるため、図７の減算器１３による黒レベルの調整は不要である。

（第７実施形態）
図１２は、本発明の第７実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図１２において、この固体撮像装置では、図８のサンプルホールド信号変換回路４ａの代わりにサンプルホールド信号変換回路４ｃが設けられている。

ここで、サンプルホールド信号変換回路４ｃには、図８のスイッチＳＷ１、アップダウンカウンタＵＤ１、ＵＤ２およびラインメモリＬＭ１、ＬＭ２の代わりにアップダウンカウンタＵＤおよびラインメモリＬＭ１１、ＬＭ１２が設けられている。

図１３は、図１２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図１３において、切替信号ＳＥＴ−Ａがハイレベルに設定されている場合、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでロウレベルになり、スイッチトランジスタＴｓｃ２−１がオフされることで、カラム増幅回路３ａの増幅率はＡ２に設定される。

そして、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣｎの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、基準レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｓｃがスイッチトランジスタＴｓｃ１−１のゲートに印加されると、オペアンプＯＰの入力電圧が出力電圧でクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎとの電圧の差分は、コンデンサＣ１に保持され、オペアンプＯＰの入力電圧がゼロ設定される。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。

そして、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｃｐがスイッチトランジスタＴｃｐのゲートに印加されると、コンパレータＰＡの反転入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、オペアンプＯＰからの出力電圧Ｖｏｕｔ２との電圧の差分は、コンデンサＣ３に保持され、コンパレータＰＡの入力電圧がゼロ設定される。この時、コンデンサC1とC3には、アナログCDS動作時の基準レベルが保持される

次に、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでロウレベルになり、スイッチトランジスタＴｓｃ２−１がオフされることで、カラム増幅回路３ａの増幅率はＡ２に設定される。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４としてアップダウンカウンタＵＤに入力される。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤがダウンカウントすることで、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤに保持される。

次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、信号レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、信号レベルの出力電圧Ｖｏｕｔ１がコンデンサＣ１を介してオペアンプＯＰの入力端子に印加されることで、オペアンプＯＰの入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ２−１から電圧がフィードバックされる。この結果、オペアンプＯＰからは増幅率Ａ２で反転増幅された信号レベルの出力電圧Ｖｏｕｔ２が出力され、コンデンサＣ３を介してコンパレータＰＡの反転入力端子に印加される。

そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４としてアップダウンカウンタＵＤに入力される。

そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまで今度はアップダウンカウンタＵＤがアップカウントすることで、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、ラインメモリＬＭ１２に送られる。この結果、ラインメモリＬＭ１２には、ＣＤＳにて検出された増幅率Ａ２の信号成分として、増幅率Ａ２で増幅された信号からサンプリングされた第２の信号レベルと第２の基準レベルとの差分が保持される。ＣＤＳにて検出された増幅率Ａ２の信号成分がラインメモリＬＭ１２に保持されると、アップダウンカウンタＵＤはリセットされる。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。

そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４としてアップダウンカウンタＵＤに入力される。

そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤがアップカウントすることで、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、ラインメモリＬＭ１１に送られる。この結果、ラインメモリＬＭ１１には、第１の信号レベルとコンデンサC1とC3に保存した第１の基準レベルとのアナログCDS処理された差分が保持される。

ここで、画素ＰＣｎから読み出された信号の増幅率A1の第１の基準レベルと第１の信号レベルをサンプリングし、画素ＰＣｎから読み出された信号の増幅率A2の第２の基準レベルと第２の信号レベルをサンプリングすることにより、画素ＰＣｎから読み出された信号の増幅率が切り替えられた場合においても、その増幅率に応じた基準レベル分を相殺させることができ、ＣＤＳによるノイズの抑圧効果を増大させることができる。

また、第１の基準レベルのサンプリングの際にアップダウンカウンタＵＤによるカウント動作を停止させることで、アップダウンカウンタＵＤの個数を削減することができ、回路規模を低減することができる。

また、この第７実施形態では、増幅率Ａ１の信号成分の黒レベルと増幅率Ａ２の信号成分の黒レベルとを一致させるため、図７の減算器１３による黒レベルの調整を行うことが好ましい。

なお、信号レベルが小さい時（増幅率＝Ａ２）には、垂直信号線Ｖｌｉｎごとに配置されたコンパレータＰＡのしきい値Ｖｔｈのばらつきや、スイッチトランジスタＴｃｐのオフ時のカップリング変動によってコンパレータＰＡの出力がばらつくため、縦筋状のノイズが発生する。

この縦たて筋ノイズを抑圧するために、基準レベルをデジタル的にダウンカウントで取り込み、信号レベルをアップカウントで取り込むことで、この縦筋状のノイズをキャンセルすることができる。この時の黒レベルは０レベルとなる。この処理は、基準レベルのノイズ（変動）をアップダウンカウンタＵＤでデジタル的に保存することでノイズ抑圧しているためデジタルＣＤＳ動作と呼ぶ。

一方、信号レベルが大きい時（増幅率＝Ａ１）には、基準レベルはコンデンサＣ１とC３に保持される。この基準レベルには、フローティングディフュージョンＦＤをリセットした時のリセットノイズやカラム増幅回路３ａの出力の変動などが含まれる。この時の基準電圧ＶＲＥＦの基準レベルは６４レベルになるように設定することができる。

次に、フォトダイオードＰＤから信号電荷を読み出すと、フローティングディフュージョンＦＤで電圧に変換することで、信号レベルが変化する。カラム増幅回路３ａの出力Ｖｏｕｔ２も同様に変化する。その変化分を信号レベルとしてＡＤ変換する。その結果、基準レベルのノイズを抑圧した信号成分のみを得ることができる。この処理は、基準レベルのノイズ（変動）をコンデンサC1とＣ３にアナログ的に保存することでノイズ抑圧しているためアナログＣＤＳ動作と呼ぶ。この動作では、黒レベルは６４レベルとなる。

信号レベルが大きい時（増幅率＝Ａ１）には、ノイズが多少増加しても画像に表れない。よって、信号レベルが大きい時にはアナログＣＤＳ動作のみとすることで、ＡＤ変換の動作時間を短くすることができ、高速動作を実現することができる。

信号レベルが大きい時にアナログＣＤＳ動作を行い、信号レベルが小さい時にデジタルＣＤＳ動作を行った場合、出力信号Ｖｏｕｔ６、Ｖｏｕｔ７間の黒レベルを合わせるために、図７の黒レベルＳＢを６４レベルとすることで、出力信号Ｖｏｕｔ６から６４レベルを減算することができる。

（第８実施形態）
図１４は、本発明の第８実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図１４において、この固体撮像装置では、図１０のサンプルホールド信号変換回路４ｂの代わりにサンプルホールド信号変換回路４ｄが設けられている。

ここで、サンプルホールド信号変換回路４ｄには、図１０のスイッチＳＷ１、アップダウンカウンタＵＤ１、ＵＤ２およびラインメモリＬＭ１、ＬＭ２の代わりにアップダウンカウンタＵＤおよびラインメモリＬＭ１１、ＬＭ１２が設けられている。

図１５は、図１４の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図１５において、切替信号ＳＥＴ−Ａがロウレベルに設定されている場合、スイッチＳＷｓｆ２がＬ側に切り替えられるとともに、切替信号ＳＥＴ−ＡはインバータＶ３にて反転されることでハイレベルになり、スイッチＳＷｓｆ１がＨ側に切り替えられる。また、切替信号ＳＥＴ−Ａがロウレベルに設定されている場合、スイッチＳＷ２がＬ側に切り替えられる。

そして、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、基準レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、スイッチＳＷｓｆ１がＨ側に切り替えられた状態で基準レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ１のソースに印加されることで、増幅トランジスタＴｆ１のドレインから増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２が出力される。

この基準レベルの信号が垂直信号線Ｖｌｉｎに出力されている時に、スイッチトランジスタＴｃｐ１１のゲートにリセットパルスＰｃｐ１が入力されると、コンパレータＰＡ３の出力電圧Ｖｏｕｔ４がコンデンサＣ３１に保持され、増幅トランジスタＴｆ１のゲートに印加されることでバイアス電圧が与えられる。

そして、スイッチトランジスタＴｃｐ１１がオフされることで、コンパレータＰＡ３の出力電圧Ｖｏｕｔ４が増幅率Ａ１で増幅された信号の第１の基準レベルとしてコンデンサＣ３１に取り込まれる。ここで、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２が出力されている場合、基準電圧ＶＲＥＦが一定値に維持されている。アップダウンカウンタＵＤはリセットした状態になっている。

次に、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、スイッチＳＷｓｆ２がＨ側に切り替えられるとともに、切替信号ＳＥＴ−ＡはインバータＶ３にて反転されることでロウレベルになり、スイッチＳＷｓｆ１がＬ側に切り替えられる。また、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、スイッチＳＷ２がＨ側に切り替えられる。

そして、スイッチＳＷｓｆ２がＨ側に切り替えられた状態で基準レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ２のソースに印加されることで、増幅トランジスタＴｆ２のドレインから増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３が出力される。

この基準レベルの信号が垂直信号線Ｖｌｉｎに出力されている時に、スイッチトランジスタＴｃｐ１２のゲートにリセットパルスＰｃｐ２が入力されると、コンパレータＰＡ３の出力電圧Ｖｏｕｔ４がコンデンサＣ３２に保持され、増幅トランジスタＴｆ２のゲートに印加されることでバイアス電圧が与えられる。

その後、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３がスイッチＳＷ２を介してコンパレータＰＡ３に入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３と基準電圧ＶＲＥＦとが比較される。そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤがダウンカウントすることで、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ３がデジタル値Ｄに変換され、増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤに保持される。

次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、信号レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、信号レベルの出力電圧Ｖｏｕｔ１が増幅トランジスタＴｆ２のソースに印加されることで、増幅トランジスタＴｆ２のドレインから増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３が出力される。

その後、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３がスイッチＳＷ２を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３と基準電圧ＶＲＥＦとが比較される。そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３のレベルが基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまで今度はアップダウンカウンタＵＤがアップカウントすることで、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ３と基準レベルの出力電圧Ｖｏｕｔ３との差分がデジタル値Ｄに変換され、ラインメモリＬＭ１２に送られる。この結果、ラインメモリＬＭ１２には、ＣＤＳにて検出された増幅率Ａ２の信号成分として、増幅率Ａ２で増幅された信号からサンプリングされた第２の信号レベルと第２の基準レベルとの差分が保持される。ＣＤＳにて検出された増幅率Ａ２の信号成分がラインメモリＬＭ１２に保持されると、アップダウンカウンタＵＤはリセットされる。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、スイッチＳＷｓｆ２がＬ側に切り替えられるとともに、切替信号ＳＥＴ−ＡはインバータＶ３にて反転されることでハイレベルになり、スイッチＳＷｓｆ１がＨ側に切り替えられる。また、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、スイッチＳＷ２がＬ側に切り替えられる。

その後、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がスイッチＳＷ２を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２のレベルが基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤがアップカウントすることで、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、ラインメモリＬＭ１１に送られる。この結果、ラインメモリＬＭ１１には、第１の信号レベルとコンデンサC1とC3に保存した第１の基準レベルとのアナログCDS処理された差分が保持される。

ここで、画素ＰＣｎから読み出された信号の増幅率A1の第１の基準レベルと第１の信号レベルをサンプリングし、画素ＰＣｎから読み出された信号の増幅率A2の第２の基準レベルと第２の信号レベルをサンプリングすることにより、画素ＰＣｎから読み出された信号の増幅率が切り替えられた場合においても、その増幅率に応じた基準レベル分を相殺させることができ、ＣＤＳによるノイズの抑圧効果を増大させることができる。

また、第１の基準レベルのサンプリングの際にアップダウンカウンタＵＤによるカウント動作を停止させることで、アップダウンカウンタＵＤの個数を削減することができ、回路規模を低減することができる。

また、この第８実施形態では、増幅率Ａ１の信号成分の黒レベルと増幅率Ａ２の信号成分の黒レベルとを一致させるため、図７の減算器１３による黒レベルの調整を行うことが好ましい。

（第９実施形態）
図１６は、本発明の第９実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１６において、この固体撮像装置では、図７のサンプルホールド信号変換回路４の代わりにサンプルホールド信号変換回路３１が設けられている。また、図７の乗算器１０、コンパレータ１１、スイッチ１２および減算器１３の代わりに乗算器３５およびスイッチ３６が設けられている。

サンプルホールド信号変換回路３１は、増幅率Ａ１で増幅された信号から第１の基準レベルをサンプリングし、増幅率Ａ２で増幅された信号から第２の基準レベルした後、各画素ＰＣから読み出された信号の信号レベルに基づいて増幅率Ａ１または増幅率Ａ２で増幅された信号から信号レベルをサンプリングすることにより、各画素ＰＣの信号成分を相関２重サンプリングにて検出することができる。

ここで、サンプルホールド信号変換回路３１には、増幅率Ａ１、Ａ２で増幅された画素ＰＣからの読み出し信号と基準電圧ＶＲＥＦとの比較結果に基づいてアップカウウントおよびダウンカウントを行うことでＣＤＳの基準レベルと信号レベルとの差分を算出するカラムＡＤＣ回路３２、増幅率Ａ１または増幅率Ａ２で増幅された信号についてのカラムＡＤＣ回路５のカウント値を水平画素分だけ記憶するラインメモリ３３、各画素ＰＣからの読み出し信号が増幅率Ａ１または増幅率Ａ２のどちらで増幅されるかを選択するゲイン選択部３４が設けられている。

また、乗算器３５は、サンプルホールド信号変換回路３１からの出力信号Ｖｏｕｔ１１に増幅率Ａ２を乗算することができる。スイッチ３６は、ゲイン選択部３４による選択結果に基づいて出力信号Ｖｏｕｔ８をＬ側またＨ側に切り替えることができる。

そして、行走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラム増幅回路３に伝送される。そして、画素ＰＣから読み出された信号がカラム増幅回路３にて増幅率Ａ１、Ａ２で増幅された後、サンプルホールド信号変換回路３１に送られる。

そして、サンプルホールド信号変換回路３１において、増幅率Ａ１で増幅された各画素ＰＣの信号から第１の基準レベルがサンプリングされるとともに、増幅率Ａ２で増幅された各画素ＰＣの信号から第２の基準レベルがサンプリングされる。そして、各画素ＰＣから読み出された信号の信号レベルに基づいて、その信号レベルが増幅率Ａ１、Ａ２のどちらで増幅されるかが判定され、その判定結果に基づいて第１の信号レベルと第１の基準レベルとの差分または第２の信号レベルと第２の基準レベルとの差分がとられ、出力信号Ｖｏｕｔ１１として出力される。

ここで、カラムＡＤＣ回路３２では、増幅率Ａ１で増幅された各画素ＰＣの信号からサンプリングされた第１の基準レベルが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウント動作が行われ、その第１の基準レベルについてのカウント値が保持される。また、カラムＡＤＣ回路３２では、増幅率Ａ２で増幅された各画素ＰＣの信号からサンプリングされた第２の基準レベルが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウント動作が行われ、その第２の基準レベルについてのカウント値が保持される。

そして、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ１が選択された場合、第１の基準レベルについてのカウント値に対して今度は増幅率Ａ１で増幅された各画素ＰＣの信号からサンプリングされた第１の信号レベルが基準電圧ＶＲＥＦのレベルと一致するまでアップカウント動作が行われることで、ＣＤＳにて検出される増幅率Ａ１の信号成分がデジタル値に変換され、水平画素分だけラインメモリ３３に保持される。

一方、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ２が選択された場合、第２の基準レベルについてのカウント値に対して今度は増幅率Ａ２で増幅された各画素ＰＣの信号からサンプリングされた第２の信号レベルが基準電圧ＶＲＥＦのレベルと一致するまでアップカウント動作が行われることで、ＣＤＳにて検出される増幅率Ａ２の信号成分がデジタル値に変換され、水平画素分だけラインメモリ３３に保持される。

そして、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ２が選択された場合、スイッチ３６がＨ側に切り替えられ、出力信号Ｖｏｕｔ１１が出力信号Ｖｏｕｔ８としてそのまま出力される。

一方、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ１が選択された場合、スイッチ３６がＬ側に切り替えられる。そして、乗算器３５において、サンプルホールド信号変換回路３１からの出力信号Ｖｏｕｔ１１に増幅率Ａ２が乗算されることにより、増幅率Ａ１で増幅された出力信号Ｖｏｕｔ１１が光量に対して線形化され、増幅率Ａ２が乗算された出力信号Ｖｏｕｔ１１が出力信号Ｖｏｕｔ８として出力される。

ここで、サンプルホールド信号変換回路３１にて増幅率Ａ１、Ａ２ごとに基準レベルをサンプリングさせることにより、増幅率Ａ１、Ａ２が切り替えられる場合においても、ＣＤＳにてノイズを効果的に抑圧させることができる。

また、各画素ＰＣから読み出された信号の信号レベルに基づいて増幅率Ａ１または増幅率Ａ２で増幅された信号から信号レベルをサンプリングすることにより、増幅率Ａ１、Ａ２ごとに信号レベルを同時に保持させる必要がなくなり、ラインメモリ３３を増幅率Ａ１、Ａ２ごとに別個に設ける必要がなくなることから、回路規模の増大を抑制することができる。

（第１０実施形態）
図１７は、本発明の第１０実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図１７において、この固体撮像装置では、図８のサンプルホールド信号変換回路４ａの代わりにサンプルホールド信号変換回路３１ａおよびフリップフロップＦ１が設けられている。

ここで、サンプルホールド信号変換回路３１ａには、コンパレータＰＡ、スイッチトランジスタＴｃｐ、インバータＶ、スイッチＳＷ１１、ＳＷ１２、ＳＷ１５、アップダウンカウンタＵＤ１１、ＵＤ１２、ラインメモリＬＭ２１、ゲイン選択部ＳＥ１および論理積回路Ｎ１１がカラムごとに設けられている。なお、アップダウンカウンタＵＤ１１、ＵＤ１２のビット数は、図８のアップダウンカウンタＵＤ１、ＵＤ２のビット数よりも少なくてよい。例えば、図８のアップダウンカウンタＵＤ１、ＵＤ２のビット数が１０ビット分だけ必要であるものとすると、アップダウンカウンタＵＤ１１、ＵＤ１２のビット数は５ビット分にすることができる。基準レベルの取り込みをアップダウンカウンタＵＤ１１、ＵＤ１２のビット数を５ビット分とすると、最大で３２レベルまでの基準レベルの変動をキャンセルさせることができる。基準レベルの変動が大きい場合は、例えば、アップダウンカウンタＵＤ１１、ＵＤ１２のビット数を７ビット分とすると、最大で１２８レベルまでの基準レベルの変動をキャンセルさせることができる。

また、サンプルホールド信号変換回路３１ａには、アップダウンカウンタＵＤ１１、ＵＤ１２を結合するカウンタ結合部６１およびアップダウンカウンタＵＤ１１、ＵＤ１２をリセットするリセット回路６２が設けられている。

カウンタ結合部６１には、論理和回路Ｎ１２、Ｎ１３およびスイッチＳＷ１３、ＳＷ１４が設けられ、リセット回路６２には論理積回路Ｎ１４、Ｎ１５および論理和回路Ｎ１６、Ｎ１７が設けられている。

論理積回路Ｎ１１の一方の入力端子はインバータＶの出力端子に接続され、論理積回路Ｎ１１の他方の入力端子には基準クロックＣＫＣが入力される。スイッチＳＷ１１のＨ側は接地され、スイッチＳＷ１１のＬ側は論理積回路Ｎ１１の出力端子に接続されている。スイッチＳＷ１２のＨ側は論理積回路Ｎ１１の出力端子に接続され、スイッチ１２のＬ側は接地されている。また、スイッチＳＷ１１、１２は切替信号ＳＥＴ−Ａにて切り替えられる。

論理和回路Ｎ１２の一方の入力端子はフリップフロップＦ１の出力端子Ｑに接続され、論理和回路Ｎ１２の他方の入力端子には切替信号ＳＥＴ−ＰＧが入力される。論理和回路Ｎ１３の一方の入力端子はフリップフロップＦ１の反転出力端子ＮＱに接続され、論理和回路Ｎ１３の他方の入力端子には切替信号ＳＥＴ−ＰＧが入力される。

スイッチＳＷ１３のＬ側はスイッチ１１の出力端子に接続され、スイッチＳＷ１３のＨ側はアップダウンカウンタＵＤ１２の出力端子に接続されている。スイッチＳＷ１４のＨ側はスイッチＳＷ１２の出力端子に接続され、スイッチＳＷ１４のＬ側はアップダウンカウンタＵＤ１１の出力端子に接続されている。スイッチＳＷ１３の出力端子はアップダウンカウンタＵＤ１１の入力端子に接続され、スイッチＳＷ１４の出力端子はアップダウンカウンタＵＤ１２の入力端子に接続されている。また、スイッチＳＷ１３は論理和回路Ｎ１３の出力にて切り替えられ、スイッチＳＷ１４は論理和回路Ｎ１２の出力にて切り替えられる。

論理積回路Ｎ１４の一方の入力端子にはリセットパルスＲ−ＢＣが入力され、論理積回路Ｎ１４の他方の入力端子はフリップフロップＦ１の反転出力端子ＮＱに接続されている。論理積回路Ｎ１５の一方の入力端子にはリセットパルスＲ−ＢＣが入力され、論理積回路Ｎ１４の他方の入力端子はフリップフロップＦ１の出力端子Ｑに接続されている。

論理和回路Ｎ１６の一方の入力端子は論理積回路Ｎ１４の出力端子に接続され、論理和回路Ｎ１６の他方の入力端子にはリセットパルスＡＲ−Ｃが入力される。論理和回路Ｎ１７の一方の入力端子は論理積回路Ｎ１５の出力端子に接続され、論理和回路Ｎ１７の他方の入力端子にはリセットパルスＡＲ−Ｃが入力される。論理和回路Ｎ１６の出力端子はアップダウンカウンタＵＤ１２のリセット端子に接続され、論理和回路Ｎ１７の出力端子はアップダウンカウンタＵＤ１１のリセット端子に接続されている。

スイッチＳＷ１５のＨ側はアップダウンカウンタＵＤ１１の出力端子に接続され、スイッチＳＷ１５のＬ側はアップダウンカウンタＵＤ１２の出力端子に接続されている。スイッチＳＷ１５はフリップフロップＦ１の出力端子Ｑからの出力にて切り替えられる。

ゲイン選択部ＳＥ１は、フリップフロップＦ１の出力端子Ｑに接続されている。フリップフロップＦ１の入力端子ＤはインバータＶの出力端子に接続され、フリップフロップＦ１のリセット端子Ｒにはリセット信号Ｒ−ＦＦが入力され、フリップフロップＦ１のセット端子にはセットパルスＳＥＴ−Ｇが入力される。

図１８は、図１７の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図１８において、切替信号ＳＥＴ−Ａがロウレベルに設定されている場合、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。

そして、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣｎの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、基準レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

ここで、リセットパルスＰｓｃ、Ｐｃｐが印加される時に切替信号ＳＥＴ−Ａがハイレベルに遷移されることで、スイッチトランジスタＴｓｃ２−１がオフされ、カラム増幅回路３ａの増幅率はＡ２に設定される。

そして、基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｓｃがスイッチトランジスタＴｓｃ１−１のゲートに印加されると、オペアンプＯＰの入力電圧が出力電圧でクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎとの電圧の差分は、コンデンサＣ１に保持され、オペアンプＯＰの入力電圧がゼロ設定される。

また、基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｃｐがスイッチトランジスタＴｃｐのゲートに印加されると、コンパレータＰＡの反転入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、オペアンプＯＰからの出力電圧Ｖｏｕｔ２との電圧の差分は、コンデンサＣ３に保持され、コンパレータＰＡの入力電圧がゼロ設定される。

また、リセットパルスＡＲ−Ｃが論理和回路Ｎ１５、Ｎ１４をそれぞれ介してアップダウンカウンタＵＤ１１、ＵＤ１２のリセット端子に入力されることで、アップダウンカウンタＵＤ１１、ＵＤ１２がリセットされる。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移されると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。

また、切替信号ＳＥＴ−Ａがロウレベルに遷移されると、スイッチＳＷ１１、ＳＷ１２はＬ側に切り替えられる。また、切替信号ＳＥＴ−ＰＧはハイレベルに設定され、スイッチＳＷ１３、ＳＷ１４はＨ側に切り替えられる。この結果、論理積回路Ｎ１１の出力端子は、スイッチＳＷ１１、ＳＷ１３を順次介してアップダウンカウンタＵＤ１１の入力端子に接続される。この時、リセット信号Ｒ−ＦＦはハイレベルに設定され、フリップフロップＦ１のフリップフロップＦ１の出力端子Ｑの電位はロウレベルになる。

スイッチトランジスタＴｃｐがオフした後、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１１の一方の入力端子に入力されることで、基準クロックＣＫＣが論理積回路Ｎ１１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤ１１にてダウンカウントされる。

そして、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ１１がダウンカウントすることで、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ１で増幅された信号の第１の基準レベルとしてアップダウンカウンタＵＤ１１に保持される。

次に、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでロウレベルになり、スイッチトランジスタＴｓｃ２−１がオフされることで、カラム増幅回路３ａの増幅率はＡ２に設定される。

また、切替信号ＳＥＴ−Ａがハイレベルに遷移されると、スイッチＳＷ１１、ＳＷ１２はＨ側に切り替えられる。また、切替信号ＳＥＴ−ＰＧはハイレベルに設定され、スイッチＳＷ１３、ＳＷ１４はＨ側に切り替えられている。この結果、論理積回路Ｎ１１の出力端子は、スイッチＳＷ１２、ＳＷ１４を順次介してアップダウンカウンタＵＤ１２の入力端子に接続される。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１１の一方の入力端子に入力されることで、基準クロックＣＫＣが論理積回路Ｎ１１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤ１２にてダウンカウントされる。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ１２がダウンカウントすることで、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤ１２に保持される。

次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、信号レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、信号レベルの出力電圧Ｖｏｕｔ１がコンデンサＣ１を介してオペアンプＯＰの入力端子に印加されることで、オペアンプＯＰの入力電圧が変化すると、入力電圧がゼロ電圧になるようにコンデンサＣ２−１から電圧がフィードバックされる。この結果、オペアンプＯＰからは増幅率Ａ２で反転増幅された信号レベルの出力電圧Ｖｏｕｔ２が出力され、コンデンサＣ３を介してコンパレータＰＡの反転入力端子に印加される。

そして、基準電圧ＶＲＥＦのレベルをＡＤ変換の飽和レベル（例えば、１０ビットならば１０２３）よりも少しだけ小さな値に設定する。なお、基準電圧ＶＲＥＦがこの値に高速に変化できるようにするために、この値に基準電圧ＶＲＥＦを設定するための別電源を図１６のカラムＡＤＣ回路３２に設けるようにしてもよい。

そして、リセット信号Ｒ−ＦＦをロウレベルに遷移させた後、セットパルスＳＥＴ−ＧをフリップフロップＦ１のセット端子に印加することで、出力電圧Ｖｏｕｔ４をフリップフロップＦ１に取り込む。

ここで、基準電圧ＶＲＥＦのレベルがＡＤ変換の飽和レベルよりも少しだけ小さな値に設定されているので、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が飽和していると、出力電圧Ｖｏｕｔ４がロウレベルになり、フリップフロップＦ１に論理値‘０’が取り込まれる。一方、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が飽和していないと、出力電圧Ｖｏｕｔ４がハイレベルになり、フリップフロップＦ１に論理値‘１’が取り込まれる。

そして、フリップフロップＦ１に論理値‘０’が取り込まれた場合、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２は飽和しているので、この信号レベルは大きいとみなすことができ、この信号レベルの増幅率はＡ１と判断することができる。フリップフロップＦ１に論理値‘１’が取り込まれた場合、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が飽和していないので、この信号レベルは小さいとみなすことができ、この信号レベルの増幅率はＡ２と判断することができる。

次に、リセットパルスＲ−ＢＣを論理積回路Ｎ１４の一方の入力端子および論理積回路Ｎ１５の一方の入力端子に印加することで、アップダウンカウンタＵＤ１、ＵＤ２のいずれか一方をリセットする。

以下、フリップフロップＦ１に論理値‘１’が取り込まれた場合とフリップフロップＦ１に論理値‘０’が取り込まれた場合とを分けて説明する。

（フリップフロップＦ１に論理値‘１’が取り込まれた場合）
フリップフロップＦ１の出力端子Ｑの電位がハイレベルになるので、論理積回路Ｎ１５を介してリセットパルスＲ−ＢＣがアップダウンカウンタＵＤ１のリセット端子に印加され、アップダウンカウンタＵＤ１に保持されていた増幅率Ａ１の第１の基準レベルに対応したカウント値が破棄される。

次に、切替信号ＳＥＴ−ＰＧはロウレベルに遷移されると、論理和回路Ｎ１３にてスイッチＳＷ１３はＬ側に切り替えられ、論理和回路Ｎ１２にてスイッチＳＷ１４はＨ側に切り替えられる。この結果、アップダウンカウンタＵＤ１２の後段にアップダウンカウンタＵＤ１１が結合されるとともに、論理積回路Ｎ１１の出力端子は、スイッチＳＷ１２、ＳＷ１４を順次介してアップダウンカウンタＵＤ１２の入力端子に接続される。また、フリップフロップＦ１の出力端子Ｑの電位がハイレベルの場合、スイッチＳＷ１５がＨ側に切り替えられ、アップダウンカウンタＵＤ１１の出力端子がラインメモリＬＭ２１に接続される。

そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１１の一方の入力端子に入力されることで、基準クロックＣＫＣが論理積回路Ｎ１１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤ１１、ＵＤ１２にてアップカウントされる。

そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ１１、ＵＤ１２がアップカウントすることで、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、スイッチＳＷ１５を介してラインメモリＬＭ２１に送られる。この結果、ラインメモリＬＭ２１には、ＣＤＳにて検出された増幅率Ａ２の信号成分として、増幅率Ａ２で増幅された信号からサンプリングされた第２の信号レベルと第２の基準レベルとの差分が保持される。

また、フリップフロップＦ１の出力端子Ｑの電位がハイレベルの場合、図１６のゲイン選択部３４にてゲイン選択信号ＧＳＥＬの値が‘Ｈ’に設定される。そして、ゲイン選択信号ＧＳＥＬの値が‘Ｈ’に設定されると、スイッチ３６はＨ側に切り替えられ、出力信号Ｖｏｕｔ１１が出力信号Ｖｏｕｔ８としてそのまま出力される。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、スイッチＳＷ１１、ＳＷ１２がＬ側に切り替えられるが、スイッチＳＷ１３がＬ側に設定されているため、論理積回路Ｎ１１の出力端子がアップダウンカウンタＵＤ１１、ＵＤ１２の入力端子に接続されることはなく、アップダウンカウンタＵＤ１１、ＵＤ１２は動作しない。

（フリップフロップＦ１に論理値‘０’が取り込まれた場合）
フリップフロップＦ１の反転出力端子ＮＱの電位がハイレベルになるので、論理積回路Ｎ１４を介してリセットパルスＲ−ＢＣがアップダウンカウンタＵＤ２のリセット端子に印加され、アップダウンカウンタＵＤ２に保持されていた増幅率Ａ２の第２の基準レベルに対応したカウント値が破棄される。

この時、切替信号ＳＥＴ−Ａがハイレベルに設定されているため、スイッチＳＷ１１、ＳＷ１２がＨ側に切り替えられるが、スイッチＳＷ１４がＬ側に設定されているため、論理積回路Ｎ１１の出力端子がアップダウンカウンタＵＤ１１、ＵＤ１２の入力端子に接続されることはなく、アップダウンカウンタＵＤ１１、ＵＤ１２は動作しない。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。

また、切替信号ＳＥＴ−Ａがロウレベルに遷移されると、スイッチＳＷ１１、ＳＷ１２はＬ側に切り替えられる。また、切替信号ＳＥＴ−ＰＧはロウレベルに設定されているため、フリップフロップＦ１の反転出力端子ＮＱの電位がハイレベルになると、論理和回路Ｎ１３にてスイッチＳＷ１３はＨ側に切り替えられ、論理和回路Ｎ１２にてスイッチＳＷ１４はＬ側に切り替えられる。この結果、アップダウンカウンタＵＤ１１の後段にアップダウンカウンタＵＤ１２が結合されるとともに、論理積回路Ｎ１１の出力端子は、スイッチＳＷ１１、ＳＷ１３を順次介してアップダウンカウンタＵＤ１１の入力端子に接続される。また、フリップフロップＦ１の反転出力端子ＮＱの電位がハイレベルの場合、スイッチＳＷ１５がＬ側に切り替えられ、アップダウンカウンタＵＤ１２の出力端子がラインメモリＬＭ２１に接続される。

そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１１の一方の入力端子に入力されることで、基準クロックＣＫＣが論理積回路Ｎ１１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤ１１、ＵＤ１２にてアップカウントされる。

そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまで今度はアップダウンカウンタＵＤ１１、ＵＤ１２がアップカウントすることで、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、スイッチＳＷ１５を介してラインメモリＬＭ２１に送られる。この結果、ラインメモリＬＭ２１には、ＣＤＳにて検出された増幅率Ａ１の信号成分として、増幅率Ａ１で増幅された信号からサンプリングされた第１の信号レベルと第１の基準レベルとの差分が保持される。

また、フリップフロップＦ１の出力端子Ｑの電位がロウレベルの場合、図１６のゲイン選択部３４にてゲイン選択信号ＧＳＥＬの値が‘Ｌ’に設定される。そして、ゲイン選択信号ＧＳＥＬの値が‘Ｌ’に設定されると、スイッチ３６はＬ側に切り替えられ、増幅率Ａ２で増幅された出力信号Ｖｏｕｔ１１が出力信号Ｖｏｕｔ８として出力される。

ここで、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２の切替前後に第１の基準レベルと第２の基準レベルをサンプリングし、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２の切替後に信号レベルに応じて第１の信号レベルまたは第２の信号レベルをサンプリングすることにより、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２が切り替えられた場合においても、その増幅率Ａ１、Ａ２に応じた基準レベル分を相殺させることができ、ＣＤＳによるノイズの抑圧効果を増大させることが可能となるとともに、増幅率Ａ１、Ａ２ごとに別個にラインメモリＬＭ２１を設ける必要がなくなることから、回路規模を低減することができる。

（第１１実施形態）
図１９は、本発明の第１１実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図１９において、この固体撮像装置では、図１０のカラム増幅回路３ｂの後段に図１７のサンプルホールド信号変換回路３１ａが接続されている。

図２０は、図１９の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図２０において、図１１および図１８の動作が組み合わされることにより、カラム増幅回路３ｂとしてスイッチドキャパシタ型増幅回路が用いられた場合に代えて差動増幅回路が用いられた場合の動作が実現されている。

（第１２実施形態）
図２１は、本発明の第１２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図２１において、この固体撮像装置では、図１６のサンプルホールド信号変換回路３１の代わりにサンプルホールド信号変換回路４１が設けられている。また、この固体撮像装置では、各画素ＰＣｎの信号成分に対する黒レベルを調整する減算器４３およびゲイン選択信号ＧＳＥＬに基づいて黒レベルＳＢを減算器４３に供給するスイッチ４４が設けられている。

サンプルホールド信号変換回路４１は、増幅率Ａ１で増幅された信号から第１の基準レベルをサンプリングし、増幅率Ａ２で増幅された信号から第２の基準レベルした後、各画素ＰＣから読み出された信号の信号レベルに基づいて増幅率Ａ１または増幅率Ａ２で増幅された信号から信号レベルをサンプリングすることにより、各画素ＰＣの信号成分を相関２重サンプリングにて検出することができる。ここで、増幅率Ａ１で増幅された信号についてはアナログＣＤＳにて信号成分を検出し、増幅率Ａ２で増幅された信号についてはデジタルＣＤＳにて信号成分を検出することができる。

そして、サンプルホールド信号変換回路４１にはカラムＡＤＣ回路４２が設けられている。このカラムＡＤＣ回路４２は、増幅率Ａ１で増幅された画素ＰＣからの信号レベルの読み出し信号と基準電圧ＶＲＥＦとの比較結果に基づいてアップカウウントを行うことでアナログＣＤＳの基準レベルと信号レベルとの差分を算出し、増幅率Ａ２で増幅された画素ＰＣからの読み出し信号と基準電圧ＶＲＥＦとの比較結果に基づいてアップカウウントおよびダウンカウントを行うことでデジタルＣＤＳの基準レベルと信号レベルとの差分を算出することができる。

そして、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ１が選択された場合、スイッチ３６、４４がＬ側に切り替えられる。そして、サンプルホールド信号変換回路４１において、各画素ＰＣから読み出された信号からアナログＣＤＳにて信号成分が検出され、出力信号Ｖｏｕｔ１１として出力される。そして、減算器４３において黒レベルＳＢが減算された後、乗算器３５において増幅率Ａ２が乗算され、出力信号Ｖｏｕｔ８として出力される。

一方、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ２が選択された場合、スイッチ３６、４４がＨ側に切り替えられる。そして、サンプルホールド信号変換回路４１において、各画素ＰＣから読み出された信号からデジタルＣＤＳにて信号成分が検出され、出力信号Ｖｏｕｔ１１が出力信号Ｖｏｕｔ８としてそのまま出力される。

ここで、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２の切替前後に第１の基準レベルと第２の基準レベルをサンプリングし、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２の切替後に信号レベルに応じて第１の信号レベルまたは第２の信号レベルをサンプリングすることにより、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２が切り替えられた場合においても、その増幅率Ａ１、Ａ２に応じた基準レベル分を相殺させることができ、ＣＤＳによるノイズの抑圧効果を増大させることが可能となるとともに、増幅率Ａ１、Ａ２ごとに別個にラインメモリ３３を設ける必要がなくなることから、回路規模を低減することができる。

また、増幅率Ａ１で増幅された信号についてはアナログＣＤＳにて信号成分を検出し、増幅率Ａ２で増幅された信号についてはデジタルＣＤＳにて信号成分を検出することにより、増幅率Ａ１、Ａ２ごとに別個にアップダウンカウウンタを設ける必要がなくなることから、回路規模を低減することができる。

（第１３実施形態）
図２２は、本発明の第１３実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図２２において、この固体撮像装置では、図１７のサンプルホールド信号変換回路３１ａおよびフリップフロップＦ１の代わりにサンプルホールド信号変換回路４１ａおよびフリップフロップＦ２が設けられている。

ここで、サンプルホールド信号変換回路４１ａには、コンパレータＰＡ、スイッチトランジスタＴｃｐ、インバータＶ、アップダウンカウンタＵＤ２１、ラインメモリＬＭ２１、ゲイン選択部ＳＥ１、論理積回路Ｎ１１、Ｎ２５および論理和回路Ｎ２６がカラムごとに設けられている。

また、サンプルホールド信号変換回路４１ａには、フリップフロップＦ２に保持されている値に基づいてアップダウンカウンタＵＤ２１の入力を遮断するカウンタ入力遮断回路６３が設けられている。カウンタ入力遮断回路６３には、インバータＶ１１、論理積回路Ｎ２１、Ｎ２２、Ｎ２４および論理和回路Ｎ２３が設けられている。

論理積回路Ｎ２２の一方の入力端子はフリップフロップＦ２の出力端子Ｑに接続され、論理積回路Ｎ２２の他方の入力端子にはインバータＶ１１を介して切替信号ＳＥＴ−Ａが入力される。論理積回路Ｎ２１の一方の入力端子はフリップフロップＦ２の反転出力端子ＮＱに接続され、論理積回路Ｎ２１の他方の入力端子には切替信号ＳＥＴ−Ａが入力される。

論理和回路Ｎ２３の一方の入力端子は論理積回路Ｎ２１の出力端子に接続され、論理和回路Ｎ２３の他方の入力端子は論理積回路Ｎ２２の出力端子に接続されている。論理積回路Ｎ２４の一方の入力端子は論理和回路Ｎ２３の出力端子に接続され、論理積回路Ｎ２４の他方の入力端子は論理積回路Ｎ１１の出力端子に接続されている。論理積回路Ｎ２４の出力端子はアップダウンカウンタＵＤ２１の入力端子に接続されている。

論理積回路Ｎ２５の一方の入力端子はフリップフロップＦ１の出力端子Ｑに接続され、論理積回路Ｎ２５の他方の入力端子にはリセットパルスＲ−ＢＣが入力される。論理和回路Ｎ２６の一方の入力端子は論理積回路Ｎ２５の出力端子に接続され、論理和回路Ｎ２６の他方の入力端子にはリセットパルスＡＲ−Ｃが入力される。論理和回路Ｎ２６の出力端子はアップダウンカウンタＵＤ２１のリセット端子に接続されている。

ゲイン選択部ＳＥ１は、フリップフロップＦ２の反転出力端子ＮＱに接続されている。フリップフロップＦ２の入力端子ＤはコンパレータＰＡの出力端子に接続され、フリップフロップＦ２のリセット端子Ｒにはリセット信号Ｒ−ＦＦが入力され、フリップフロップＦ２のセット端子にはセットパルスＳＥＴ−Ｇが入力される。

図２３は、図２２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図２３において、切替信号ＳＥＴ−Ａがハイレベルに設定されている場合、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでロウレベルになり、スイッチトランジスタＴｓｃ２−１がオフされることで、カラム増幅回路３ａの増幅率はＡ２に設定される。

そして、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣｎの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流トランジスタＴＬとでソースフォロアが構成される。

そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、基準レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｓｃがスイッチトランジスタＴｓｃ１−１のゲートに印加されると、オペアンプＯＰの入力電圧が出力電圧でクランプされ、動作点が設定される。この時、垂直信号線Ｖｌｉｎとの電圧の差分は、コンデンサＣ１に保持され、オペアンプＯＰの入力電圧がゼロ設定される。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。

そして、増幅率Ａ１の基準レベルの出力電圧Ｖｏｕｔ１が垂直信号線Ｖｌｉｎに出力されている時に、リセットパルスＰｃｐがスイッチトランジスタＴｃｐのゲートに印加されると、コンパレータＰＡの反転入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される。この時、オペアンプＯＰからの出力電圧Ｖｏｕｔ２との電圧の差分は、コンデンサＣ３に保持され、コンパレータＰＡの入力電圧がゼロ設定される。

基準電圧ＶＲＥＦが一定値に維持されている。アップダウンカウンタＵＤはリセットした状態になっている。

次に、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでロウレベルになり、スイッチトランジスタＴｓｃ２−１がオフされることで、カラム増幅回路３ａの増幅率はＡ２に設定される。

また、リセットパルスＡＲ−Ｃが論理和回路Ｎ２６を介してアップダウンカウンタＵＤ２１のリセット端子に入力されることで、アップダウンカウンタＵＤ２１がリセットされる。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１１の一方の入力端子に入力されることで、基準クロックＣＫＣが論理積回路Ｎ１１を通過し、論理積回路Ｎ２４の他方の入力端子に入力される。

この時、リセット信号Ｒ−ＦＦはハイレベルに設定され、フリップフロップＦ２の出力端子Ｑの電位はロウレベルになる。このため、切替信号ＳＥＴ−Ａがハイレベルに遷移すると、論理積回路Ｎ２１の出力がハイレベルになり、論理和回路Ｎ２３を介して論理積回路Ｎ２４の一方の入力端子に入力される。このため、基準クロックＣＫＣｉが論理積回路Ｎ２４を通過し、アップダウンカウンタＵＤ２１に入力されることで、アップダウンカウンタＵＤ２１がダウンカウントされる。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ２１がダウンカウントすることで、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤ２１に保持される。

次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかることで、信号レベルの出力電圧Ｖｏｕｔ１として垂直信号線Ｖｌｉｎに出力される。

そして、基準電圧ＶＲＥＦのレベルをＡＤ変換の飽和レベルよりも少しだけ小さな値に設定する。そして、リセット信号Ｒ−ＦＦをロウレベルに遷移させた後、セットパルスＳＥＴ−ＧをフリップフロップＦ２のセット端子に印加することで、コンパレータＰＡの出力レベルをフリップフロップＦ２に取り込む。

ここで、フリップフロップＦ２に論理値‘１’が取り込まれた場合、信号レベルの出力電圧Ｖｏｕｔ２の増幅率はＡ１と判断することができる。フリップフロップＦ２に論理値‘０’が取り込まれた場合、信号レベルの出力電圧Ｖｏｕｔ２の増幅率はＡ２と判断することができる。

以下、フリップフロップＦ２に論理値‘１’が取り込まれた場合とフリップフロップＦ２に論理値‘０’が取り込まれた場合とを分けて説明する。

（フリップフロップＦ２に論理値‘０’が取り込まれた場合）
論理値‘０’がフリップフロップＦ２に取り込まれた後、リセットパルスＲ−ＢＣが論理積回路Ｎ２５の他方の入力端子に印加される。ここで、フリップフロップＦ２に論理値‘０’が取り込まれた場合、フリップフロップＦ１の出力端子Ｑの電位はロウレベルになるので、リセットパルスＲ−ＢＣが論理積回路Ｎ２５にて遮断され、アップダウンカウンタＵＤ２１がリセットされることはない。

そして、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１１の一方の入力端子に入力されることで、基準クロックＣＫＣが論理積回路Ｎ１１を通過し、論理積回路Ｎ２４の他方の入力端子に入力される。

この時、フリップフロップＦ２の反転出力端子ＮＱの電位はハイレベルになる。このため、切替信号ＳＥＴ−Ａがハイレベルに設定されていると、論理積回路Ｎ２１の出力がハイレベルになり、論理和回路Ｎ２３を介して論理積回路Ｎ２４の一方の入力端子に入力される。このため、基準クロックＣＫＣｉが論理積回路Ｎ２４を通過し、アップダウンカウンタＵＤ２１に入力されることで、アップダウンカウンタＵＤ２１が今度はアップカウントされる。

そして、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ２１がアップカウントすることで、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２と基準レベルの出力電圧Ｖｏｕｔ２との差分がデジタル値Ｄに変換され、ラインメモリＬＭ２１に送られる。この結果、ラインメモリＬＭ２１には、デジタルＣＤＳにて検出された増幅率Ａ２の信号成分として、増幅率Ａ２で増幅された信号からサンプリングされた第２の信号レベルと第２の基準レベルとの差分が保持される。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。

この時、フリップフロップＦ２の出力端子Ｑの電位はロウレベルになっているので、論理積回路Ｎ２１、Ｎ２２の出力はいずれもロウレベルになり、論理積回路Ｎ１１を通過した基準ＣＫＣｉが論理積回路Ｎ２４にて遮断され、アップダウンカウンタＵＤ２１は動作しない。

そして、フリップフロップＦ２の出力端子NＱの電位がハイレベルの場合、図２１のゲイン選択部３４にてゲイン選択信号ＧＳＥＬの値が‘Ｈ’に設定される。そして、ゲイン選択信号ＧＳＥＬの値が‘Ｈ’に設定されると、スイッチ３６、４４はＨ側に切り替えられ、出力信号Ｖｏｕｔ１１が出力信号Ｖｏｕｔ８としてそのまま出力される。

（フリップフロップＦ２に論理値‘１’が取り込まれた場合）
論理値‘１’がフリップフロップＦ２に取り込まれた後、リセットパルスＲ−ＢＣが論理積回路Ｎ２５の他方の入力端子に印加される。ここで、フリップフロップＦ２に論理値‘１’が取り込まれた場合、フリップフロップＦ２の出力端子Ｑの電位はハイレベルになるので、リセットパルスＲ−ＢＣが論理積回路Ｎ２５を通過し、アップダウンカウンタＵＤ２１がリセットされる。

そして、切替信号ＳＥＴ−Ａがハイレベルに設定されている場合、フリップフロップＦ２の反転出力端子ＮＱの電位はロウレベルになっているので、論理積回路Ｎ２１、Ｎ２２の出力はいずれもロウレベルになり、論理積回路Ｎ１１を通過した基準ＣＫＣｉが論理積回路Ｎ２４にて遮断され、アップダウンカウンタＵＤ２１は動作しない。

次に、切替信号ＳＥＴ−Ａがロウレベルに遷移すると、切替信号ＳＥＴ−ＡはインバータＶ４にて反転されることでハイレベルになり、スイッチトランジスタＴｓｃ２−１がオンされることで、カラム増幅回路３ａの増幅率はＡ１に設定される。

そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がコンデンサＣ３を介してコンパレータＰＡに入力された状態で、基準電圧ＶＲＥＦとして三角波が与えられ、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２と基準電圧ＶＲＥＦとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶにて反転された後、出力電圧Ｖｏｕｔ４として論理積回路Ｎ１１の一方の入力端子に入力されることで、基準クロックＣＫＣが論理積回路Ｎ１１を通過し、論理積回路Ｎ２４の他方の入力端子に入力される。

この時、フリップフロップＦ２の出力端子Ｑの電位はハイレベルになる。このため、切替信号ＳＥＴ−Ａがロウレベルに設定されていると、論理積回路Ｎ２２の出力がハイレベルになり、論理和回路Ｎ２３を介して論理積回路Ｎ２４の一方の入力端子に入力される。このため、基準クロックＣＫＣｉが論理積回路Ｎ２４を通過し、アップダウンカウンタＵＤ２１に入力されることで、アップダウンカウンタＵＤ２１がアップカウントされる。

そして、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２が基準電圧ＶＲＥＦのレベルと一致するまで出力電圧Ｖｏｕｔ４のハイレベルが維持され、出力電圧Ｖｏｕｔ４がロウレベルに反転するまでアップダウンカウンタＵＤ２１がアップカウントすることで、増幅率Ａ１の信号レベルの出力電圧Ｖｏｕｔ２がデジタル値Ｄに変換され、ラインメモリＬＭ２１に送られる。この結果、ラインメモリＬＭ２１には、アナログＣＤＳにて検出された増幅率Ａ１の信号成分として、増幅率Ａ１で増幅された信号からサンプリングされた第１の信号レベルと第１の基準レベルとの差分が保持される。

そして、フリップフロップＦ２の出力端子Ｑの電位がハイレベルの場合、図２１のゲイン選択部３４にてゲイン選択信号ＧＳＥＬの値が‘Ｌ’に設定される。そして、ゲイン選択信号ＧＳＥＬの値が‘Ｌ’に設定されると、スイッチ３６、４４はＬ側に切り替えられ、出力信号Ｖｏｕｔ１１が黒レベルＳＢ分だけ減算された後、増幅率Ａ２で増幅され、出力信号Ｖｏｕｔ８として出力される。

ここで、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２の切替前後に第１の基準レベルと第２の基準レベルをサンプリングし、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２の切替後に信号レベルに応じて第１の信号レベルまたは第２の信号レベルをサンプリングすることにより、画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２が切り替えられた場合においても、その増幅率Ａ１、Ａ２に応じた基準レベル分を相殺させることができ、ＣＤＳによるノイズの抑圧効果を増大させることが可能となるとともに、増幅率Ａ１、Ａ２ごとに別個にラインメモリＬＭ２１を設ける必要がなくなることから、回路規模を低減することができる。

また、増幅率Ａ１で増幅された信号についてはアナログＣＤＳにて信号成分を検出し、増幅率Ａ２で増幅された信号についてはデジタルＣＤＳにて信号成分を検出することにより、増幅率Ａ１、Ａ２ごとに別個にアップダウンカウウンタＵＤ２１を設ける必要がなくなることから、回路規模を低減することができる。

（第１４実施形態）
図２４は、本発明の第１４実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図２４において、この固体撮像装置では、図１０のカラム増幅回路３ｂの後段に図２２のサンプルホールド信号変換回路４１ａが接続されている。

図２５は、図２４の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図２５において、図１１および図２３の動作が組み合わされることにより、カラム増幅回路３ｂとしてスイッチドキャパシタ型増幅回路が用いられた場合に代えて差動増幅回路が用いられた場合の動作が実現されている。

（第１５実施形態）
図２６は、本発明の第１５実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図２６において、この固体撮像装置では、図２２のサンプルホールド信号変換回路４１ａおよびフリップフロップＦ２の代わりにサンプルホールド信号変換回路４１ｂおよびゲイン切替制御部４５が設けられている。

サンプルホールド信号変換回路４１ｂでは、図２２のサンプルホールド信号変換回路４１ａのカウンタ入力遮断回路６３が省略され、論理積回路Ｎ１１の出力端子がカウンタ入力遮断回路６３を介することなくアップダウンカウンタＵＤ２１の入力端子に接続されている。

ゲイン切替制御部４５は、各画素ＰＣｎから読み出された信号の信号レベルに基づいて、各画素ＰＣｎから読み出された信号の増幅率をＡ１またはＡ２に切り替えることができる。なお、ゲイン切替制御部４５は、コンパレータＰＡの出力に基づいて、各画素ＰＣｎから読み出された信号の信号レベルを判定することができる。

ここで、ゲイン切替制御部４５には、各画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２を特定する値を記憶するフリップフロップＦ３およびフリップフロップＦ３に記憶された値に基づいてカラム増幅回路３ａの増幅率Ａ１、Ａ２を切り替える否定論理和回路Ｎ３１が設けられている。

そして、図２６のフリップフロップＦ３が図２２のフリップフロップＦ２と違う点は、フリップフロップＦ２の反転出力端子ＮＱはカウンタ入力遮断回路６３に接続されているのに対し、フリップフロップＦ３の反転出力端子ＮＱは否定論理和回路Ｎ３１の一方の入力端子に接続されている。

また、否定論理和回路Ｎ３１の他方の入力端子には切替信号ＳＥＴ−Ａが入力され、否定論理和回路Ｎ３１の出力端子はスイッチトランジスタＴｓｃ２−１のゲートに接続されている。

図２７は、図２６の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図２７において、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２が増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤ２１に保持される点は、図２２の固体撮像装置と同様である。

また、各画素ＰＣｎから読み出された信号の信号レベルに応じて論理値‘０’または‘１’がフリップフロップＦ３に取り込まれる点は図２２のフリップフロップＦ２と同様である。

これに対して、図２２の固体撮像装置では、信号レベルの検出時に切替信号ＳＥＴ−Ａを切り替えることで、増幅率Ａ１の信号レベルのアップカウントまたは増幅率Ａ２の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われる。ここで、増幅率Ａ１の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われる場合には、増幅率Ａ２の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われないようにするために、増幅率Ａ２の信号レベルに応じて生成された基準クロックＣＫＣｉがカウンタ入力遮断回路６３によってアップダウンカウンタＵＤ２１に入力されないようにされている。また、増幅率Ａ２の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われる場合には、増幅率Ａ１の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われないようにするために、増幅率Ａ１の信号レベルに応じて生成された基準クロックＣＫＣｉがカウンタ入力遮断回路６３によってアップダウンカウンタＵＤ２１に入力されないようにされている。

一方、図２７の固体撮像装置では、信号レベルの検出時にフリップフロップＦ３に記憶されている値に基づいて、増幅率Ａ１の信号レベルのアップカウントまたは増幅率Ａ２の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われる。ここで、信号レベルの検出時にフリップフロップＦ３に記憶されている値に基づいてカラム増幅回路３ａの増幅率Ａ１、Ａ２を切り替え、増幅率Ａ１、Ａ２のうちのいずれか一方のみの信号レベルの出力電圧Ｖｏｕｔ２との比較しかコンパレータＰＡで行われないようにすることで、各画素ＰＣｎの信号レベルのＡＤ変換動作が１回で済むようにされている。このため、図２７の固体撮像装置では、図２２のカウンタ入力遮断回路６３は不要である。

ここで、各画素ＰＣｎから読み出された信号の信号レベルに基づいて、各画素ＰＣｎから読み出された信号の増幅率をＡ１またはＡ２に切り替えるようにして、各画素ＰＣｎの信号レベルのＡＤ変換動作を１回で済ませることにより、固体撮像装置の読み出し処理を高速化することができる。

（第１６実施形態）
図２８は、本発明の第１６実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図２８において、この固体撮像装置では、図２４のサンプルホールド信号変換回路４１ａ、インバータＶ３およびフリップフロップＦ２の代わりにサンプルホールド信号変換回路４１ｂおよびゲイン切替制御部４６が設けられている。

ゲイン切替制御部４６は、各画素ＰＣｎから読み出された信号の信号レベルに基づいて、各画素ＰＣｎから読み出された信号の増幅率をＡ１またはＡ２に切り替えることができる。なお、ゲイン切替制御部４６は、コンパレータＰＡの出力に基づいて、各画素ＰＣｎから読み出された信号の信号レベルを判定することができる。

ここで、ゲイン切替制御部４６には、各画素ＰＣｎから読み出された信号の増幅率Ａ１、Ａ２を特定する値を記憶するフリップフロップＦ４およびフリップフロップＦ４に記憶された値に基づいてカラム増幅回路３ｂの増幅率Ａ１、Ａ２を切り替える否定論理和回路Ｎ４１およびインバータＶ２１が設けられている。

そして、図２８のフリップフロップＦ４が図２４のフリップフロップＦ２と違う点は、フリップフロップＦ２の出力端子Ｑはカウンタ入力遮断回路６３に接続されているのに対し、フリップフロップＦ４の出力端子Ｑは否定論理和回路Ｎ４１の一方の入力端子に接続されている。

また、否定論理和回路Ｎ４１の他方の入力端子には切替信号ＳＥＴ−Ａが入力され、否定論理和回路Ｎ４１の出力端子はインバータＶ２１の入力端子に接続されている。また、スイッチＳＷ２、ＳＷｓｆ２はインバータＶ２１の出力に基づいて切り替えられる。スイッチＳＷｓｆ１は否定論理和回路Ｎ４１の出力に基づいて切り替えられる。

図２９は、図２８の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図２９において、増幅率Ａ２の基準レベルの出力電圧Ｖｏｕｔ２が増幅率Ａ２で増幅された信号の第２の基準レベルとしてアップダウンカウンタＵＤ２１に保持される点は、図２４の固体撮像装置と同様である。

また、各画素ＰＣｎから読み出された信号の信号レベルに応じて論理値‘０’または‘１’がフリップフロップＦ４に取り込まれる点は図２４のフリップフロップＦ２と同様である。

これに対して、図２４の固体撮像装置では、信号レベルの検出時に切替信号ＳＥＴ−Ａを切り替えることで、増幅率Ａ１の信号レベルのアップカウントまたは増幅率Ａ２の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われる。ここで、増幅率Ａ１の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われる場合には、増幅率Ａ２の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われないようにするために、増幅率Ａ２の信号レベルに応じて生成された基準クロックＣＫＣｉがカウンタ入力遮断回路６３によってアップダウンカウンタＵＤ２１に入力されないようにされている。また、増幅率Ａ２の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われる場合には、増幅率Ａ１の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われないようにするために、増幅率Ａ１の信号レベルに応じて生成された基準クロックＣＫＣｉがカウンタ入力遮断回路６３によってアップダウンカウンタＵＤ２１に入力されないようにされている。

一方、図２８の固体撮像装置では、信号レベルの検出時にフリップフロップＦ４に記憶されている値に基づいて、増幅率Ａ１の信号レベルのアップカウントまたは増幅率Ａ２の信号レベルのアップカウントがアップダウンカウンタＵＤ２１にて行われる。ここで、信号レベルの検出時にフリップフロップＦ４に記憶されている値に基づいてカラム増幅回路３ｂの増幅率Ａ１、Ａ２を切り替え、増幅率Ａ１、Ａ２のうちのいずれか一方のみの信号レベルの出力電圧Ｖｏｕｔ２との比較しかコンパレータＰＡで行われないようにすることで、各画素ＰＣｎの信号レベルのＡＤ変換動作が１回で済むようにされている。このため、図２８の固体撮像装置では、図２４のカウンタ入力遮断回路６３は不要である。

ここで、各画素ＰＣｎから読み出された信号の信号レベルに基づいて、各画素ＰＣｎから読み出された信号の増幅率をＡ１またはＡ２に切り替えるようにして、各画素ＰＣｎの信号レベルのＡＤ変換動作を１回で済ませることにより、固体撮像装置の読み出し処理を高速化することができる。

（第１７実施形態）
図３０は、本発明の第１７実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図３０において、この固体撮像装置では、図１６のカラム増幅回路３、サンプルホールド信号変換回路３１、乗算器３５およびスイッチ３６の代わりにカラム増幅回路５０、サンプルホールド信号変換回路５１、乗算器５７〜５９およびセレクタ６０が設けられている。また、この固体撮像装置では、各画素ＰＣｎの信号成分に対する黒レベルを調整する減算器５５およびゲイン選択信号ＧＳＥＬに基づいて黒レベルＳＢを減算器５５に供給するスイッチ５６が設けられている。

ここで、カラム増幅回路５０は、各画素ＰＣから読み出された信号を増幅率Ａ１〜Ａ４（Ａ１＜Ａ２＜Ａ３＜Ａ４）を切り替えてカラムごとに増幅することができる。なお、以下の説明では、簡単のために、Ａ１＝１、Ａ２＝２、Ａ３＝４、Ａ４＝８として説明する。

サンプルホールド信号変換回路５１は、増幅率Ａ１〜Ａ４で増幅された信号から第１〜第４の基準レベルをそれぞれサンプリングした後、各画素ＰＣから読み出された信号の信号レベルに基づいて増幅率Ａ１〜Ａ４のいずれかで増幅された信号から信号レベルをサンプリングすることにより、各画素ＰＣの信号成分を相関２重サンプリングにて検出することができる。ここで、例えば、増幅率Ａ１、Ａ２で増幅された信号についてはアナログＣＤＳにて信号成分を検出し、増幅率Ａ３、Ａ４で増幅された信号についてはデジタルＣＤＳにて信号成分を検出することができる。

そして、サンプルホールド信号変換回路５１には、カラムＡＤＣ回路５２が設けられている。このカラムＡＤＣ回路５２は、増幅率Ａ１、Ａ２で増幅された画素ＰＣからの信号レベルの読み出し信号と基準電圧ＶＲＥＦとの比較結果に基づいてアップカウウントを行うことでアナログＣＤＳの基準レベルと信号レベルとの差分をそれぞれ算出し、増幅率Ａ３、Ａ４で増幅された画素ＰＣからの読み出し信号と基準電圧ＶＲＥＦとの比較結果に基づいてアップカウウントおよびダウンカウントを行うことでデジタルＣＤＳの基準レベルと信号レベルとの差分をそれぞれ算出することができる。

また、サンプルホールド信号変換回路５１には、増幅率Ａ１〜Ａ４のいずれかで増幅された信号についてのカラムＡＤＣ回路５２のカウント値を水平画素分だけ記憶するラインメモリ５３、各画素ＰＣからの読み出し信号が増幅率Ａ１〜Ａ４のいずれで増幅されるかを選択するゲイン選択部５４が設けられている。

また、乗算器５７〜５９は、サンプルホールド信号変換回路５１からの出力信号Ｖｏｕｔ２１に増幅率Ａ２〜Ａ４をそれぞれ乗算することができる。セレクタ６０は、ゲイン選択部５４による選択結果に基づいて出力信号Ｖｏｕｔ２２を端子Ｍ１〜Ｍ４のいずれかに切り替えることができる。

そして、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ１が選択された場合、スイッチ５６がＬ側に切り替えられ、セレクタ６０が端子Ｍ４に切り替えられる。そして、サンプルホールド信号変換回路５１において、各画素ＰＣから読み出された信号からアナログＣＤＳにて信号成分が検出され、出力信号Ｖｏｕｔ２１として出力される。そして、減算器５５において黒レベルＳＢが減算された後、乗算器５９において増幅率Ａ４が乗算され、出力信号Ｖｏｕｔ２２として出力される。

一方、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ２が選択された場合、スイッチ５６がＬ側に切り替えられ、セレクタ６０が端子Ｍ３に切り替えられる。そして、サンプルホールド信号変換回路５１において、各画素ＰＣから読み出された信号からアナログＣＤＳにて信号成分が検出され、出力信号Ｖｏｕｔ２１として出力される。そして、減算器５５において黒レベルＳＢが減算された後、乗算器５８において増幅率Ａ３が乗算され、出力信号Ｖｏｕｔ２２として出力される。

一方、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ３が選択された場合、スイッチ５６がＨ側に切り替えられ、セレクタ６０が端子Ｍ２に切り替えられる。そして、サンプルホールド信号変換回路５１において、各画素ＰＣから読み出された信号からデジタルＣＤＳにて信号成分が検出され、出力信号Ｖｏｕｔ２１として出力される。そして、乗算器５８において増幅率Ａ２が乗算され、出力信号Ｖｏｕｔ２２として出力される。

一方、各画素ＰＣから読み出された信号の信号レベルの増幅率としてＡ４が選択された場合、スイッチ５６がＨ側に切り替えられ、セレクタ６０が端子Ｍ１に切り替えられる。そして、サンプルホールド信号変換回路５１において、各画素ＰＣから読み出された信号からデジタルＣＤＳにて信号成分が検出され、出力信号Ｖｏｕｔ２１が出力信号Ｖｏｕｔ２２としてそのまま出力される。

ここで、画素ＰＣｎから読み出された信号の増幅率Ａ１〜Ａ４の切替ごとに第１〜第４の基準レベルをサンプリングし、画素ＰＣｎから読み出された信号の信号レベルに応じて増幅率Ａ１〜Ａ４のいずれかの信号レベルをサンプリングすることにより、画素ＰＣｎから読み出された信号の増幅率Ａ１〜Ａ４が切り替えられた場合においても、その増幅率Ａ１〜Ａ４に応じた基準レベル分を相殺させることができ、ＣＤＳによるノイズの抑圧効果を増大させることが可能となるとともに、増幅率Ａ１〜Ａ４ごとに別個にラインメモリ５３を設ける必要がなくなることから、回路規模を低減することができる。

また、増幅率Ａ１、Ａ２で増幅された信号についてはアナログＣＤＳにて信号成分を検出し、増幅率Ａ３、Ａ４で増幅された信号についてはデジタルＣＤＳにて信号成分を検出することにより、増幅率Ａ１〜Ａ４ごとに別個にアップダウンカウウンタを設ける必要がなくなることから、回路規模を低減することができる。

（第１８実施形態）
図３１は、本発明の第１８実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図３１において、この固体撮像装置では、図２６のカラム増幅回路３ａ、サンプルホールド信号変換回路４１ｂおよびゲイン切替制御部４５の代わりにカラム増幅回路５０ａ、サンプルホールド信号変換回路５１ａおよびゲイン切替制御部４７が設けられている。

カラム増幅回路５０ａは、各画素ＰＣｎから読み出された信号を増幅率Ａ１〜Ａ４を４段階に切り替えてカラムごとに増幅することができる。

ここで、カラム増幅回路５０ａには、増幅率Ａ１〜Ａ４を４段階に切り替えるために、図２６のカラム増幅回路３ａにコンデンサＣ２−４、Ｃ２−８およびスイッチトランジスタＴｓｃ４−１、８−１が追加されている。

サンプルホールド信号変換回路５１ａは図１７のサンプルホールド信号変換回路３１ａとほぼ同様の構成である。ただし、図１７のゲイン選択部ＳＥ１は、フリップフロップＦ１に記憶されている値に基づいて増幅率Ａ１、Ａ２の選択を行うのに対し、図３１のゲイン選択部ＳＥ２は、フリップフロップＦ１−２、Ｆ１−４、Ｆ１−８に記憶されている値に基づいて増幅率Ａ１〜Ａ４の選択を行う。また、サンプルホールド信号変換回路５１ａには、リセットパルスＲ−ＢＣが入力された時に、フリップフロップＦ１−４、Ｆ１−８に記憶されている値に基づいてアップダウンカウンタＵＤ１１をリセットできるようにするための論理積回路Ｎ５２および論理和回路Ｎ５３が追加されている。

ゲイン切替制御部４７は、各画素ＰＣｎから読み出された信号の信号レベルに基づいて、各画素ＰＣｎから読み出された信号の増幅率をＡ１〜Ａ４に切り替えることができる。なお、ゲイン切替制御部４７は、コンパレータＰＡの出力に基づいて、各画素ＰＣｎから読み出された信号の信号レベルを判定することができる。

ここで、ゲイン切替制御部４７には、各画素ＰＣｎから読み出された信号の増幅率Ａ１〜Ａ４を特定する値を記憶するフリップフロップＦ１−２、Ｆ１−４、Ｆ１−８およびフリップフロップＦ１−２、Ｆ１−４、Ｆ１−８に記憶された値にそれぞれ基づいてカラム増幅回路３ａの増幅率Ａ１〜Ａ４を切り替える否定論理和回路Ｎ１−２、Ｎ１−４、Ｎ１−８が設けられている。

ここで、フリップフロップＦ１−２のセット端子にはセットパルスＳＥＴ−Ｇ２が入力され、フリップフロップＦ１−４のセット端子にはセットパルスＳＥＴ−Ｇ４が入力され、フリップフロップＦ１−８のセット端子にはセットパルスＳＥＴ−Ｇ８が入力される。

また、フリップフロップＦ１−２の反転出力端子ＮＱは否定論理和回路Ｎ１−２の一方の入力端子に接続され、フリップフロップＦ１−４の反転出力端子ＮＱは否定論理和回路Ｎ１−４の一方の入力端子に接続され、フリップフロップＦ１−８の反転出力端子ＮＱは否定論理和回路Ｎ１−８の一方の入力端子に接続されている。

また、否定論理和回路Ｎ１−２の他方の入力端子には切替信号ＳＥＴ−Ａ２が入力され、否定論理和回路Ｎ１−４の他方の入力端子には切替信号ＳＥＴ−Ａ４が入力され、否定論理和回路Ｎ１−８の他方の入力端子には切替信号ＳＥＴ−Ａ８が入力される。

また、否定論理和回路Ｎ１−２の出力端子はスイッチトランジスタＴｓｃ２−１のゲートに接続され、否定論理和回路Ｎ１−４の出力端子はスイッチトランジスタＴｓｃ４−１のゲートに接続され、否定論理和回路Ｎ１−８の出力端子はスイッチトランジスタＴｓｃ８−１のゲートに接続されている。

図３２は、図３１の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。
図３２において、リセット信号ＲＥＳＥＴｎが印加された後、切替信号ＳＥＴ−Ａ２、ＳＥＴ−Ａ４、ＳＥＴ−Ａ８が順次立ち上がることで、カラム増幅回路５０ａの増幅率がＡ１→Ａ２→Ａ３→Ａ４という順序で切り替えられる。

カラム増幅回路５０ａの増幅率Ａ１〜Ａ４ごとに基準レベルがサンプリングされることで、増幅率Ａ１の第１の基準レベル、増幅率Ａ２の第２の基準レベル、増幅率Ａ３の第３基準レベルおよび増幅率Ａ４の第４の基準レベルがサンプルホールド信号変換回路５１ａに保持される。

ここで、アップダウンカウンタＵＤ１１、ＵＤ１２の個数を減らすために、増幅率がＡ１、Ａ２の場合は、アナログＣＤＳにて信号成分が検出されるようにして、増幅率Ａ１の第１の基準レベルおよび増幅率Ａ２の第２の基準レベルのサンプリング時にはアップダウンカウンタＵＤ１１、ＵＤ１２が動作されないようにされている。

また、増幅率がＡ３、Ａ４の場合は信号レベルが小さいため、増幅率Ａ３の第３の基準レベルおよび増幅率Ａ４の第４の基準レベルのサンプリング時にはアップダウンカウンタＵＤ１１、ＵＤ１２によるダウンカウントが行われるようにして、デジタルＣＤＳにて信号成分が検出されるようにされている。

次に、読み出し信号ＲＥＡＤｎが印加された後、切替信号ＳＥＴ−Ａ８、ＳＥＴ−Ａ４、ＳＥＴ−Ａ２が順次立ち下がることで、カラム増幅回路５０ａの増幅率がＡ４→Ａ３→Ａ２→Ａ１という順序で切り替えられる。

この時、基準電圧ＶＲＥＦのレベルがＡＤ変換の飽和レベルよりも少しだけ小さな値に設定される。そして、カラム増幅回路５０ａの増幅率がＡ４の時にセットパルスＳＥＴ−Ｇ８がフリップフロップＦ１−８のセット端子に印加され、カラム増幅回路５０ａの増幅率がＡ３の時にセットパルスＳＥＴ−Ｇ４がフリップフロップＦ１−４のセット端子に印加され、カラム増幅回路５０ａの増幅率がＡ２の時にセットパルスＳＥＴ−Ｇ２がフリップフロップＦ１−２のセット端子に印加される。

ここで、基準電圧ＶＲＥＦのレベルがＡＤ変換の飽和レベルよりも少しだけ小さな値に設定されているので、増幅率Ａ４の信号レベルの出力電圧Ｖｏｕｔ２が飽和していると、コンパレータＰＡの出力電圧がハイレベルになり、フリップフロップＦ１−８に論理値‘１’が取り込まれる。一方、増幅率Ａ４の信号レベルの出力電圧Ｖｏｕｔ２が飽和していないと、コンパレータＰＡの出力電圧がロウレベルになり、フリップフロップＦ１−８に論理値‘０’が取り込まれる。

また、増幅率Ａ３の信号レベルの出力電圧Ｖｏｕｔ２が飽和していると、コンパレータＰＡの出力電圧がハイレベルになり、フリップフロップＦ１−４に論理値‘１’が取り込まれる。一方、増幅率Ａ３の信号レベルの出力電圧Ｖｏｕｔ２が飽和していないと、コンパレータＰＡの出力電圧がロウレベルになり、フリップフロップＦ１−４に論理値‘０’が取り込まれる。

また、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が飽和していると、コンパレータＰＡの出力電圧がハイレベルになり、フリップフロップＦ１−２に論理値‘１’が取り込まれる。一方、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が飽和していないと、コンパレータＰＡの出力電圧がロウレベルになり、フリップフロップＦ１−２に論理値‘０’が取り込まれる。

そして、フリップフロップＦ１−２、Ｆ１−４、Ｆ１−８に論理値 ‘１’が取り込まれた場合、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２は飽和しているので、この信号レベルの増幅率はＡ１と判断することができる。フリップフロップＦ１−２に論理値‘０’が取り込まれた場合、増幅率Ａ３の信号レベルの出力電圧Ｖｏｕｔ２が飽和し、増幅率Ａ２の信号レベルの出力電圧Ｖｏｕｔ２が飽和していないので、この信号レベルの増幅率はＡ２と判断することができる。フリップフロップＦ１−４に論理値‘０’が取り込まれた場合、増幅率Ａ４の信号レベルの出力電圧Ｖｏｕｔ２が飽和し、増幅率Ａ３の信号レベルの出力電圧Ｖｏｕｔ２が飽和していないので、この信号レベルの増幅率はＡ３と判断することができる。フリップフロップＦ１−８に論理値‘０’が取り込まれた場合、増幅率Ａ４の信号レベルの出力電圧Ｖｏｕｔ２が飽和していないので、この信号レベルの増幅率はＡ４と判断することができる。

そして、信号レベルの増幅率がＡ１と判断された場合、カラム増幅回路５０ａの増幅率がＡ１に切り替えられ、信号レベルの増幅率がＡ２と判断された場合、カラム増幅回路５０ａの増幅率がＡ２に切り替えられ、信号レベルの増幅率がＡ３と判断された場合、カラム増幅回路５０ａの増幅率がＡ３に切り替えられ、信号レベルの増幅率がＡ４と判断された場合、カラム増幅回路５０ａの増幅率がＡ４に切り替えられる。

そして、信号レベルの出力電圧Ｖｏｕｔ１がＡ１〜Ａ４のいずれかの増幅率にて増幅されることにより、信号レベルの出力電圧Ｖｏｕｔ２が生成され、コンパレータＰＡに入力される。そして、コンパレータＰＡの比較結果に基づいてアップダウンカウンタＵＤ１１、ＵＤ１２がアップカウントされることによりＣＤＳにて信号成分が検出される。

ここで、信号レベルの検出時にフリップフロップＦ１−２、Ｆ１−４、Ｆ１−８に記憶されている値に基づいてカラム増幅回路５０ａの増幅率Ａ１〜Ａ４を切り替え、増幅率Ａ１〜Ａ４のうちのいずれかの信号レベルの出力電圧Ｖｏｕｔ２との比較しかコンパレータＰＡで行われないようにすることで、増幅率Ａ１〜Ａ４が４段階に切り替えられる場合においても、各画素ＰＣｎの信号レベルのＡＤ変換動作を１回で済ませることができる。

なお、上述した第１８実施形態では、増幅率Ａ１、Ａ２で増幅された信号についてはアナログＣＤＳにて信号成分を検出し、増幅率Ａ３、Ａ４で増幅された信号についてはデジタルＣＤＳにて信号成分を検出する例について説明したが、増幅率Ａ１で増幅された信号についてはアナログＣＤＳにて信号成分を検出し、増幅率Ａ２〜Ａ４で増幅された信号についてはデジタルＣＤＳにて信号成分を検出するようにしてもよい。あるいは、増幅率Ａ１〜Ａ３で増幅された信号についてはアナログＣＤＳにて信号成分を検出し、増幅率Ａ４で増幅された信号についてはデジタルＣＤＳにて信号成分を検出するようにしてもよい。あるいは、増幅率Ａ１〜Ａ４で増幅された信号についてデジタルＣＤＳにて信号成分を検出するようにしてもよい。

また、上述した第１８実施形態では、図２６の固体撮像装置について増幅率がＡ１、Ａ２の２段階で切り替られるのをＡ１〜Ａ４の４段階で切り替られるように変更した場合を例にとって説明したが、図２８の固体撮像装置について増幅率がＡ１、Ａ２の２段階で切り替られるのをＡ１〜Ａ４の４段階で切り替られるように変更するようにしてもよい。

また、上述した実施形態では、デジタルCDS処理として信号の基準レベルと信号レベルの差を演算する回路にアップダウンカウンタを用いた。他に、基準レベルと信号レベルを別々のラインメモリに保持し、読み出した出力信号の差分を演算する回路を設けてもよい。また、基準レベルをアップカウンタでカウントし、カウント値を反転させる制御信号により値を反転させ、その後、信号レベルをアップカウントすることで２の補数を使ったカウンタ型の演算処理回路を設けるようにしてもよい。

また、上述した実施形態では、増幅率をＡ１、Ａ２の２段階またはＡ１〜Ａ４の４段階に切り替える例について説明したが、２段階以上の任意の段階で増幅率を切り替える方法に適用してもよい。

ＰＣ、ＰＣｎ、ＰＣｎ＋１ 画素、Ｔａ 行選択トランジスタ、Ｔｂ、Ｔｆ１、Ｔｆ２ 増幅トランジスタ、Ｔｃ リセットトランジスタ、Ｔｄ 読み出しトランジスタ、Ｔｅ１、Ｔｅ２ 負荷トランジスタ、ＴＬ 定電流トランジスタ、ＰＤ フォトダイオード、ＦＤ フローティングディフュージョン、Ｖｌｉｎ 垂直信号線、Ｈｌｉｎ 水平制御線、Ｖｇ１、Ｖｇ２、ＶＴＬ バイアス電源、Ｔｓｃ１、Ｔｓｃ２、Ｔｓｃ１−１、Ｔｓｃ２−１、Ｔｓｃ４−１、Ｔｓｃ８−１、Ｔｓｃ２−１、Ｔｃｐ、Ｔｃｐ１、Ｔｃｐ２、Ｔｃｐ１１、Ｔｃｐ１２ スイッチトランジスタ、ＯＰ、ＯＰ１、ＯＰ２ オペアンプ、ＰＡ、ＰＡ１〜ＰＡ３、１１ コンパレータ、Ｃ１、Ｃ３、Ｃ２−１、Ｃ２−２、Ｃ２−４、Ｃ２−８、Ｃ１１〜Ｃ１３、Ｃ２１〜Ｃ２３、Ｃ３１、Ｃ３２ コンデンサ、Ｖ、Ｖ１〜Ｖ４、Ｖ１１、Ｖ２１ インバータ、ＵＤ、ＵＤ１、ＵＤ２、ＵＤ１１、ＵＤ１２、ＵＤ２１ アップダウンカウンタ、Ｎ１、Ｎ２、Ｎ１１、Ｎ１４、Ｎ１５、Ｎ２１、Ｎ２２、Ｎ２４、Ｎ２５、Ｎ５２ 論理積回路、ＬＭ１、ＬＭ２、ＬＭ１１、ＬＭ１２、ＬＭ２１、６−１、６−２、３３、５３ ラインメモリ、１ 画素アレイ部、２ 行走査回路、３、３−１、３−２、３ａ、３ｂ、３−１ａ、３−２ａ、３−１ｂ、３−２ｂ、３−１ｂ´、３−２ｂ´、５０、５０ａ カラム増幅回路、４、４ａ、４ｂ、４ｃ、４ｄ、４−１、４−２、４−１ａ、４−２ａ、３１、３１ａ、４１、４１ａ、４１ｂ、５１、５１ａ サンプルホールド信号変換回路、５、５−１、５−２、３２、４２、５２ カラムＡＤＣ回路、７、７−１、７−２ カラム走査回路、８ タイミング制御回路、９、９−１、９−２ ＤＡコンバータ、１０、３５、５７〜５９ 乗算器、１２、ＳＷｓｆ１、ＳＷｓｆ２、ＳＷ１、ＳＷ２、３６、ＳＷ１１〜ＳＷ１５、４４、５６ スイッチ、１３、４３、５５ 減算器、３４、５４、ＳＥ１、ＳＥ２ ゲイン選択部、Ｆ１〜Ｆ４、Ｆ１−２、Ｆ１−４、Ｆ１−８ フリップフロップ、Ｎ１２、Ｎ１３、Ｎ１６、Ｎ１７、Ｎ２３、Ｎ２６、Ｎ５１、Ｎ５３ 論理和回路、Ｎ３１、Ｎ４１、Ｎ１−２、Ｎ１−４、Ｎ１−８ 否定論理和回路、４５〜４７ ゲイン切替制御部、６０ セレクタ、６１ カウンタ結合部、６２ リセット回路、６３ カウンタ入力遮断回路

Claims (14)

1. マトリックス状に画素が配置された画素アレイ部と、
   各画素から読み出された単位画素の単位信号を少なくとも第１および第２の増幅率で増幅する画素アレイ部の端部に配置したカラム増幅回路とを備え、増幅した複数の信号を出力することを特徴とする固体撮像装置。
2. 前記複複数の出力信号を合成する合成部をさらに備えることを特徴とする請求項１に記載の固体撮像装置。
3. 前記合成部は、前記増幅率の小さな出力信号を増幅する増幅回路をさらに備えることを特徴とする請求項２に記載の固体撮像装置。
4. マトリックス状に画素が配置された画素アレイ部と、
   各画素から読み出された信号を画素アレイ部の端部に配置したカラム増幅回路と、少なくとも単位画素の単位信号を第１および第２の増幅率で切り換える増幅率切り換え回路と、増幅した複数の信号を記憶する複数のラインメモリとを備え、複数のラインメモリから読み出した複数の信号を出力することを特徴とする固体撮像装置。
5. 前記複数の信号を合成する合成部をさらに備えることを特徴とする請求項４に記載の固体撮像装置。
6. 前記合成部は、前記増幅率の小さな出力信号を増幅する増幅回路をさらに備えることを特徴とする請求項４に記載の固体撮像装置。
7. マトリックス状に画素が配置された画素アレイ部と、
   各画素から読み出された信号を画素アレイ部の端部に配置したカラム増幅回路と、
   少なくとも単位画素の単位信号を第１および第２の増幅率で切り換える増幅率切り換え回路と、
   増幅した複数の信号レベルの大きさを判定する信号レベル判定回路と、
   判定結果を保持する増幅率記憶回路と、
   カラム増幅回路で増幅した信号をアナログデジタル変換するためのコンパレータ回路と、
   コンパレータ出力のデジタル信号を加算もしくは減算する演算回路と、
   を備えることを特徴とする固体撮像装置。
8. 前記演算回路は、UP/Downカウント動作による減算処理ができるカウンタ回路と、
   デジタルデータを所定の制御信号によりbitを反転させることで減算処理ができるカウンタ回路と、2種類の信号を保存する複数のラインメモリとラインメモリから読み出した複数の信号を加減算する演算回路のいづれかを備えることを特徴とする請求項７に記載の固体撮像装置。
9. 前記演算回路の出力値を保存するためのラインメモリをさらに備えることを特徴とする請求項７に記載の固体撮像装置。
10. 増幅率の異なる複数の基準レベルの信号を、保存する複数の保存回路を更に有することを特徴とする請求項７に記載の固体撮像装置。
11. 前記ラインメモリに保存したデータを出力した信号は、前記増幅率記憶回路のデータに応じて、出力信号の増幅率を切り換えて出力する信号合成部をさらに備えることを特徴とする請求項１０に記載の固体撮像装置。
12. 前記合成部は、増幅率の小さな信号を増幅率の大きな信号に対してより大きく増幅するように切り換える合成回路を備えることを特徴とする請求項１１に記載の固体撮像装置。
13. 前記増幅率切り換え回路は、前記判定結果に応じて、増幅率を切り換える制御回路をさらに、
    備えることを特徴とする請求項１２に記載の固体撮像装置。
14. 前記合成部は、前記判定結果に応じて、前記出力信号の黒レベルを減算する切り換え回路を制御する切り換え回路をさらに、
    備えることを特徴とする請求項１１に記載の固体撮像装置。

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