JP2016036112A - 光電変換装置の駆動方法、光電変換装置、および撮像システム - Google Patents

Abstract

【課題】可変ゲイン増幅部において、増幅部の帰還経路に設けられた容量素子を切り替えるシーケンスによって発生するオフセット誤差を低減する光電変換装置の駆動方法、光電変換装置、および撮像システムを提供する。【解決手段】複数の容量を、増幅器の入出力ノード間に接続した状態において、増幅器の入出力ノード間を短絡させ、その後、少なくとも１つの容量を増幅器の入出力ノードから電気的に切り離した状態において、増幅器の出力が閾値を超える場合には、複数の容量を、増幅器の入出力ノードに電気的に接続する。【選択図】図２

Description

本発明は、光電変換装置の駆動方法に関し、特に、ゲイン可変の増幅器を備えた光電変換装置の駆動方法、光電変換装置、および撮像システムに関する。

撮像装置の分野においては、高いＳ／Ｎ比並びに広いダイナミックレンジが望まれる。特許文献１には、Ｓ／Ｎ比を良好に保ちながらダイナミックレンジを拡大するために、画素アレイの各列にゲイン可変の増幅部を設けることが記載されている。特許文献１にはさらに、増幅部の出力信号の信号レベルを検知した結果に基づいて、増幅部のゲインを設定することが記載されている。

増幅部の構成例として、増幅器の帰還経路に、互いに容量値が異なる容量素子が並列に設けられた構成が記載されており（図１４）、帰還経路に電気的に接続された容量素子を切り替えることで、増幅部のゲインを切り替えることが記載されている。

特開２００５−１７５５１７号公報

しかしながら、特許文献１には、帰還経路に設けられた容量素子をいかなるシーケンスによって切り替えるかについては記載がない。発明者は、帰還経路に設けられた容量素子の接続を切り替えるシーケンスによっては、オフセット誤差が生じることを見出した。

本発明は、上述の問題を改善することを目的とする。

複数の画素が行列状に配された画素アレイと、各々が、前記画素アレイの列に対応して設けられた複数の列信号処理部と、を有し、
前記複数の列信号処理部の各々は、増幅器と、前記増幅器の入出力ノード間に設けられた第１の容量と、前記第１の容量と並列に設けられた第２の容量と、を備え、前記画素アレイから出力された信号を増幅する列増幅部と、を有する光電変換装置の駆動方法であって、前記第１および前記第２の容量を、ともに前記増幅器の入出力ノード間に電気的に接続した状態において、前記増幅器の入出力ノード間を短絡させ、その後、前記第１または第２の容量を前記増幅器の入出力ノードから電気的に切り離した状態において、前記増幅器の出力が閾値を超える場合には、前記第１および第２の容量を、前記増幅器の入出力ノードに電気的に接続することを特徴とする。

本発明によれば、増幅部のゲインを切り替える場合に生じるオフセット誤差を低減できる。

光電変換装置の構成例を示すブロック図である。 列信号処理部の構成例を示す図である。 実施形態１に係る動作を説明するためのタイミング図である。 列増幅部の構成例を示す図である。 列増幅部の増幅率の設定例を示す図である。 光電変換装置の構成例を示すブロック図である。 列信号処理部の構成例を示す図である。 実施形態３に係る動作を説明するためのタイミング図である。 アンプ部および列出力制限部の構成を示す等価回路図である。 アンプ部および列出力制限部の構成を示す等価回路図である。 実施形態４に係る動作を説明するためのタイミング図である。 撮像システムの構成例を示すブロック図である。

（実施形態１）
図１（ａ）は、本実施形態に係る光電変換装置の構成例を示すブロック図である。光電変換装置は、複数の画素１００が行列状に設けられた画素アレイ１０２を備え、画素アレイの各列にゲイン可変の列増幅部１０３およびアナログメモリ２０１を備える。さらに、各列増幅部１０３に対応して、列比較部１０５、列制御部１０６、およびデジタルメモリ１０８を備える。光電変換装置はさらに、画素１００を行単位で制御する垂直走査部１０１と、比較信号を生成する比較信号生成部１０４と、デジタルメモリ１０８およびアナログメモリ２０１を制御する水平走査部１０９と、を備える。さらに、アナログメモリ２０１から出力された信号をバッファして出力する出力バッファ２０２を備えても良い。本実施形態において、列増幅部１０３、アナログメモリ２０１、列比較部１０５、列制御部１０６およびメモリ１０８を列信号処理部と称する。

画素１００から出力された信号は、列増幅部１０３で増幅される。列増幅部１０３の出力ノードは、列比較部１０５およびアナログメモリ２０１の入力ノードに接続される。列比較部１０５は、列増幅部１０３から出力された信号と、比較信号生成部１０４から供給された比較信号とを比較し、その結果を比較結果信号として列制御部１０６に出力する。列制御部１０６は、比較結果信号をデジタルメモリ１０８に供給するとともに、比較結果信号に応じて増幅率設定信号ＡＴＴを列増幅部１０３に供給する。列増幅部１０３は、増幅率設定信号ＡＴＴによって、そのゲインが設定される。水平走査部１０９によって各列のデジタルメモリ１０８およびアナログメモリ２０１が選択され、それぞれに保持された信号が後段の回路へと出力される。以下で説明する各スイッチは、制御信号がハイレベルの時にオンし、制御信号がローレベルの時にオフするものとする。

図１（ｂ）は、画素１００の構成例を示す等価回路図である。画素１００は、光電変換素子であるフォトダイオードＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＥＳ、増幅トランジスタＳＦ、および選択トランジスタＳＥＬを含む。信号ＰＴＸにより転送トランジスタＴＸがオンすると、フォトダイオードＰＤで生成した電荷は、増幅トランジスタＳＦのゲートノードに存在する容量に転送される。このノードを浮遊拡散部ＦＤと呼ぶ。増幅トランジスタＳＦは、信号ＰＳＥＬにより選択トランジスタがオンすると、不図示の電流源とともにソースフォロワ回路を構成し、浮遊拡散部ＦＤに保持された電荷量に応じた電圧信号を出力する。電流源は、一般に複数の画素１００に共通に設けられる。リセットトランジスタＲＥＳは、信号ＰＲＥＳによって制御され、浮遊拡散部ＦＤに保持された電荷を電源に排出する。

列増幅部１０３、列比較部１０５、および列制御部１０６の構成例を図２に示す。列増幅部１０３の入力ノードＶＩＮは、画素１００の出力ＯＵＴおよび先述の電流源に接続される。列増幅部１０３は、入力容量Ｃ０、アンプ部ａｍｐ、フィードバック容量Ｃｆ１、Ｃｆ２、スイッチＳｆ２、列増幅部リセットスイッチＳｒ、およびＯＲ回路ＯＲ１を含む。アンプ部ａｍｐは、本例では差動増幅器である。フィードバック容量Ｃｆ１、Ｃｆ２は、増幅器であるアンプ部ａｍｐの入出力ノード間に設けられる。ＯＲ回路ＯＲ１は、列制御部１０６から出力された信号ＡＴＴと、不図示のタイミング制御部から出力された信号ＰＣＦＲとの論理和に対応する信号を出力して、スイッチＳｆ２のオンまたはオフを切り替える。スイッチＳｒは、信号ＰＣ０Ｒによってオンまたはオフが切り替えられる。列増幅部１０３の増幅率は、アンプ部ａｍｐの帰還経路に接続された容量値と、入力容量Ｃ０の容量値との比で決まる。スイッチＳｆ２がオンしている場合には、列増幅部１０３のゲインは−｛Ｃ０／（Ｃｆ１＋Ｃｆ２）｝となり、スイッチＳｆ２がオフしている場合には、列増幅部のゲインは−（Ｃ０／Ｃｆ１）となる。本例では、入力容量Ｃ０、フィードバック容量Ｃｆ１、Ｃｆ２の容量値をそれぞれＣ０、Ｃ０、３・Ｃ０とする。つまり、スイッチＳｆ２がオンしている場合にはゲインが１／４倍となり、スイッチＳｆ２がオフの場合にはゲインが１倍となる。ここでは、スイッチＳｆ２が、アンプ部ａｍｐの反転入力端子とフィードバック容量Ｃｆ２との間に設けられた例を示した。しかし、スイッチＳｆ２を、アンプ部ａｍｐの出力端子とフィードバック容量Ｃｆ２との間の経路に、フィードバック容量Ｃｆ１およびスイッチＳｒと並列に設けても良い。また、フィードバック容量Ｃｆ２の両側に、互いに同相の信号で制御されるスイッチを設けても良い。

列比較部１０５は、両入力ノードに容量が接続された比較器ｃｏｍｐを含む。列増幅部１０３の出力は、容量を介して比較器ｃｏｍｐの一方の入力ノードに入力され、比較信号ＶＲＭＰは別の容量を介して比較器ｃｏｍｐの他方の入力ノードに入力される。比較器ｃｏｍｐから出力された比較結果信号は、列制御部１０６に供給される。

図３は、本実施形態に係る動作を説明するためのタイミング図である。図では、画素１００に供給される信号のほか、列増幅部１０３、列比較部１０５、列制御部１０６に係る信号を示している。（ａ）は、列増幅部１０３から出力された信号ＶＯＵＴが、閾値を下回る場合の動作を示し、（ｂ）は、列増幅部１０３から出力された信号ＶＯＵＴが、閾値を上回る場合の動作を示す。（ａ）は、例えば、信号が読み出される画素に対してそれほど強くない光が入射した場合（低輝度条件）であり、（ｂ）は、例えば、信号が読み出される画素に対して強い光が入射した場合（高輝度条件）である。例えば、（ｂ）において画素に入射する光量は、（ａ）において画素に入射する光量よりも大きい。

列増幅部１０３から出力された信号ＶＯＵＴが、閾値を下回る場合の動作を説明する。

時刻ｔ１に信号ＰＳＥＬがハイレベルになると、選択トランジスタＳＥＬがオンし、増幅トランジスタＳＦが不図示の電流源とともにソースフォロワ回路として動作する。同じく時刻ｔ１に、信号ＰＲＥＳがハイレベルになると、リセットトランジスタＲＥＳがオンし、浮遊拡散部ＦＤの電位がリセットされる。

時刻ｔ１に信号ＰＣ０ＲおよびＰＣＦＲがハイレベルになると、スイッチＳｒ、Ｓｆ２がオンすることで、アンプ部ａｍｐの入出力ノード間が短絡されるとともに、フィードバック容量Ｃｆ２の両ノードが短絡される。この結果、フィードバック容量Ｃｆ１およびＣｆ２の両ノードがアンプ部ａｍｐの出力によってリセットされる。このとき、アンプ部ａｍｐはボルテージフォロワ回路として動作する。

時刻ｔ２に信号ＰＲＥＳがローレベルになり、リセットトランジスタＲＥＳがオフする。これにより、浮遊拡散部ＦＤをリセットしたことに伴うノイズに対応する信号が画素から出力され、列増幅部の入力ＶＩＮに現れる。

時刻ｔ３に信号ＰＣＦＲがローレベルになり、フィードバック容量Ｃｆ２がアンプ部ａｍｐの帰還経路から電気的に切り離される。

時刻ｔ４に信号ＰＣ０Ｒがローレベルになり、スイッチＳｒがオフすると、列増幅部１０３のゲインは−（Ｃ０／Ｃｆ１）となる。

時刻ｔ５から時刻ｔ６にかけて信号ＰＴＸがオンになると、フォトダイオードＰＤに蓄積されていた電荷が浮遊拡散部ＦＤに転送される。これに伴って、画素の出力、すなわちＶＩＮが変化する。

時刻ｔ６に、比較信号ＶＲＭＰが閾値ＶＴＨに変化する。図３（ａ）に示すように、列増幅部１０３の出力が閾値ＶＴＨを下回る場合、すなわち低輝度信号が列比較部１０５に入力された場合には、信号ＡＴＴはローレベルを維持するので、スイッチＳｆ２はオフ状態を維持する。つまり、列増幅部１０３のゲインは−（Ｃ０／Ｃｆ）に保たれる。一方、図３（ｂ）に示すように、列増幅部１０３の出力が閾値ＶＴＨを上回る場合、すなわち高輝度信号が列比較部１０５に入力された場合には、信号ＡＴＴはハイレベルに遷移する（時刻ｔ７）。これにより、スイッチＳｆ２がオンして、列増幅部１０３のゲインが−｛Ｃ０／（Ｃｆ１＋Ｃｆ２）｝に切り替わるので、列増幅部１０３の出力ＶＯＵＴが減衰する。閾値ＶＴＨは、例えば列増幅部１０３の入力の飽和レベルに相当する値であって、これを上回る信号は飽和レベルであると判断することができる。

時刻ｔ８に、比較信号ＶＲＭＰが初期値に戻った後も、列制御部は、信号ＡＴＴの論理レベルを維持する。

比較信号ＶＲＭＰが初期値に戻った後、時刻ｔ９までの間に、列増幅部１０３の出力ＶＯＵＴがアナログメモリ２０１に保持されるとともに、信号ＡＴＴがデジタルメモリ１０８に保持される。その後、アナログメモリ２０１に保持された信号を読み出すとともに、デジタルメモリ１０８に保持された信号を読み出すことにより、アナログメモリ２０１から読み出された信号が、どちらのゲインで増幅された信号であるのかを、後段の回路で判別できる。

上述のように動作させることで、画素１００から出力された信号を適切なゲインで増幅することができるので、高いＳ／Ｎ比および広いダイナミックレンジを実現することができる。

本実施形態では、二つのフィードバック容量Ｃｆ１、Ｃｆ２を、ともにアンプ部ａｍｐの帰還経路に電気的に接続された状態でリセットし、その後、一方だけを帰還経路から切り離している。そして、画素１００から出力された信号が閾値を上回る場合に、列増幅部１０３のゲインを下げるために、帰還経路から切り離したフィードバック容量を再び帰還経路に電気的に接続する。このため、列増幅部１０３のゲインを切り替える際に、信号に重畳するノイズを低減することができる。その理由を以下で詳細に説明する。

図３の時刻ｔ３〜ｔ４において、信号ＰＣ０Ｒがローレベルになることに先立って、信号ＰＣＦＲがローレベルになるため、アンプ部ａｍｐの反転入力ノードがアンプ部ａｍｐの出力によってリセットされた状態で、スイッチＳｆ２がオフされる。そのため、スイッチＳｆ２をオフすることによって生じたノイズは、アンプ部ａｍｐの出力によって打ち消される。つまり、ゲインを−（Ｃ０／Ｃｆ）としたときは、スイッチＳｆ２に起因するスイッチングノイズの影響が低減された状態にある。そして、列増幅部１０３の出力が閾値を上回る場合には、スイッチＳｆ２がオンされる。そのため、スイッチＳｆ２がオンされたことで発生するスイッチングノイズによる電荷は、二つのフィードバック容量Ｃｆ１、Ｃｆ２で分配されるので、スイッチングノイズの影響が低減される。

上記のとおり、本実施形態に依れば、オフセットが生じることを抑制しつつ、高いＳ／Ｎ比および広いダイナミックレンジを実現できる。

（実施形態２）
図４は、列増幅部１０３の別の構成例を示す等価回路図である。図２に示した列増幅部１０３の構成との相違点は、図２に示した構成よりもフィードバック容量の数が多い点と、入力容量とフィードバック容量の容量値が変更されている点である。本実施形態においては、６個のフィードバック容量が設けられており、その容量値は、それぞれＣ、Ｃ、２×Ｃ、４×Ｃ、８×Ｃ、および１６×Ｃである。また、入力容量の容量値を８×Ｃであるとする。

本構成において設定できる最大のゲインは、スイッチｓ０〜ｓ４がすべてオフであるときのゲインで、８×Ｃ／Ｃ＝８倍である。一方、本構成において設定できる最小のゲインは、スイッチｓ０〜ｓ４がすべてオンであるときのゲインで、８×Ｃ／（Ｃ＋Ｃ＋２×Ｃ＋４×Ｃ＋８×Ｃ＋１６×Ｃ）＝１／４倍である。本実施形態に係る構成に依れば、導通させるスイッチｓ０〜ｓ４の組み合わせを変えることにより、３通り以上のゲインに切り替えができる。

本実施形態における列増幅部１０３は、２ビットの信号ｒ＿ｇａｉｎによって４種類の設定が可能なプログラマブルゲイン増幅器としている。信号ＡＴＴがＬレベルである場合は、低輝度信号が列増幅部１０３に入力されたことを示し、信号ＡＴＴがＨレベルである場合は、高輝度信号が列増幅部１０３に入力されたことを示す。信号ＡＴＴがＬレベルである場合とＨレベルである場合の設定を図５に示す。図５は、信号ＡＴＴの各状態における信号ｒｇａｉｎと、スイッチｓ０〜ｓ４の状態を示す表である。例えば、設定ＡＴＴがＬレベルであって、信号ｒ＿ｇａｉｎが“０１”である場合には、スイッチｓ０、ｓ１がオンになり、スイッチｓ２〜ｓ４がオフになる。この時、列増幅部１０３のゲインは２倍になる。図５には、低輝度信号に対する列増幅部１０３のゲインは１倍、２倍、４倍、８倍の４通りのゲインが設定可能であり、高輝度信号に対する列増幅部１０３のゲインは１／４倍、１／２倍、１倍、２倍の４通りのゲインが設定可能な例を示している。信号ｒ＿ｇａｉｎによって決まる設定を００〜１１として、図５に示す表のようにスイッチｓ０〜ｓ４を制御することにより、信号ＡＴＴがＬレベルである場合とＨレベルである場合のゲイン比を１：１／４に保つことができる。

プロルラマブルゲインを決定する信号ｒ＿ｇａｉｎは、例えば撮影シーンの輝度情報や撮像システムによって設定されるＩＳＯ感度の値に応じて変更される。

本実施形態においては、スイッチｓ０〜ｓ４のそれぞれを、列制御部１０６の出力によって個別に制御できるようになっており、列制御部１０６の出力、あるいは信号ＰＣＦＲの少なくとも一方がハイレベルになることで、当該スイッチがオンするように構成される。

本実施形態に係る動作は、図３と同様の動作とすることができるので、説明を省略する。

本実施形態に依れば、実施形態１と同じく高いＳ／Ｎ比およびダイナミックレンジを実現できることに加えて、より多くのゲインを切り替えることができる。これにより、信号レベルに応じて列増幅部１０３のゲインを細かに切り替えることができるという利点がある。

（実施形態３）
図６は、本実施形態に係る撮像装置の構成を示すブロック図である。図１に示した撮像装置と共通する要素には同じ符号を付している。図１に示した撮像装置とは、比較信号生成部１０４、列比較部１０５、列カウンタ部１０７を用いて、列増幅部１０３から出力された信号をアナログデジタル変換（以下、ＡＤ変換）する点で異なる。つまり、本実施形態においては、列信号処理部ＣＰがＡＤ変換器を備える点で、先の実施形態とは異なる。

列増幅部１０３から出力された信号は、列比較部１０５において、参照信号生成部１０４から出力された比較信号ＶＲＭＰと比較される。比較信号ＶＲＭＰを時間に対して単調に変化させるとともに、列カウンタ部１０７にカウント動作を行わせる。これにより、列増幅部１０３の出力と比較信号ＶＲＭＰとの大小関係が逆転するまでに変化したカウント値が、列増幅部１０３から出力された信号に対応するデジタル信号となる。デジタルメモリ１０８は、列カウンタ部１０７のカウント値を保持する。そして、各列のデジタルメモリ１０８が水平走査部１０９によって選択されると、それぞれが保持していたカウント値がノードＤＯＵＴへと出力される。

図７は、列増幅部１０３、列比較部１０５および列制御部１０６の別の構成例を示す図である。図２に示した回路図との相違点を中心に説明する。本実施形態の列増幅部１０３は、アンプ部ａｍｐが差動増幅器ではない点が、図２に示した列増幅部１０３とは異なる。

本実施形態に係る列比較部１０５は、列出力制限部１１０を含む。列出力制限部１１０は、列増幅部１０３の出力ＶＯＵＴが、所定の電位を超えて変化しないようにクリップ電圧ＶＣＬＰに基づく電位に制限するクリップ回路を含む。上述の各実施形態と同様に、本実施形態においても、列増幅部１０３の出力が閾値ＶＴＨを超えている場合に、列制御部１０６は信号ＡＴＴによって、列増幅部１０３のゲインをより低いゲインに切り替える。本実施形態では、それに加えて、列出力制限部１１０が動作して、出力ＶＯＵＴを制限しているか否かに応じても、信号ＡＴＴを切り替える。

図８は、本実施形態に係る動作を説明するためのタイミング図である。図６〜８を参照しながら、説明を行う。図８において、列増幅部１０３から出力される信号が低輝度信号である場合の、列増幅部１０３の出力、比較信号ＶＲＭＰ、および信号ＡＴＴを（ａ）に示す。一方、列増幅部１０３から出力される信号が高輝度信号である場合の、列増幅部１０３の出力、比較信号ＶＲＭＰ、および信号ＡＴＴを（ｂ）に示す。図８において、（ａ）にも（ｂ）にも共通する部分には、（ａ）も（ｂ）も付していない。

時刻ｔ１〜ｔ４までの動作は図３と同じであるので、説明を省略する。

時刻ｔ１０〜時刻ｔ１１に係る動作は、（ａ）、（ｂ）の両者に共通する。時刻ｔ１０において、比較信号生成部１０４は、比較信号ＶＲＭＰを、初期値から時間に対して単調増加させる。ある時刻において、比較信号ＶＲＭＰが列増幅部１０３の出力ＶＯＵＴを上回ると、列比較部１０５の出力の論理レベルが反転し、これを受けて列カウンタ部１０７のカウント動作が停止する。これにより、列増幅部１０３をリセットしたことに起因するノイズを含む信号がＡＤ変換される（図中のＮ＿ＡＤ）。カウント動作が停止した後、カウント値をデジタルメモリ１０８に転送する。

時刻ｔ１２に信号ＰＴＸがハイレベルになると、フォトダイオードＰＤに蓄積されていた電荷が浮遊拡散部ＦＤに転送される。この結果、列増幅部１０３の入力ノードＶＩＮの電位が低下し、列増幅部１０３の出力ＶＯＵＴのレベルが高くなる。（ａ）の場合には、列増幅部１０３の出力が、列出力制限部１１０によって制限されるほど高くないため、信号ＡＴＴはローレベルのままである。つまり、列増幅部１０３のゲインが保たれる。一方、（ｂ）の場合には、列増幅部１０３の出力が高すぎるので、列出力制限部１１０によって制限される。

時刻ｔ１３に列出力制限部１１０が列増幅部１０３の出力を制限し始めたことを受けて、列制御部１０６は、信号ＡＴＴをハイレベルに切り替える。これにより、スイッチＳｆ２がオンするので、列増幅部１０３のゲインが１倍から１／４倍に低下する。

その後、信号ＰＴＸがローレベルになった後、時刻ｔ１４に、比較信号生成部１０４は、比較信号ＶＲＭＰを時間に対して単調に増加させる。比較信号ＶＲＭＰの時間に対する変化率は、時刻ｔ１０〜ｔ１１の期間と同じであることが好ましい。ある時刻において、比較信号ＶＲＭＰが列増幅部１０３の出力ＶＯＵＴを上回ると、列比較部１０５の出力の論理レベルが反転し、これを受けて列カウンタ部１０７のカウント動作が停止する。これにより、光電変換部で生成された電荷に基づく光信号がＡＤ変換される（図中のＳ＿ＡＤ）。カウント動作が停止した後、カウント値をデジタルメモリ１０８に転送する。例えば不図示の信号処理部を用いて、時刻ｔ１０〜ｔ１１に係る動作で得られたデジタル信号と、時刻ｔ１４〜ｔ１５に係る動作で得られたデジタル信号との差分を取ることによりＣＤＳ処理が行われ、列増幅部１０３をリセットしたことに起因するノイズを低減することができる。

列制御部１０６は、列出力制限部１１０が、列増幅部１０３の出力を制限したか否かを示す識別信号を、デジタルメモリ１０８に保持させる。後段の回路は、この識別信号により、得られたデジタル信号が、列増幅部１０３がどちらのゲイン設定によるものであったかを識別することができる。

本実施形態においても、先の各実施形態と同様に、フィードバック容量Ｃｆ１およびＣｆ２をともにリセットした後、フィードバック容量Ｃｆ２をアンプａｍｐの帰還経路から切り離す。その後、列増幅部１０３の出力が列出力制限部１１０によって制限されると、フィードバック容量Ｃｆ２をアンプａｍｐの帰還経路に再び接続する。このため、スイッチＳｆ２がオンされたことで発生するスイッチングノイズによる電荷は、二つのフィードバック容量Ｃｆ１、Ｃｆ２で分配されるので、スイッチングノイズの影響が低減される。

なお、列増幅部１０３として１入力のアンプ部ａｍｐを用いる例を説明したが、実施形態１や２の列増幅部１０３を用いても良い。

（実施形態４）
図９は、アンプ部ａｍｐと、列出力制限部１１０のより詳細な構成を示す等価回路図である。

アンプ部ａｍｐは、４個のトランジスタＭ１〜Ｍ４からなるソース接地増幅回路である。ＮＭＯＳトランジスタＭ４は、ソース接地増幅回路における増幅トランジスタであって、そのゲートが、アンプ部ａｍｐによって増幅されるべき信号を受ける。ＮＭＯＳトランジスタは、ＮＭＯＳトランジスタＭ４と直列に接続されたゲート接地トランジスタである。ＰＭＯＳトランジスタＭ１およびＭ２は、カスコード接続された定電流負荷となる。本例では、４μＡの電流を供給できるものとする。ＰＭＯＳトランジスタＭ１、Ｍ２、およびＮＭＯＳトランジスタＭ３のゲートに与えられる電圧ＶＢＰＢ、ＶＢＰＧ、およびＶＢＮＧは、対応するトランジスタの動作点を決めるためのバイアス電圧である。

列出力制限部１１０はトランジスタＭ５〜Ｍ７を含んでなる。ＰＭＯＳトランジスタＭ５は、クリップトランジスタとして機能する。ＰＭＯＳトランジスタＭ５のソースは出力ノードＶＯＵＴに接続され、ドレインはＮＭＯＳトランジスタＭ６を介してＧＮＤに接続されるとともに、ＮＭＯＳトランジスタＭ７のゲートおよび判定値出力部１１２に接続される。ＰＭＯＳトランジスタＭ５のゲートには、クリップ電圧ＶＣＬＰが与えられる。ＮＭＯＳトランジスタＭ６は、ＰＭＯＳトランジスタＭ５がオンした際に定電流をシンクする負荷として機能するトランジスタで、その動作点はバイアス電圧ＶＢＮＢによって決定される。本例では、ＮＭＯＳトランジスタＭ６は１μＡの電流を供給できるものとする。ＮＭＯＳトランジスタＭ７のドレインは出力ノードＶＯＵＴに接続され、ソースはＧＮＤに接続される。判定値出力部１１２は２段のインバータ回路を含む。判定値出力部１１２から出力された信号は列制御部１０６に入力される。

次に、本実施形態に係る列出力制限部１１０の動作を説明する。アンプ部ａｍｐの出力が十分に低いときには、ＰＭＯＳトランジスタＭ５はオフ状態である。このとき、ＮＭＯＳトランジスタＭ６はオンであるため、ＮＭＯＳトランジスタＭ７のゲート電圧はほぼＧＮＤレベルとなる。したがって、ＮＭＯＳトランジスタＭ７もオフ状態である。したがって、ＰＭＯＳトランジスタＭ５、ＮＭＯＳトランジスタＭ７がともにオフ状態であるので、列出力制限部１１０は、アンプ部ａｍｐの出力に対して実質的に影響しない。

仮に、高輝度信号がアンプ部ａｍｐに入力され、ＶＯＵＴの電位が上がった場合を考える。ＰＭＯＳトランジスタＭ５のソース電圧、すなわちＶＯＵＴの電位、が、クリップ電圧ＶＣＬＰで決まる閾値を超えると、ＰＭＯＳトランジスタＭ５がオン状態となる。これと同時に、ＮＭＯＳトランジスタＭ７のゲート電圧も上がり、ＮＭＯＳトランジスタＭ７もオン状態となる。この結果、アンプ部ａｍｐの負荷電流源Ｍ１、Ｍ２からソースされる電流がＮＭＯＳトランジスタＭ３、Ｍ４以外に出力制限部１１０へもシンクされることになり、アンプ部ａｍｐの出力は、値以上には上がらない、いわゆるクリップ状態となる。このようにして、アンプ部ａｍｐの出力を制限することができる。

判定値出力部１１２は、２段のインバータで構成されており、ＮＭＯＳトランジスタＭ７のゲート電圧が上昇したこと示す信号を出力する。この信号は、言い換えると、ＰＭＯＳトランジスタＭ５による出力制限がアクティブであることを示す信号を出力する。この信号を受けた列制御部１０６は、後段の回路に対して、クリップ動作が行われたこと、すなわちアンプ部ａｍｐの出力を制限したことを示す信号を伝達する。

図１０に、出力制限部のさらに別の構成を示す。この構成においては、アンプ部ａｍｐの出力制限が行われるためのしきい値であるクリップ電圧を２種類設定できる。第１のクリップトランジスタであるＰＭＯＳトランジスタＭ５に与えられる第１のクリップ電圧ＶＣＬＰと、第２のクリップトランジスタであるＰＭＯＳトランジスタＭ１２に与えられる第２のクリップ電圧ＶＣＬＰ２は、ＶＣＬＰ＜ＶＣＬＰ２の関係にある。

図１０に示す列出力制限部１１０はトランジスタＭ５〜Ｍ１２を含んでなる。ＰＭＯＳトランジスタＭ５のソースは出力ノードＶＯＵＴに接続され、ドレインはＮＭＯＳトランジスタＭ６を介してＧＮＤに接続されるとともに、ＮＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ９のゲートに接続される。さらに、ＰＭＯＳトランジスタＭ５のゲートは、ＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１１からなるインバータ回路の出力と接続される。ＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１１からなるインバータ回路は、信号ＰＣＬＰ＿ＥＮに応じて、クリップ電圧ＶＣＬＰまたは電源電圧をＰＭＯＳトランジスタＭ５のゲートに供給する。ＮＭＯＳトランジスタＭ６は、ＰＭＯＳトランジスタＭ５がオンした際に定電流をシンクする負荷として機能するトランジスタで、その動作点はバイアス電圧ＶＢＮＢによって決定される。本例では、ＮＭＯＳトランジスタＭ６は１μＡの電流を供給できるものとする。ＮＭＯＳトランジスタＭ７のドレインは出力ノードＶＯＵＴに接続され、ソースはＧＮＤに接続される。

ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９は、図９における２段インバータ回路のうちの初段のインバータ回路に相当する。

図１１は、図１０に示した回路を用いた場合の動作を説明するためのタイミング図である。図１１は、信号ＰＪＤＧおよびＰＣＬＰ＿ＥＮが追加された点を除いては、図８と同じである。そのため、図８と同じ動作については説明を適宜省略する。図８に示した図６〜１１を参照しながら説明を行う。

信号ＰＣＬＰ＿ＥＮは、列増幅部１０３のリセットが完了する時刻ｔ４よりも後に、時刻ｔ１６にハイレベルになり、これにより、ＰＭＯＳトランジスタＭ５のゲート電圧はＶＣＬＰになる。この時点では、ＰＭＯＳトランジスタＭ５およびＭ１２はともにクリップトランジスタとして機能できる状態にあるが、ＶＣＬＰ２＞ＶＣＬＰの関係から、ＰＭＯＳトランジスタＭ５の方が有効である。

信号ＰＴＸをハイレベルにする時刻ｔ１２に先立って、時刻ｔ１７から信号ＰＪＤＧをハイレベルとすることにより、ＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ９で構成されたインバータ回路の出力は、ハイインピーダンス状態となる。この結果、インバータ回路の出力は寄生容量によってハイレベルに保持される。

時刻ｔ１２から、列増幅部１０３に高輝度信号が入力されると、ＰＭＯＳトランジスタＭ５がオンする。これにより、ＮＭＯＳトランジスタＭ７およびＭ９のゲート電圧が上昇し、トランジスタＭ８、Ｍ９で構成されたインバータの出力はローレベルに反転する。この信号に基づいて、列制御部１０６が信号ＡＴＴをハイレベルにする。そして、ＡＤ変換が開始される時刻ｔ１４よりも前の時刻ｔ１８に信号ＰＣＬＰ＿ＥＮ、ＰＪＤＧをローレベルとすることにより、ＰＭＯＳトランジスタＭ５と判定値出力部１１２は非動作状態にして、ＰＭＯＳトランジスタＭ１２のみを有効にする。

これは、ＰＭＯＳトランジスタＭ５をより確実にオフするのに有効である。仮に、ＰＭＯＳトランジスタＭ５のゲートにクリップ電圧ＶＣＬＰが与えられた状態で、ＶＯＵＴの電位がクリップ電圧ＶＣＬＰで決まるしきい値電圧に対しわずかに低い場合には、ＰＭＯＳトランジスタＭ５がサブスレッショルド領域で動作してしまう。ＰＭＯＳトランジスタＭ５がサブスレッショルド動作をしていると、アンプ部ａｍｐの出力が正しい値とならない恐れがある。そこで、上記のようにすることで、ＰＭＯＳトランジスタＭ５を確実にオフ状態にできる。

（実施形態５）
図１２は、撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子１００、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１００及び映像信号処理部８３０を有する。撮像素子１００は、先の各実施形態で説明した光電変換装置が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１００の、複数の画素が２次元状に配列された画素部１０に結像させ、被写体の像を形成する。撮像素子１００は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１０に結像された光に応じた信号を出力する。撮像素子１００から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードや感度を切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。ユーザの入力に応じて撮像システムの感度を切り替えると、この切り替えに応じて撮像素子１００の感度も切り替えられる。すなわち、システム制御部８６０は、撮像システム８００の感度を選択するための感度選択部としての機能を備え、選択された感度に応じて、撮像素子１００の感度が切り替えられる。

タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像素子１００及び映像信号処理部８３０の駆動タイミングを制御する。また、タイミング制御部８５０は、撮像素子１００の撮影感度を設定する感度設定部としても機能しうる。

１００ 画素
１０３ 列増幅部
１０５ 列比較部
１０６ 列制御部
１０４ 比較信号生成部
１１０ 列出力制限部
ＣＰ 列信号処理部

Claims (13)

1. 複数の画素が行列状に配された画素アレイと、
   各々が、前記画素アレイの列に対応して設けられた複数の列信号処理部と、を有し、
   前記複数の列信号処理部の各々は、
   増幅器と、
   第１の容量と、
   前記第１の容量と並列に設けられた第２の容量と、
   を備え、前記画素アレイから出力された信号を増幅する列増幅部と、
   を有する光電変換装置の駆動方法であって、
   前記第１および前記第２の容量を、ともに前記増幅器の入出力ノード間に電気的に接続した状態において、前記増幅器の入出力ノード間を短絡させ、
   その後、前記第１または第２の容量を前記増幅器の入出力ノードから電気的に切り離した状態において、
   前記増幅器の出力が閾値を超える場合には、前記第１および第２の容量を、前記増幅器の入出力ノードに電気的に接続すること
   を特徴とする光電変換装置の駆動方法。
2. 前記閾値は、前記増幅器の入力の飽和レベルであることを特徴とする請求項１に記載の光電変換装置の駆動方法。
3. 前記増幅器の出力が前記閾値を超える場合には、前記増幅器の出力が前記しきい値を超えないように制限することを特徴とする請求項１または２に記載の光電変換装置の駆動方法。
4. 前記増幅器の出力が前記しきい値を超えたか否かを示す信号を出力することを特徴とする請求項１〜３のいずれかに記載の光電変換装置の駆動方法。
5. 前記複数の列信号処理部の各々は、前記第１の容量および前記第２の容量とのうち、前記増幅器の入出力ノードに電気的に接続される容量を切り替えるスイッチ部を有することを特徴とする請求項１〜４のいずれかに記載の光電変換装置の駆動方法。
6. 前記複数の前記列信号処理部の各々がＡＤ変換器を有し、前記増幅器から出力された信号を前記ＡＤ変換器がＡＤ変換することを特徴とする請求項１〜５のいずれかに記載の光電変換装置の駆動方法。
7. 複数の画素が行列状に配された画素アレイと、
   各々が、前記画素アレイの列に対応して設けられた複数の列信号処理部と、を有し、
   前記複数の列信号処理部の各々は、
   増幅器と、
   第１の容量と、
   前記第１の容量と並列に設けられた第２の容量と、
   を備え、前記画素アレイから出力された信号を増幅する列増幅部とを有する光電変換装置であって、
   前記光電変換装置は
   前記第１および前記第２の容量を、ともに前記増幅器の入出力ノード間に電気的に接続した状態において、前記増幅器の入出力ノード間を短絡させ、
   その後、前記第１または第２の容量を前記増幅器の入出力ノードから電気的に切り離した状態において、
   前記増幅器の出力が閾値を超える場合には、前記第１および第２の容量を、前記増幅器の入出力ノードに電気的に接続すること
   を特徴とする光電変換装置。
8. 前記複数の列信号処理部の各々は、前記増幅器の出力を前記しきい値と比較する列比較部をさらに有することを特徴とする請求項７に記載の光電変換装置。
9. 前記複数の列信号処理部の各々は、前記増幅器の出力を制限するための出力制限部をさらに有し、
   前記増幅器の出力が前記しきい値を超える場合には、前記出力制限部が前記増幅器の出力を制限することを特徴とする請求項７または８に記載の光電変換装置。
10. 前記複数の列信号処理部の各々は、判定値出力部をさらに有し、前記出力制限部が前記増幅器の出力を制限したことを示す信号を出力することを特徴とする請求項９に記載の光電変換装置。
11. 前記複数の列信号処理部の各々は、前記第１の容量および前記第２の容量とのうち、前記増幅器の入出力ノードに電気的に接続される容量を切り替えるスイッチ部を有することを特徴とする請求項７〜１０のいずれかに記載の光電変換装置。
12. 前記複数の列信号処理部の各々がＡＤ変換器を有し、前記増幅器から出力された信号を前記ＡＤ変換器がＡＤ変換することを特徴とする請求項７〜１１のいずれかに記載の光電変換装置。
13. 請求項７〜１２のいずれかに記載の光電変換装置と、
    前記画素アレイに像を形成する光学系と、
    前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
    を特徴とする撮像システム。

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