JP6057931B2 - 光電変換装置及びそれを用いた撮像システム - Google Patents

Description

本発明は、光電変換装置及びそれを用いた撮像システムに関する。

特許文献１には、光電変換装置において、少なくとも２つの列の画素信号を加算平均して各画素の映像信号として出力することにより、読み出しを行う信号の列数を減少させる間引きを行うことが記載されている。特許文献１には、また、少なくとも２つの列のアンプの演算増幅器同士の負入力端子間に、接続又は非接続を切り替える画素混合スイッチ素子が設けられた構成が記載されている。画素混合スイッチをオンにすると、少なくとも２つの列の画素からの信号が加算平均される。この場合、間引きされた画素位置における信号として加算平均された信号が出力されるので、サンプリング周波数は低下しない。したがって、解像力の低下を防止し、折り返しノイズの発生を防止することができ、良質な画像が得られる旨が記載されている。

特開２００２−３２０１４６号公報

しかしながら、特許文献１に記載された光電変換装置において行われる加算平均の周期は単一であり、加算平均周期の異なる複数の水平加算平均モードで動作する光電変換装置は開示されていない。加算平均周期の異なる複数の水平加算平均モードを実現するために、特許文献１の光電変換装置に、列のアンプの間を接続又は非接続とする画素混合スイッチ素子をさらに付加すると、列のアンプの回路構成及びレイアウトが複雑になる。このような構成では、クロストークなどの影響による、画質の劣化が想定される。本発明は、このような問題に鑑みて、回路構成及びレイアウトが複雑になることを抑制しつつ、加算平均周期の異なる複数の水平加算平均モードで動作する光電変換装置を提供することを目的とする。

本発明に係る光電変換装置は、複数の画素が行列状に配置された画素アレイと、画素アレイの列ごとに設けられ、画素アレイの画素から出力される画素信号を伝送する画素出力線と、画素アレイの列ごとに設けられ、画素出力線から画素信号が入力される列信号処理部と、画素アレイの異なる列に対応する複数の画素出力線に出力された複数の画素信号を加算平均する第１の加算平均手段と、第１の加算平均手段よりも後段に配置され、画素アレイの異なる列に対応する複数の画素出力線に出力された複数の画素信号を加算平均する第２の加算平均手段と、を備え、列信号処理部は、増幅部を有し、第１の加算平均手段は、異なる列に対応する複数の画素出力線から増幅部に入力される信号を加算平均するように構成されており、第２の加算平均手段は、異なる列に対応する複数の増幅部から出力された信号を加算平均するように構成されており、第１の加算平均手段と第２の加算平均手段とにおいて、加算平均された信号を出力する列の周期が異なっている。
また、本発明に係る他の光電変換装置は、複数の画素が行列状に配置された画素アレイと、画素アレイの列ごとに設けられ、画素アレイの画素から出力される画素信号を伝送する画素出力線と、画素アレイの列ごとに設けられ、画素出力線から画素信号が入力される列信号処理部と、画素アレイの異なる列に対応する複数の画素出力線に出力された複数の画素信号を加算平均する第１の加算平均手段と、第１の加算平均手段よりも後段に配置され、画素アレイの異なる列に対応する複数の画素出力線に出力された複数の画素信号を加算平均する第２の加算平均手段と、を備え、列信号処理部は、画素信号が保持される複数の保持容量素子を含む保持部と、入力された画素信号と参照信号とを比較し、比較結果を示す信号を出力する比較部とを更に有し、比較部は、差動増幅器と、差動増幅器の入力端子と比較部の入力端子との間に接続された複数のクランプ容量素子とを含み、第１の加算平均手段は、異なる列に対応する複数の画素出力線と複数の保持容量素子との接続を切り替えるように構成されており、第２の加算平均手段は、異なる列に対応する複数の保持部の出力と複数のクランプ容量素子との接続を切り替えるように構成されており、第１の加算平均手段と第２の加算平均手段とにおいて、加算平均された信号を出力する列の周期が異なっている。

本発明によれば、回路構成及びレイアウトが複雑になることを抑制しつつ、加算平均周期の異なる複数の加算平均モードで動作する光電変換装置を提供することができる。

光電変換装置の構成を示すブロック図である。 画素の構成を示す等価回路図である。 増幅部の構成を示す等価回路図である。 非加重加算平均を説明する図である。 保持部の構成を示す等価回路図である。 加重加算平均を説明する図である。 比較部の構成を示す等価回路図である。 光電変換装置の動作を説明するためのタイミング図である。 光電変換装置の動作を説明するためのタイミング図である。 増幅部の構成を示す等価回路図である。 保持部の構成を示す等価回路図である。 比較部の構成を示す等価回路図である。 比較部の構成を示す等価回路図である。 撮像システムの構成を示すブロック図である。

図面を参照しつつ、本発明の実施形態を説明する。各図面を通じて同一の構成要素には同一の参照符号を付し、重複する構成要素についてはその説明を省略することもある。

＜第１の実施形態＞
（光電変換装置の構成）
図１は、第１の実施形態に係る光電変換装置１の構成を示すブロック図である。光電変換装置１は、複数の画素２が行列状に配された画素アレイ３と、列信号処理部４と、データ出力部５と、各列の画素２に接続された負荷電流源６とを含む。光電変換装置１は、画素アレイ３の列方向の上下には、列信号処理部４が配置される。ただし、図１は、画素アレイ３の下方向のみに列信号処理部４が配置された図面に省略されている。なお、本明細書で上方向又は下方向という場合は単に図面上での上下を示すだけのものであり、実際の素子レイアウトでの上下方向を限定することを意味するものではない。また、本明細書で水平及び垂直という場合は、それぞれ画素アレイ３における行方向及び列方向を意味する。

光電変換装置１は、さらに、画素２の動作を行単位で制御する垂直走査部７と、信号を読み出す列を選択する水平走査部８と、基準電圧生成部９と、参照信号生成部１０と、カウント部１１と、タイミング制御部１２とを含む。各列の画素２は、画素出力線１３を介して列信号処理部４及び負荷電流源６と接続される。負荷電流源６は、画素２を動作させるための電力を供給する。画素２はリセット時のノイズ電圧又は画素信号電圧を画素出力線１３を介して伝送し、列信号処理部４に出力する。

各列信号処理部４は、増幅部１４と、保持部１５と、ＡＤ変換部１６とを含む。画素出力線１３から列信号処理部４に入力された信号は増幅部１４で増幅され、保持部１５に保持される。保持部１５の出力はＡＤ変換部１６に接続される。基準電圧生成部９は増幅部１４に基準電圧を供給する。

ＡＤ変換部１６は、比較部１７と、書き込み用メモリ１８と、メモリ間転送スイッチ１９と、読み出し用メモリ２０とを含む。比較部１７は、参照信号生成部１０から供給される参照信号と保持部１５の出力とが入力され、比較結果を電圧信号として出力する。参照信号は、定電圧信号又は時間の経過とともに電圧が単調に増加又は減少するランプ信号である。カウント部１１は時間とともに変化するカウント値をカウント信号として各書き込み用メモリ１８に出力する。比較部１７に入力された参照信号と保持部１５の出力信号との大小関係が逆転すると、出力の論理レベル（ハイレベル又はローレベル）が反転する。書き込み用メモリ１８は、比較部１７の出力の論理レベルが反転すると、その時点にカウント部１１から供給されているカウント信号を保持する。このようにして、比較部１７はアナログ信号である入力信号をデジタルデータにＡＤ変換する。

書き込み用メモリ１８に保持されたカウント信号は、メモリ間スイッチ１９を介して読み出し用メモリ２０に転送される。水平走査部８によって列が選択されると、その列の読み出し用メモリ２０に保持された信号は、データ出力部５へと伝達され、光電変換装置１から出力される。本実施形態において、書き込み用メモリ１８及び読み出し用メモリ２０は、それぞれ２つのデジタルデータを独立に保持できる構成を有するものとする。

タイミング制御部１２は、外部からクロック信号ｃｌｋや、通信データｄａｔａを受けて、光電変換装置１が備える各ブロックの動作を制御するための各制御信号を送受信する。

（画素の構成）
図２は、画素２の構成例を説明する等価回路図である。画素２は光電変換部としてのフォトダイオードＰＤ、転送トランジスタＴＸ、ソースフォロワトランジスタＳＦ、リセットトランジスタＲＥＳ、及び選択トランジスタＳＥＬを含む。各トランジスタはＮチャネル型ＭＯＳトランジスタ等によって構成され、スイッチ又は増幅器として機能する。

フォトダイオードＰＤは光電変換により電荷を生成する。転送トランジスタＴＸがオンになると、生成された電荷は、ソースフォロワトランジスタＳＦのゲートノードに転送される。選択トランジスタＳＥＬがオンになると、ソースフォロワトランジスタＳＦは、負荷電流源６とともにソースフォロワ回路として動作し、そのゲートノードに転送された電荷量に応じた出力電圧が、画素出力線１３に現れる。リセットトランジスタＲＥＳは、ソースフォロワトランジスタＳＦのゲートノードと負荷電流源６の間に接続される。リセットトランジスタＲＥＳが、オンになるとソースフォロワトランジスタＳＦのゲートノードが電源電圧にリセットされる。

（増幅部の構成）
図３に、増幅部１４の構成の一例である差動増幅器を用いた反転増幅回路の等価回路図を示す。差動増幅器には、例えば演算増幅器を用いることができる。図３の反転増幅回路は、差動増幅器ＯＰ、スイッチｓｗ１〜４、入力容量Ｃｉｎ１〜３、帰還容量Ｃｆ、及び帰還スイッチＣＲを含む。入力端ＩＮには画素出力線１３が接続される。出力端ＯＵＴは、保持部１５の入力端に接続される。

差動増幅器ＯＰの非反転入力端子には、基準電圧生成部９で生成される基準電圧ＶＣＲが入力され、反転入力端子には、入力容量Ｃｉｎ１〜３の一方のノード、帰還容量Ｃｆの一方のノード、及び帰還スイッチＣＲの一方のノードが接続される。入力容量Ｃｉｎ１の他方のノードは、スイッチｓｗ２を介して画素出力線１３に接続され、さらにスイッチｓｗ１を介して隣接する画素列の増幅部１４と接続される。入力容量Ｃｉｎ２の他方のノードは、画素出力線１３に接続される。入力容量Ｃｉｎ３の他方のノードは、スイッチｓｗ３を介して画素出力線１３に接続され、さらにスイッチｓｗ４を介して隣接する画素列の増幅部１４と接続される。ただし、スイッチｓｗ４は隣接する画素列の増幅部１４のスイッチｓｗ１と同一である。なお、図３において、隣接する画素列の画素出力線等の記載を省略した。

この回路構成では、スイッチｓｗ１、ｓｗ２をオン（接続）又はオフ（非接続）に制御して入力容量Ｃｉｎ１が接続される画素出力線１３を切り替え可能である。さらに、スイッチｓｗ３、ｓｗ４をオン又はオフに制御して入力容量Ｃｉｎ３が接続される画素出力線１３も切り替え可能である。これらのスイッチの切り替えにより、画素列間の加算平均を行う水平加算平均モードと加算平均を行わない非可算モードの切り替えが実現される。

帰還容量Ｃｆ及び帰還スイッチＣＲの他方のノードは、ともに差動増幅器ＯＰの出力端子に接続され、増幅部１４の出力端ＯＵＴを構成する。この構成によれば、増幅部１４の増幅率は、入力容量Ｃｉｎ１〜３の容量値のうち、入力端ＩＮに接続されているものの和と帰還容量Ｃｆの容量値との比で決まる。さらに、図示の構成によれば、画素２で生じたノイズを低減する相関二重サンプリング処理も実行できる。この構成において、水平加算平均モード時にはスイッチｓｗ１、ｓｗ４をオンにすることで入力容量Ｃｉｎ１〜３を用いて水平３列の加算平均を行うことができる。非加算平均モード時にはスイッチｓｗ１、ｓｗ４をオフにすることで、隣接する列との加算平均を行わず、列信号処理部４に対応した画素からの信号のみを読み出すことができる。

（増幅部における加算平均）
本構成で実現される加算平均の一例である図４を用いて説明する。本明細書において、「加算平均」という用語は、加算平均によって得られる信号のレベルが、加算平均に供される複数の信号の各々よりも大きくなる「加算」と、加算平均に供される複数の信号レベルが平均化される「平均」とを含むものとする。また、本明細書において、「加算平均」という用語は、加算平均する要素に重み付けをする場合としない場合の両方を含み、単純平均の意味に限定されるものではない。また、重み付けする加算平均を加重加算平均、重み付けしない加算平均を非加重加算平均と呼ぶ。１つの増幅部１４に複数の画素出力線１３からの信号が入力容量Ｃｉｎ１〜３を介して入力される場合、各画素出力線１３に直列接続される容量値を異ならせた場合に加重加算平均になり、一致させた場合に非加重加算平均になる。

図４は、水平３列周期の非加重加算平均を説明する図である。図４において、２−１〜１４で示した四角は、画素アレイ３内の同一行の隣接する１４個の画素を示す。また、各画素２−１〜１４に示された上又は下向きの矢印は、この矢印の向きに列信号処理部４が接続されていることを意味する。すなわち、奇数番目の画素２−１、２−３、・・・２−１３には下方向に列信号処理部４が接続されている。偶数番目の画素２−２、２−４、・・・２−１４には上方向に列信号処理部４が接続されている。

画素２−１、３、５、７、９、１１及び１３は、同色(例えばＲ)のカラーフィルタを具備する画素であり、画素から出力される信号は、図１に示した画素アレイ３の下方向に配置された列信号処理部４を介して読み出される。画素２−２、４、６、８、１０、１２及び１４は、同色(例えばＧ)であって、画素２−１、３、５、７、９、１１及び１３とは異なる色のカラーフィルタを具備する。画素２−１、３、５、７、９、１１及び１３から出力される信号は、上方向に配置された列信号処理部４を介して読み出される。

上記の方法で、画素２−１、３、５に対応する信号を非加重加算平均することにより、図４における２−Ｂ１の位置を水平方向の空間的な重心（以降、重心と呼ぶ）とする信号が得られる。同様に、加算平均により２−Ｂ２、２−Ｔ１、２−Ｔ２の位置を水平方向の重心とする信号が得られる。前述のように奇数番目の画素のカラーフィルタの色がＲで、偶数番目のカラーフィルタの色がＧであるとすると、２−Ｂ１及び２−Ｂ２がＲの画素の加算平均、２−Ｔ１及び２−Ｔ２がＧの画素の加算平均に相当する。よって、各色で信号の重心が均等に配置されるような加算平均であるため、偽色が抑制される。なお、本願明細書で「重心」とは、加重加算平均に用いた信号の位置（座標）を同じ比率で加重加算平均して得た位置を意味する。例えばＸ番目の画素とＹ番目の画素の１：２加重加算平均での重心は（Ｘ＋２・Ｙ）／３である。

（保持部の構成）
図５は、保持部１５の構成を示す図である。複数の保持部１５のうち、３列のみを抜き出して例示的に示しており、それぞれ保持部１５−１、１５−２、１５−３とする。また、各列の保持部の構成は同様であるため、詳細な回路は保持部１５−２についてのみ図示した。保持部１５−１、１５−３については、保持部を示す枠線のみを図示している。図５では省略しているが、保持部１５−１及び１５−３に対しても、保持部１５−２とは反対側に位置する別の保持部との間にスイッチｈｓｗ５、ｈｓｗ４が設けられている。各保持部１５−２はスイッチｈｓｗ１〜ｈｓｗ３、保持容量Ｃｓｈ１、Ｃｓｈ２及びボルテージフォロワＶＦを含む。また、保持部１５−１と保持部１５−２の間にスイッチｈｓｗ４が、保持部１５−２と保持部１５−３の間にスイッチｈｓｗ５がそれぞれ備えられている。言い換えると、スイッチｈｓｗ４、ｈｓｗ５は、隣接する列信号処理部に共有されている。

保持部１５−２において、入力端ＩＮはスイッチｈｓｗ１とスイッチｈｓｗ２を介して保持容量Ｃｓｈ１に接続され、スイッチｈｓｗ１とスイッチｈｓｗ３を介して保持容量Ｃｓｈ２に接続される。すなわち、保持容量Ｃｓｈ１及びＣｓｈ２は、それぞれスイッチｈｓｗ４及びスイッチｈｓｗ５を介して隣接する列信号処理部に含まれる保持部の保持容量に接続される。このように、各保持部１５は、スイッチを介して隣接する保持部と接続されている。

ＩＮには増幅部１４の出力端が接続される。保持容量Ｃｓｈ１、Ｃｓｈ２に保持された信号は、ボルテージフォロワＶＦを経由して出力端ＯＵＴにて比較部１７に接続される。

（保持部における加算平均）
図５に示した保持部１５の構成によって実現される加重加算平均の一例を図６で説明する。図６は、水平２列周期の加重加算平均を説明する図である。

図６において、２−１〜１４で示した四角は、画素アレイ３内の同一行の隣接する１４個の画素である。各画素のカラーフィルタの配置及び、読み出しを行う列信号処理部４については、図４と同様であるため詳細な説明は省略する。

下方向に配置された列信号処理部４の、画素２−１、２−３、２−５に対応する保持部が図５に示した保持部１５−１、１５−２、１５−３であるとする。このとき、保持部１５−１の保持容量Ｃｓｈ２と保持部１５−２の保持容量Ｃｓｈ１はスイッチｈｓｗ４を介して接続される。保持部１５−２の保持容量Ｃｓｈ２と保持部１５−３の保持容量Ｃｓｈ１はスイッチｈｓｗ５を介して接続される。

次に加算平均を行う際の各スイッチの駆動について説明する。まず、全ての保持部のスイッチｈｓｗ１、２、３がオンになり、増幅部１４の出力電圧が保持容量Ｃｓｈ１、２に印加される。次に、全ての保持部のスイッチｈｓｗ１がオフになり、印加された電圧信号に応じた電荷を保持容量Ｃｓｈ１、Ｃｓｈ２に保持する。その後、スイッチｈｓｗ４とｈｓｗ５がオンになる。このとき、保持された電荷が移動することで画素２−１、２−３、２−５に対応する各保持容量Ｃｓｈ１、２の電圧が同一となるため、信号が加算平均される。

この場合、接続される保持容量の数の比が、保持部１５−１、１５−２、１５−３に対し１：２：１である加重加算平均が実現される。よって、信号の水平方向の重心は保持部１５−２の位置と一致した、図６における２−Ｂ１の位置になる。同様の動作により、２−Ｂ２、２−Ｂ３の位置を水平方向の重心とする信号が得られる。

上方向に配置された列信号処理部の、画素２−４、２−６に対応する保持部を保持部１５−１、１５−２とする。すなわち、図５において、スイッチｈｓｗ５が常にオフで保持部１５−３が接続されない場合を考えれば良い。保持部１５−１の保持容量Ｃｓｈ２と保持部１５−２の保持容量Ｃｓｈ１はスイッチｈｓｗ４を介して接続される。まず、全ての保持部のスイッチｈｓｗ１、２、３がオンになり、増幅部１４の出力電圧が保持容量Ｃｓｈ１、２に印加される。次に、全ての保持部のスイッチｈｓｗ１がオフになり、印加された電圧信号に応じた電荷が保持容量Ｃｓｈ１、２に保持される。その後、スイッチｈｓｗ４と保持部１５−１と保持部１５−２とのスイッチｈｓｗ２、３をオンにすることで、画素２−４、６に対応する保持部の信号が加算平均される。この場合、接続される保持容量の数の比は、保持部１５−１、１５−２に対し２：２である。よって、信号の水平方向の重心は画素２−５の位置と一致した、図６における２−Ｔ１の位置になる。同様の動作により、２−Ｔ２、２−Ｔ３の位置を水平方向の重心とする信号が得られる。

奇数番目の画素がＲで、偶数番目の画素がＧであるとすると、２−Ｂ１、Ｂ２、Ｂ３がＲの画素の加算平均、２−Ｔ１、Ｔ２、Ｔ３がＧの画素の加算平均に相当する。よって、各色で信号の重心が均等に配置されるような加算平均が行われるため、偽色が抑制される。

（比較部の構成）
図７に、比較部１７の構成の一例として、差動増幅回路を用いた比較器を示す。図中のトランジスタＰＭ１、ＰＭ２、ＰＭ３はＰチャネル型ＭＯＳトランジスタであり、トランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４はＮチャネル型ＭＯＳトランジスタである。

トランジスタＰＭ１のゲートは、バイアス電圧ｂｉａｓを供給するノードに接続され、トランジスタＰＭ１のソースは、電源電圧ＶＤＤを供給するノードに接続されている。これにより、トランジスタＰＭ１は電流源として機能する。トランジスタＰＭ２、ＰＭ３は差動増幅器の入力トランジスタである。トランジスタＰＭ２、ＰＭ３のソースはトランジスタＰＭ１のドレインに接続される。トランジスタＰＭ２、ＰＭ３のドレインはそれぞれトランジスタＮ１、ＮＭ２のソースに接続されている。

ＮＭ１、ＮＭ２はカレントミラー回路を構成する。すなわち、トランジスタＮＭ１とトランジスタＮＭ２のゲート同士が接続され、トランジスタＮＭ１のソースとゲートが短絡されている。トランジスタＮＭ３、ＮＭ４は、信号ＣＦＢに基づいて、入力トランジスタであるトランジスタＰＭ２、ＰＭ３のゲート-ドレイン間を短絡するスイッチとして機能する。

比較部１７の入力端Ｖｉｎには、保持部の出力端ＯＵＴが接続され、クランプ容量Ｃ１を介してノードＶｘにて差動増幅回路に接続される。比較部１７の入力端Ｖｒａｍｐには、参照信号が与えられ、クランプ容量Ｃ２を介して差動増幅回路に接続される。比較部１７の出力端ＯＵＴはトランジスタＰＭ３のドレインとトランジスタＮＭ２のソースの間の配線に接続される。なお、増幅部１４の入力容量素子、保持部１５の保持容量素子、比較部１７のクランプ容量素子等の容量素子はＰＮ接合やＭＯＳ構造などを用いて構成可能であるが、配線間の寄生容量などを用いてもよい。

（光電変換装置の動作のタイミング図）
図８は光電変換装置の動作を説明するためのタイミング図である。図８には、画素アレイ３のうちのｎ行目（ｎは１以上の整数）と（ｎ＋１）行目の画素２に係る動作が図示されている。信号ＲＥＳ（ｎ）、ＳＥＬ（ｎ）、及びＴＸ（ｎ）は、それぞれｎ行目の画素２のリセットトランジスタＲＥＳ、選択トランジスタＳＥＬ、及び転送トランジスタＴＸのゲートに与えられる信号を示す。信号ＲＥＳ（ｎ＋１）、ＳＥＬ（ｎ＋１）、及びＴＸ（ｎ＋１）についても同様である。これらの信号は、垂直走査部７から供給される。

信号ＣＲは増幅部１４の帰還スイッチＣＲを制御する信号である。信号ＳＨ１は、保持部１５のスイッチｈｓｗ１を制御する信号である。信号ＲＯＮは、参照信号生成部１０を制御する信号であり、ハイレベル時に参照信号が変化する。信号ＣＦＢは、比較部１７のＮＭＯＳであるトランジスタＮＭ３及びＮＭ４を制御する信号であり、比較部１７の初期リセットを行うための制御信号である。信号ＲＲＥＳは、参照信号生成部１０において、ハイレベル時に参照信号をランプ信号の開始電圧にリセットするための信号である。信号ＭＴＸは、メモリ間転送スイッチ１９の導通状態を制御する信号である。なお、各信号がハイレベルのときに対応するトランジスタ又はスイッチはオンになるものとする。

「画素信号」、「増幅部出力信号」、「参照信号」の段の線はそれぞれ画素２、増幅部１４、参照信号生成部１０から出力される信号の電圧を示す。「カウント」及び「水平転送」の段の白丸はカウント及び水平転送が行われる期間を示す。

本実施形態における、画素２からの信号出力動作、画素２から出力される信号の増幅部１４での増幅、増幅部１４の出力の保持動作、ＡＤ変換動作、及び読み出し用メモリ２０からの信号出力動作について説明する。本実施形態ではスイッチの切り替えタイミングを変えることにより、加算平均に寄与する画素出力線の数や比率を選択可能である。すなわち、本実施形態に係る列信号処理部４は、複数の画素信号を加算平均する水平加算平均手段を複数有している。これにより、複数のモードを選択的に用いて加算平均を行うことが可能である。また、加算平均を行わない（非加算平均モード）ことも可能である。以下、非加算平均モードの動作、増幅部での水平３列周期非加重加算平均モードの動作、保持部での水平２列周期加算平均モードの動作を順に説明する。

（非加算平均モードの動作）
図８のタイミング図を参照して説明する。非加算平均モードでは、増幅部のスイッチｓｗ１、ｓｗ４はオフである。スイッチｓｗ２、ｓｗ３は、オンであるものとする。保持部のスイッチｈｓｗ２、ｈｓｗ３はオンである。保持部のスイッチｈｓｗ４、ｈｓｗ５はオフである。なお、スイッチｓｗ２、ｓｗ３のいずれか一方又は両方をオフにすることで増幅部１４の増幅率を変えることができる。この場合、非加算平均モードにおける動作は同様である。

図８の時刻ｔ０から時刻ｔ０´の期間は、画素読み出し期間（ｎ）である。この期間において、ｎ行目の画素に係るアナログ信号が保持部１５の保持容量Ｃｓｈ１、Ｃｓｈ２に保持される。

時刻ｔ０において、信号ＲＥＳ（ｎ）がハイレベルからローレベルに切り替わることで、ｎ行目の画素２のリセットトランジスタＲＥＳがオフになる。これにより、ソースフォロワトランジスタＳＦのリセット状態が解除される。

時刻ｔ１において、信号ＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素２の選択トランジスタＳＥＬがオンになる。これにより、画素出力線１３に、ｎ行目の画素２のソースフォロワトランジスタＳＦのゲートノードがリセットされたことに対応する信号が出力される。この出力信号は、リセットトランジスタＲＥＳがオフになった際に生じるノイズと、ソースフォロワトランジスタＳＦに起因するノイズとを含む。以下、この出力信号のことをＮ信号と呼ぶ。

時刻ｔ２から、増幅部１４の信号ＣＲが一時的にハイレベルになる。これにより、増幅部１４はボルテージフォロワとして動作するとともに、このときに画素出力線１３に出力されているｎ行目の画素のＮ信号が入力容量Ｃｉｎ１〜３に保持される。

信号ＣＲがローレベルになった後に、時刻ｔ７から、スイッチｈｓｗ１の信号ＳＨ１が一時的にハイレベルとなり、増幅部１４の出力が保持容量Ｃｓｈ１、２に保持される。時刻ｔ７からの動作で保持容量Ｃｓｈ１、２に保持される信号は、増幅部１４の差動増幅器ＯＰのオフセット電圧に相当する信号となる。時刻ｔ１４から時刻ｔ１６までの期間ＮＡＤ（ｎ）において、増幅部１４のオフセット電圧成分がデジタル信号に変換される。この期間において、保持容量Ｃｓｈ１、２はスイッチｈｓｗ１により増幅部１４から電気的に非接続とされている。

時刻ｔ１０〜ｔ１１の期間において、信号ＲＯＮがハイレベルとなり、参照信号が変化し、オフセット電圧に設定される。時刻ｔ１２から信号ＣＦＢが一時的にハイレベルになり、トランジスタＮＭ３及びＮＭ４がオンになる。これにより、オフセット電圧がキャンセルされるようにクランプ容量Ｃ１及びＣ２に電圧が保持され、比較器の入出力端子はほぼ同電圧となる。

その後、時刻ｔ１３から信号ＲＲＥＳが一時的にハイレベルになり、参照信号が変化し、開始電圧にリセットされる。時刻ｔ１４から信号ＲＯＮがハイレベルとなり、参照信号の変化が開始される。一方、参照信号の変化開始とともに、カウント部１１によるカウントが開始される。時間的に変化する参照信号と保持部の出力との大小関係が逆転すると、書き込み用メモリ１８に、その時点でのカウント部１１のカウント値が保持される。

時刻ｔ１５から、信号ＴＸ（ｎ）が一時的にハイレベルになることで、この時点までに光電変換によりｎ行目の画素２のフォトダイオードＰＤに蓄積された電荷が、ソースフォロワトランジスタＳＦのゲートノードに転送される。転送された電荷量に応じて画素出力線１３の電位が変動する。このときの画素出力線１３の電位は、光電変換によりフォトダイオードＰＤで生成された電荷量に応じた信号（以下、Ｓ信号と呼ぶ）と、時刻ｔ１に画素２から出力されたＮ信号との和に相当する。以下では、この信号を（Ｓ＋Ｎ）信号と呼ぶ。

ｎ行目の画素の（Ｓ＋Ｎ）信号が画素出力線１３に出力されると、増幅部１４は、Ｎ信号を基準とした変動分、すなわちＳ信号に相当する成分を増幅した信号を出力する。信号ＴＸ（ｎ）がローレベルになった後に、時刻ｔ１７から、信号ＳＨ１が一時的にハイレベルとなり、増幅部１４の出力が保持容量Ｃｓｈ１、２に保持される。増幅部１４の出力が保持容量Ｃｓｈ１、２に保持された後、ｔ２１に信号ＳＥＬ（ｎ）がローレベルとなり、ｎ行目の画素２の選択トランジスタＳＥＬがオフになる。ｔ２２で信号ＲＥＳ（ｎ）がローレベルからハイレベルに切り替わることで、ｎ行目の画素２のリセットトランジスタＲＥＳがオンになる。これにより、ソースフォロワトランジスタＳＦがリセット状態となる。

一方、時刻ｔ１７からの動作で保持容量Ｃｓｈ１、２に保持される信号は、増幅部１４の差動増幅器ＯＰのオフセット電圧成分に、ｎ行目の画素２のＳ信号が増幅された信号が重畳されたものとなる。この信号が、時刻ｔ２０から時刻ｔ４´までの期間（期間ＳＡＤ（ｎ））において、デジタル信号に変換される。この期間において、保持容量Ｃｓｈ１、２はスイッチｈｓｗ１により増幅部１４から電気的に非接続とされている。時刻ｔ２０から信号ＲＯＮがハイレベルとなり、参照信号の変化が開始される。比較部１７において、時間的に変化する参照信号と保持部１５の出力との大小関係が逆転すると、その時点でのカウント部１１のカウント値が書き込み用メモリ１８に保持される。

Ｎ行目の読み出しに対応するＡＤ変換動作期間ＮＡＤ（ｎ）、ＳＡＤ（ｎ）の後、画素読み出し期間（ｎ+１）のｔ５´に信号ＭＴＸがハイレベルになる。これにより、メモリ間転送スイッチ１９がオンとなり、期間ＮＡＤ（ｎ）及び期間ＳＡＤ（ｎ）に書き込み用メモリ１８に保持された２つのデジタル信号が読み出し用メモリ２０に転送される。画素読み出し期間（ｎ+１）の時刻ｔ６´から画素読み出し期間（ｎ+２）の時刻ｔ３´´（不図示）にかけて、これらの信号の、読み出し用メモリ２０からデータ出力部５に転送する水平転送が行われる。そして、データ出力部５から光電変換装置１の外部の装置への出力が行われる。

データ出力部５又は、その後段に設けられた不図示の信号処理部において、期間ＮＡＤ（ｎ）及び期間ＳＡＤ（ｎ）に得られたデジタル信号の差分を取得することでオフセット電圧を低減する、相関二重サンプリング処理が行われる。これにより、増幅部１４の差動増幅器ＯＰのオフセット成分を低減したデジタル信号が得られる。

本実施形態によれば、保持部１５の前段に増幅部１４を設けて信号を増幅する。これにより、保持部１５によって信号が保持することによるノイズが重畳する前に増幅するため、得られる信号のＳ／Ｎ比を向上させることができる。すなわち、増幅部１４の増幅率を１倍以上とするために、増幅部１４の各入力容量Ｃｉｎ１〜３及び帰還容量Ｃｆは（Ｃｉｎ１＋Ｃｉｎ２＋Ｃｉｎ３）＞Ｃｆの関係であることが好ましい。さらに、Ｃｉｎ２＞Ｃｆであれば、スイッチｓｗ１及びｓｗ２がオフにされている場合も同様の効果が得られるため、より好ましい。増幅部１４の増幅率が高いほど、保持部１５で信号をサンプルホールドする際に生じるチャージインジェクションに起因するノイズ成分の影響を小さくできる。

増幅部１４を増幅率可変の増幅器として構成した場合には、撮像条件や、撮像システムによって設定される感度によって、増幅部１４の増幅率を切り替えてもよい。また、本実施形態によれば、ＡＤ変換動作期間において、保持部１５の保持容量Ｃｓｈ１、Ｃｓｈ２はスイッチｈｓｗ１をオフにすることにより増幅部から電気的に非接続とされている。これにより、画素の動作とＡＤ変換動作期間を同時に行うことが可能となり、高速な読み出しが実現できる。上記実施形態では、画素の動作とＡＤ変換動作期間を同時に行う光電変換装置１の動作を例示したが、画素動作とＡＤ変換動作期間を順次行ってもよい。

（増幅部での水平３列周期加重加算平均モードの動作）
図３を参照して非加算平均モードと異なる部分を説明する。増幅部１４での水平３列周期非加重加算平均モードでは、増幅部のスイッチｓｗ２、３がオフに、スイッチｓｗ１、４がオンにされる。これにより、入力容量Ｃｉｎ１、２、３のそれぞれに、異なる画素出力線が接続される。すなわち、３つの画素出力線からの出力が１つの差動増幅器ＯＰに入力される。このようにして、増幅部１４における、水平３列周期での非加重加算平均モード加算平均が実現される。

（保持部での水平２列周期加算平均モードの動作）
図９のタイミング図と図５を参照して非加算平均モードとの違いを説明する。信号ＳＨ２、ＳＨ２´は、保持部１５のスイッチｈｓｗ２、３の導通状態を制御する信号である。信号ＡＤＤは、保持部１５のスイッチｈｓｗ４、５の導通状態を制御する信号である。

保持部１５での水平２列周期加算平均モードでは、図６において下側に配置されており、奇数番目の画素２−１、２−３、２−５と対応する保持部を、それぞれ保持部１５−１、１５−２、１５−３とする。保持部１５−２のスイッチｈｓｗ２、３は信号ＳＨ２で制御される。保持部１５−１、保持部１５−３のスイッチｈｓｗ２、３のオン又はオフは信号ＳＨ２´で制御される。スイッチｈｓｗ４、５のオン又はオフは信号ＡＤＤで制御される。

図６において上側に配置されており、偶数番目の画素２−４、２−６と対応する保持部を、それぞれ保持部１５−１、１５−２とする。保持部１５−１、保持部１５−２のスイッチｈｓｗ２、３のオン又はオフは信号ＳＨ２で制御される。保持部のスイッチｈｓｗ４のオン又はオフは信号ＡＤＤで制御される。保持部のスイッチｈｓｗ５は本モードにおいては常にオフに制御される。

図９のタイミング図を参照して、保持部１５での水平２列周期加算平均モードの動作を説明する。時刻ｔ７から、信号ＳＨ１、ＳＨ２、ＳＨ２´が一時的にハイレベルとなり、各増幅部１４の出力が各保持部の保持容量Ｃｓｈ１及びＣｓｈ２に保持される。その後、時刻ｔ８で信号ＳＨ２´がローレベルとなりスイッチｈｓｗ２、ｈｓｗ３がオフに制御される。時刻ｔ９で信号ＡＤＤがハイレベルになる。このとき、奇数番目の画素に接続された保持部においては、スイッチｈｓｗ４、５がオンになる。これにより、保持部１５−１の保持容量Ｃｓｈ２、保持部１５−２の保持容量Ｃｓｈ１、Ｃｓｈ２及び保持部１５−３の保持容量Ｃｓｈ１が接続され、１：２：１の比率で信号が加算平均される。偶数番目の画素に接続された保持部においては、スイッチｈｓｗ４がオンになり、保持部１５−２の保持容量Ｃｓｈ１、Ｃｓｈ２及び保持部１５−２の保持容量Ｃｓｈ１が接続され、２：２の比率で信号が加算平均される。

その後、時刻ｔ１４に信号ＲＯＮがハイレベルになり、ＡＤ変換動作（期間ＮＡＤ（ｎ））が行われる。ＡＤ変換動作期間ＮＡＤ（ｎ）の後、同様に時刻ｔ１７からｔ１９の期間において、同様のフローにより、画素信号の加算平均を行った後、時刻ｔ２０に信号ＲＯＮがハイレベルになり、ＡＤ変換動作（期間ＳＡＤ（ｎ））が行われる。

以上の動作により、図６に示した加算平均が実現される。本実施形態によれば、加算平均周期の異なる複数の加算平均モードを実現することができる。

＜第２の実施形態＞
以下に、増幅部１４で加重加算平均、保持部１５で非加重加算平均を行う場合の説明を行う。第１の実施形態として説明した増幅部１４を図１０に示す構成に置き換えることで、増幅部で水平２列周期の加重加算平均を実現することが可能となる。

図６を再び参照して本実施形態の加算平均について説明する。以下の説明では、図６中において、各画素の下側に配置された列信号処理部の、画素２−１、３、５に対応する増幅部を、それぞれ増幅部１４−１、１４−２、１４−３とする。

増幅部１４−１は、スイッチｓｗ１〜５がオンに制御され、増幅部１４−２は、スイッチｓｗ１、ｓｗ３、ｓｗ４がオン、スイッチｓｗ２、ｓｗ５がオフに制御され、そして増幅部１４−３は、スイッチｓｗ１〜５がオンに制御される。すると、増幅部１４−２の入力容量Ｃｉｎ１〜４に画素２−１、３、５に対応する画素出力線からの信号が入力され、加算平均される。この場合、接続される保持容量の数の比は画素２−１、３、５に対しそれぞれ１：２：１である。したがって、信号の水平方向の重心は２−Ｂ１の位置になる。同様の動作により、２−Ｂ２、２−Ｂ３の位置を水平方向の重心とする信号が得られる。

図６の各画素の上側に配置された列信号処理部の、画素２−４、６に対応する増幅部について、それぞれ増幅部１４−１、増幅部１４−２と呼んで説明する。
増幅部１４−１は、スイッチｓｗ２、ｓｗ３、ｓｗ５がオン、スイッチｓｗ１、ｓｗ４がオフに制御され、増幅部１４−２は、スイッチｓｗ１、ｓｗ２、ｓｗ３がオン、スイッチｓｗ４、ｓｗ５がオフに制御される。すると、増幅部１４−１の入力容量Ｃｉｎ１〜４に画素２−４、６に対応する画素出力線からの信号が入力され、加算平均される。この場合、接続される保持容量の数は画素２−４、６に対しそれぞれ２：２である。したがって、信号の水平方向の重心は図６における２−Ｔ１の位置になる。同様の動作により、２−Ｔ２、２−Ｔ３の位置を水平方向の重心とする信号が得られる。

また、図５に示す保持部を図１１に示す構成にすることで、保持部１５で非加重の水平加算平均を行うことが可能である。図１１において、保持部１５−２の保持容量Ｃｓｈ１はスイッチｈｓｗ４、５を介して、隣接する保持部１５−１及び保持部１５−３の保持容量と接続される。図１１ではスイッチｈｓｗ４、５をオンにすることで保持容量Ｃｓｈ１に保持された信号が加算平均される。この場合の加算平均は水平３列周期の非加重加算平均となる。

＜第３の実施形態＞
第３の実施形態の列信号処理部４は、保持部１５で非加重加算平均、比較部１７で加重加算平均を行うよう構成されている。保持部１５を図１１で示す構成とすることで、非加重加算平均を行うことが可能である。図１２に、本実施形態の加重加算平均を行う比較部を示す。図７で示した比較部１７との違いは、ＶｉｎとＶｘの間に配置されたクランプ容量Ｃ１が、スイッチｃｓｗ１〜５及びクランプ容量Ｃｃｐ１〜４に置き換えられている点である。スイッチｃｓｗ１〜５及びクランプ容量Ｃｃｐ１〜４の配置は、図１０に示す増幅部のスイッチｓｗ１〜５及び、入力容量Ｃｉｎ１〜４と同様である。よって、回路の動作は図１０の説明と同様であるので、説明を省略する。これにより、比較部１７において、水平２列周期の加重加算平均を実現することができる。

＜第４の実施形態＞
第４の実施形態の列信号処理部４は、保持部１５で加重加算平均、比較部１７で非加重加算平均を行うよう構成されている。保持部１５は、図５に示した構成と同じである。図１３に本実施形態の比較部の構成を示す。図７で示した比較部１７との違いは、ＶｉｎとＶｘの間に配置されたクランプ容量Ｃ１がスイッチｃｓｗ１〜４及びクランプ容量Ｃｃｐ１〜３に置き換えられている点である。スイッチｃｓｗ１〜４及びクランプ容量Ｃｃｐ１〜３の構成は図３に示したスイッチｓｗ１〜４及び入力容量Ｃｉｎ１〜３と同様である。回路の動作は、第１の実施形態の増幅部での加算平均と同様であるので、説明を省略する。これにより、水平３列周期の非加重加算平均を実現することができる。

第３及び第４の実施形態は、第１の実施形態と同様に、増幅部１４を有する。しかしながら、増幅部１４を設けず、図１の画素出力線１３を保持部１５の入力端に直接接続することもできる。この場合、保持部１５に保持される信号の極性が第１の実施形態の場合と逆になる。図８、９のタイミングチャートにおける参照信号の極性を反転させることで、第１の実施形態の場合と同様にＡＤ変換動作を行うことができる。

第１〜第４の実施形態において、増幅部１４、保持部１５及び比較部１７において加重又は非加重の加算平均を行う回路構成及び方法を説明したが、加重加算平均の処理は、増幅部より後段の回路で行われることがより好ましい。その理由は以下のとおりである。図４又は図６に示す加重加算平均において、画素２の上下に配置された列信号処理部４の増幅部１４又は保持部１５において、異なる動作が行われる。これに伴い、上下に配置された列信号処理部４の間でオフセットやクロストークによる特性差が生じるという問題がある。加重加算平均の処理を増幅部１４で行うと、これらの特性差が増幅部で増幅され、特性差が拡大してしまう。特に、高増幅率設定時にはこの問題がより顕著になる。したがって、上下に配置された列信号処理部において異なる動作が行われる構成において、加重加算平均の処理は、増幅部より後段の回路で行われることがより好適である。

＜第５の実施形態＞
第１〜第４の実施形態において、増幅部１４、保持部１５及び比較部１７において、水平２列周期及び水平３列周期の加算平均を行うことができることを説明した。これらを適宜組み合わせることで、加算平均周期の異なる複数の水平加算平均モードを複合した構成とすることも可能である。

＜第６の実施形態＞
第１〜第５の実施形態では、加算平均周期の異なる複数の水平加算平均モードを実現するための構成の例を述べた。各実施形態に対して、水平加算平均モードの周期と同じ周期で、水平方向の加算平均に加えて、垂直方向の加算平均又は間引きを行うための複数の方法を説明する。

（複数行の同時選択による加算平均）
垂直走査部７にて複数行を同時に選択することにより、複数行の画素２の選択トランジスタＳＥＬが同時にオンとなる。この場合、画素出力線１３に出力される電圧信号は選択された複数行の画素２から出力される電圧が平均化されたものとなる。よって、複数行を同時に選択することにより、垂直方向の画素信号の加算平均出力が得られる。第１〜第５のいずれかの実施形態における水平３列周期の加算平均モードにおいて、３行の選択トランジスタＳＥＬが同時にオンになるように構成することで、３×３画素周期の画像を取得することができる。

図８において、符号（ｎ）は画素読み出し期間と信号ＲＥＳ、信号ＳＥＬ、信号ＴＸのｎ行目の画素行を駆動することを意味していると説明した。本実施形態の３行同時駆動のタイミング図は、図８において、符号（ｎ）を、３行同時駆動の意味を持つ符号である（ｎ、ｎ＋１、ｎ＋２）と読みかえれば、符号（ｎ＋１）は（ｎ＋３、ｎ＋４、ｎ＋５）と読み替えたものに相当する。また、画素部のトランジスタ以外の駆動信号のタイミングは図８と同一である。

また、水平２列周期の加算平均モードのタイミング図は、図８において、画素読み出し期間と信号ＲＥＳ、信号ＳＥＬ、信号ＴＸの画素行の符号（ｎ）を（ｎ、ｎ＋１）と、（ｎ＋１）を（ｎ＋２、ｎ＋３）と読み替えたものに相当する。この２行同時駆動により、画素出力線１３に加算平均した出力を得ることが可能である。その後、第１〜第５のいずれかの実施形態における水平２列周期の加算平均により２×２画素周期の画像を取得することが可能である。このように垂直操作部７により複数行を同時に駆動することにより、１行ずつ読み出す場合と比べて高速に画像取得を行うことが可能である。

（行の間引き）
同様に、水平加算平均モードの周期と同じ周期で行を間引いて読み出すことにより、読み出しを行う行の数が少なくなるため、高速に画像取得を行うことが可能である。具体的には、水平加算平均モードの周期が３列である場合、３行おきに読み出しを行えばよい。この場合のタイミング図は、図８において、画素読み出し期間と信号ＲＥＳ、信号ＳＥＬ、信号ＴＸの画素行の符号（ｎ）を（ｎ）のままとし、（ｎ＋１）を（ｎ＋３）と読み替えたものに相当する。

（ソースフォロワトランジスタＳＦのゲートノードでの加算平均）
図２において、複数行の画素２のソースフォロワトランジスタＳＦのゲートノード間をトランジスタを介して接続することも可能である。トランジスタはソースフォロワトランジスタＳＦのゲートノード間の接続又は非接続を切り替えるスイッチとして機能する。トランジスタをオンにすると、複数画素間でソースフォロワトランジスタＳＦのゲートノードが接続される。このとき、ソースフォロワトランジスタＳＦのゲートノードに蓄積された電荷が移動して同電位となるため、電位が平均化される。これにより、複数画素のＮ信号及び（Ｓ＋Ｎ）信号を加算平均することが可能である。

＜第７の実施形態＞
図１４は、本発明の第１〜第６の実施形態に係る光電変換装置１を用いた撮像システムの構成を示す図である。撮像システム８００は、光電変換装置１、光学部８１０、映像信号処理部８３０、記録・通信部８４０、システム制御部８６０、及び再生・表示部８７０を備える。光電変換装置１は、上述のとおり、画素アレイ３及びタイミング制御部１２を備える。

レンズ等の光学系である光学部８１０は、被写体からの光を画素アレイ３の、複数の画素２に結像させ、被写体の像を形成する。画素アレイ３は、タイミング制御部１２からの信号に基づくタイミングで、画素２に結像された光に応じた信号を出力する。画素アレイ３から出力された信号は、ＡＤ変換等の処理が行われた後、映像信号処理部８３０に入力される。映像信号処理部８３０は、プログラム等によって定められた方法にしたがって、入力された信号の画像データへの変換等の信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システム８００の動作を統括的に制御するものであり、光学部８１０、タイミング制御部１２、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システム８００の動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的には、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等の切り替えを行うための信号が供給される。タイミング制御部１２は、システム制御部８６０による制御に基づいて画素アレイ３及び映像信号処理部８３０の駆動タイミングを制御する。

本実施形態に係る光電変換装置１は加算平均周期の異なる複数の加算平均モードを実現することができる。したがって、本実施形態に係る光電変換装置１を搭載することにより、撮像シーン等の状況に応じて画素の加算平均周期を変更することにより、フレームレートや画質の調整が可能な撮像システム８００を実現することができる。

１ 光電変換装置
３ 画素アレイ
４ 列信号処理部
１３ 画素出力線
１４ 増幅部
１５ 保持部
１７ 比較部
Ｃｉｎ１〜Ｃｉｎ４ 増幅部の入力容量
Ｃｓｈ１、Ｃｓｈ２ 保持部の保持容量
Ｃｃｐ１〜Ｃｃｐ４ 比較部のクランプ容量

Claims (14)

1. 複数の画素が行列状に配置された画素アレイと、
   前記画素アレイの列ごとに設けられ、前記画素アレイの画素から出力される画素信号を伝送する画素出力線と、
   前記画素アレイの列ごとに設けられ、前記画素出力線から前記画素信号が入力される列信号処理部と、
   前記画素アレイの異なる列に対応する複数の前記画素出力線に出力された複数の前記画素信号を加算平均する第１の加算平均手段と、
   前記第１の加算平均手段よりも後段に配置され、前記画素アレイの異なる列に対応する複数の前記画素出力線に出力された複数の前記画素信号を加算平均する第２の加算平均手段と、を備え、
   前記列信号処理部は、増幅部を有し、
   前記第１の加算平均手段は、異なる列に対応する複数の前記画素出力線から前記増幅部に入力される信号を加算平均するように構成されており、
   前記第２の加算平均手段は、異なる列に対応する複数の前記増幅部から出力された信号を加算平均するように構成されており、
   前記第１の加算平均手段と前記第２の加算平均手段とにおいて、加算平均された信号を出力する列の周期が異なっている、光電変換装置。
2. 前記第１の加算平均手段は、前記画素出力線の間に直列に接続された複数のスイッチを有し、
   前記増幅部は、複数の入力容量素子を有し、前記複数の入力容量素子のそれぞれは、前記複数のスイッチの間のノードに接続されている、請求項１記載の光電変換装置。
3. 前記複数のスイッチによって前記増幅部に接続される前記入力容量素子の数を変えることにより前記増幅部の増幅率を変化するように構成されている、請求項２記載の光電変換装置。
4. 前記列信号処理部は、前記増幅部の出力信号を保持させる複数の保持容量素子を含む保持部を更に有し、
   前記第２の加算平均手段は、異なる列に対応する複数の前記増幅部の出力と前記複数の保持容量素子との接続を切り替えるように構成されている、請求項１乃至３のいずれか１項に記載の光電変換装置。
5. 前記第２の加算平均手段は、前記増幅部の出力線の間に直列に接続された複数のスイッチを有し、
   前記複数の保持容量素子のそれぞれは、前記複数のスイッチの間のノードに接続されている、請求項４記載の光電変換装置。
6. 複数の画素が行列状に配置された画素アレイと、
   前記画素アレイの列ごとに設けられ、前記画素アレイの画素から出力される画素信号を伝送する画素出力線と、
   前記画素アレイの列ごとに設けられ、前記画素出力線から前記画素信号が入力される列信号処理部と、
   前記画素アレイの異なる列に対応する複数の前記画素出力線に出力された複数の前記画素信号を加算平均する第１の加算平均手段と、
   前記第１の加算平均手段よりも後段に配置され、前記画素アレイの異なる列に対応する複数の前記画素出力線に出力された複数の前記画素信号を加算平均する第２の加算平均手段と、を備え、
   前記列信号処理部は、
   前記画素信号が保持される複数の保持容量素子を含む保持部と、
   入力された前記画素信号と参照信号とを比較し、比較結果を示す信号を出力する比較部とを更に有し、
   前記比較部は、差動増幅器と、前記差動増幅器の入力端子と前記比較部の入力端子との間に接続された複数のクランプ容量素子とを含み、
   前記第１の加算平均手段は、異なる列に対応する複数の前記画素出力線と前記複数の保持容量素子との接続を切り替えるように構成されており、
   前記第２の加算平均手段は、異なる列に対応する複数の保持部の出力と前記複数のクランプ容量素子との接続を切り替えるように構成されており、
   前記第１の加算平均手段と前記第２の加算平均手段とにおいて、加算平均された信号を出力する列の周期が異なっている、光電変換装置。
7. 前記第１の加算平均手段及び前記第２の加算平均手段のうちの少なくとも一方は、複数の前記画素信号を異なる比率により加算平均するように構成されている、請求項１乃至６のいずれか１項に記載の光電変換装置。
8. 前記第１の加算平均手段及び前記第２の加算平均手段は、前記画素信号の加算平均を行わずに出力する非加算平均モードが選択可能である、請求項１乃至７のいずれか１項に記載の光電変換装置。
9. 前記画素アレイの各列から読み出される画素信号は、前記画素アレイの複数の行が同時に駆動されることにより、各列の画素出力線において加算平均された画素信号である、請求項１乃至８のいずれか１項に記載の光電変換装置。
10. 複数の画素が行列状に配置された画素アレイと、
    前記画素アレイの列ごとに設けられ、前記画素アレイの画素から出力される画素信号を伝送する画素出力線と、
    前記画素アレイの列毎に設けられ、前記画素出力線から前記画素信号が入力される増幅部と、
    前記画素アレイの列毎に設けられ、前記増幅部から出力される信号を保持する保持容量素子を含む保持部と、
    前記画素出力線と前記増幅部との間に設けられた第１のスイッチ回路と、
    前記増幅部と前記保持部との間に設けられた第２のスイッチ回路と、
    前記画素出力線を第１の数毎に一の前記増幅部に接続するように前記第１のスイッチ回路を制御し、前記増幅部の出力端子を第２の数毎に一の前記保持部に接続するように前記第２のスイッチ回路を制御する制御部と
    を有する、光電変換装置。
11. 前記第１のスイッチ回路は、隣接する列の前記増幅部の入力端子の間に直列に接続された複数のスイッチと、前記複数のスイッチの間の接続ノードと前記増幅部の前記入力端子との間にそれぞれ設けられた複数の入力容量素子とを有し、
    前記制御部は、前記画素出力線を前記第１の数毎に一の前記増幅部に接続する際に、前記第１の数の前記画素出力線のそれぞれを、前記入力容量素子を介して前記増幅部の前記入力端子に接続する、請求項１０記載の光電変換装置。
12. 複数の画素が行列状に配置された画素アレイと、
    前記画素アレイの列ごとに設けられ、前記画素アレイの画素から出力される画素信号を伝送する画素出力線と、
    前記画素アレイの列毎に設けられ、前記画素出力線から前記画素信号が入力される増幅部と、
    前記画素アレイの列毎に設けられ、前記増幅部から出力される信号を保持する複数の保持容量素子を含む保持部と、
    前記増幅部と前記保持部との間に設けられたスイッチ回路と、
    前記増幅部から出力される信号を、対応する列の前記保持部の前記複数の保持容量素子で保持した後、前記複数の保持容量素子のうちの一部の前記保持容量素子が隣接する他の列の前記保持部に接続されるように、前記スイッチ回路を制御する制御部と
    を有する、光電変換装置。
13. 前記スイッチ回路は、隣接する列の前記保持部の入力端子の間に直列に接続された複数のスイッチを有し、
    前記保持容量素子は、前記複数のスイッチの間の接続ノードに接続されている、請求項１２記載の光電変換装置。
14. 請求項１乃至１３のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力された信号の処理を行う映像信号処理部と
    を備える、撮像システム。

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