JP6045136B2

JP6045136B2 - 光電変換装置

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Publication number: JP6045136B2
Application number: JP2011251657A
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Inventors: 大介井上; 享裕黒田; 秀央小林; 康次前田; 光地　哲伸; 哲伸光地
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Description

本発明は、光電変換装置に関する。

半導体基板にＰＮ接合を形成してフォトダイオードを構成した受光センサにおいて、半導体基板表面からＰＮ接合部までの深さ距離によって、受光でき得る分光領域が決まる。特許文献１では、第１導電型の半導体層と半導体基体とに印加する電圧の大きさを変化させて第１導電型の半導体層において発生したキャリアを検出できる領域の大きさを変えることによって、入射した光の波長に対する感度を制御する。これによって、可視光と近赤外光とのいずれかを選択して受光できる。

特開２００１−３２６３７８号公報

しかしながら、半導体表面からの深さ距離で決まる分光特性では色分離が困難で混色が問題となる。一方、色分離性を良くするためにＰＮ接合を多層化させて上下に分離したフォトダイオードでは分離層のために形成した中間層で発生した光キャリアを捨てることになるため、低輝度環境下における光信号が十分に得られない。

本発明の目的は、積層フォトダイオードにおいて半導体基板表面からの深さ距離で決まる分光特性における混色を低減し、また、３色以上の分光特性を検知することにより感度を向上させることができる光電変換装置を提供することである。

本発明の光電変換装置は、半導体基板の中に、第１導電型の第１の光電変換領域と、前記第１導電型と逆の導電型である第２導電型の第１の領域と、第１導電型の第２の光電変換領域と、第２導電型の第２の領域とが、前記半導体基板の深さ方向に沿ってこの順に並ぶ光電変換装置であって、前記第１の光電変換領域に接続された第１のリセット部と、前記第２の光電変換領域に接続された第２のリセット部と、前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域との間に設けられる前記第２導電型の第１の領域に、複数の電圧を印加する電圧制御部と、を有し、前記電圧制御部は、第１の電圧を印加することにより前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域に対応する複数の空乏層を形成し、前記第１の電圧とは異なる第２の電圧を印加することにより前記第１導電型の第１の光電変換領域から前記第１導電型の第２の光電変換領域までつながった１つの空乏層を形成することを特徴とする。

電圧制御部が複数の電圧を印加することにより、半導体基板表面からの深さ距離で決まる分光特性における混色を低減し、また、３色以上の分光特性を検知することにより感度を向上させることができる。

本発明の第１の実施形態の光電変換装置の断面構造図である。本発明の第１の実施形態の光電変換装置の平面構造図である。本発明の第１の実施形態の光電変換装置の分光感度特性図である。本発明の第１の実施形態の光電変換装置の動作タイミング図である。本発明の第２の実施形態の光電変換装置の断面構造図である。本発明の第２の実施形態の光電変換装置の動作タイミング図である。本発明の第３の実施形態の光電変換装置の断面構造図である。本発明の第３の実施形態の電流加算部の回路構成図である。本発明の第４の実施形態の光電変換装置の断面構造図である。本発明の第５の実施形態の光電変換装置の断面構造図である。

（第１の実施形態）
図１（Ａ）及び（Ｂ）は、本発明の第１の実施形態による光電変換装置の断面構造図である。図１（Ａ）は第１の電圧印加時の空乏層の広がりを示す断面構造図、図１（Ｂ）は第２の電圧印加時の空乏層の広がりを示す断面構造図である。図１（Ａ）において、第１導電型（Ｐ型）の半導体基板１７の上に第２導電型（Ｎ型）の埋め込み層１６、さらにＮ型埋め込み層１６の上にＮ型（Ｓｉ）エピタキシャル層１５が形成されている。第２導電型は、第１導電型と逆の導電型である。Ｎ型エピタキシャル層１５の中にＰウェル層１４、さらにＰウェル層１４の中に不純物濃度の低いＮ層（Ｎ^-層）１３と不純物濃度の低いＰ層（Ｐ^-層）１２と表面に不純物濃度の高いＮ層（Ｎ⁺層）１１が形成されている。表面から深さ方向に見るとＮＰＮＰＮの縦２層でフォトダイオードが形成され、異なる波長帯域の光を光電変換するために適した深さとなっている。それぞれの接合深さは、検知すべき波長帯域に応じて適宜設計すればよい。ここでは第１導電型をＰ型とし、第２導電型をＮ型としているが、原理的には導電型にはよらないので、第１導電型をＮ型とし、第２導電型をＰ型としてもよい。また、Ｎ^-層１３を電圧制御するための電圧制御部１８を具備し、Ｐ^-層１２及びＰウェル層１４から光信号を出力するための電極Ｎ１及びＮ２を備える。複数のスイッチ１９及び２０は、複数の第２導電型の半導体領域１２，１４の各々にリセット電圧Ｖｄｄを印加することによりフォトダイオードをリセットするための複数のリセット部である。Ｎ型エピタキシャル層１５と表面Ｎ⁺層１１とは配線によって接続されており、定電圧Ｖｄｄに固定されている。Ｎ^-層１３に接続された電圧制御部１８が、Ｎ^-層１３の電圧を制御して、ＰＮ接合にかかる逆バイアス量を変化させる。これによって、空乏化した領域の大きさが変化する。太点線内の矢印で表された領域が空乏化した領域である。即ち、第１の電圧Ｖ１印加時にはＰ^-層１２とＰウェル層１４とがそれぞれ空乏化しており、それぞれの空乏層は分離されている。この結果、Ｐ^-層１２及びＰウェル層１４のそれぞれがホールを信号キャリアとしたフォトダイオードとして機能する。フォトダイオードは、光を電気信号に変換する光電変換素子である。このときＮ^-層１３は中性領域であるため、この領域で発生した光キャリアは電圧制御部１８から排出される。このように、第１の電圧Ｖ１印加時には、浅い位置にあるＰ^-層１２には、主として短波長の光によって発生したホールが収集される。そして、深い位置にあるＰウェル層１４には長波長の光によって発生したホールが収集される。

図１（Ｂ）では、電圧制御部１８によってＮ^-層１３の電圧を第２の電圧Ｖ２に制御して、ＰＮ接合にかかる逆バイアス量を変化させる。太点線内の矢印で表された領域が空乏化した領域である。即ち、第２の電圧Ｖ２印加時にはＰ^-層１２の空乏層とＰウェル層１４の空乏層が広がった結果、互いにつながるため、第１の電圧印加時に分離されていたフォトダイオードが第２の電圧印加時には１つのフォトダイオードとして機能する。このようにＰ^-層１２とＰウェル層１４とが１つのフォトダイオードとして機能するため、広い波長帯の光によって発生したホールが収集される。ここで、定電圧Ｖｄｄが正の電源電圧の場合、第２の電圧Ｖ２は、第１の電圧Ｖ１より低い電圧であり、第１の電圧Ｖ１は例えば定電圧Ｖｄｄと同じ電圧である。ＰＮ接合の両端に同じ電圧が印加された平衡状態であっても、ビルトインポテンシャルによってＰ型領域及びＮ型領域のそれぞれに空乏層が形成される。Ｐ^-層１２及びＰウェル層１４の厚さが、ビルトインポテンシャルによって形成される空乏層の深さ方向の長さより小さければ、第１の電圧Ｖ１が定電圧Ｖｄｄと同じ電圧であってもＰ^-層１２及びＰウェル層１４は空乏化しうる。なお、電圧制御部１８が第１の電圧Ｖ１を印加する時には、Ｎ^-層１３は、Ｎ型エピタキシャル層１５から電気的に分離される。

図２（Ａ）及び（Ｂ）は、本発明の第１の実施形態による光電変換装置の平面構造図である。図２（Ａ）は第１の電圧Ｖ１印加時の空乏層の広がりを示す平面構造図、図２（Ｂ）は第２の電圧Ｖ２印加時の空乏層の広がりを示す平面構造図である。Ａ−Ｂで切断した場合の断面図が図１（Ａ）及び（Ｂ）に対応しており、同一符号を付している。図２（Ａ）及び（Ｂ）では図１（Ａ）及び（Ｂ）で図示していたＰ型の半導体基板１７とＮ型埋め込み層１６は省略しているが、Ｎ⁺層１１、Ｐ^-層１２、Ｎ^-層１３、Ｐウェル層１４及びＮ型エピタキシャル層１５は図１と同様で同一符号を付している。また図１（Ａ）及び（Ｂ）と同様にＮ型エピタキシャル層１５と表面Ｎ⁺層１１とは配線によって接続されており、定電圧に固定されている。Ｎ^-層１３に接続された電圧制御部１８によってＮ^-層１３の電圧を制御してＰＮ接合にかかる逆バイアス量を変化させることによって、太点線内の矢印区間で表された領域が空乏化する。図２（Ａ）において、図１（Ａ）と同様に平面でも第１の電圧Ｖ１印加時にはＰ^-層１２とＰウェル層１４とが空乏化した状態でＮ^-層１３によって分離されている。一方、図２（Ｂ）において、図１（Ｂ）と同様に平面でも第２の電圧Ｖ２印加時にはＰ^-層１２の空乏層とＰウェル層１４の空乏層とが広がった結果、互いにつながっている。Ｎ型エピタキシャル層１５、Ｐウェル層１４、Ｎ^-層１３、及びＰ^-層１２には、それぞれ複数のコンタクトプラグが接続されている。

図３（Ａ）及び（Ｂ）は、本実施形態による光電変換装置の分光感度特性を表す図である。図３（Ａ）は第１の電圧Ｖ１印加時の分光感度特性、図３（Ｂ）は第２の電圧Ｖ２印加時の分光感度特性である。図２（Ａ）はＰ^-層１２及びＰウェル層１４はＮ^-層１３で分離されているため２種類の波長帯域の分光感度特性が得られている。第１の電圧Ｖ１印加時には、第２導電型の層１３の中性領域で上下の第１導電型の層１２，１４の受光波長領域を２分割するため混色を低減することができる。一方、図２（Ｂ）では、Ｐ^-層１２の空乏層とＰウェル層１４の空乏層とはＮ^-層１３も空乏化させてつながっているため、点線で表わされる分光感度特性に加えて、その間を埋める破線で表した分光感度特性が合算されて、実線で表すような分光感度特性となる。第２の電圧Ｖ２印加時には、中性領域１３を空乏化させて上下の第１導電型の層１２及び１４を導通させるため中性領域１３の光キャリアも検出可能となり、３色以上の分光特性を検知できるので感度を向上させることができる。

ここで、図４を用いて動作について説明する。図４において、φＶ１は第１の電圧Ｖ１を印加するタイミング信号、φＶ２は第２の電圧Ｖ２を印加するタイミング信号である。また、φ１９はスイッチ１９がオンするタイミング信号であり、φ２０はスイッチ２０がオンするタイミング信号である。まず、φＶ１をハイレベルにした第１の電圧Ｖ１印加時には、Ｐ^-層１２とＰウェル層１４とが電気的に分離されている。そのため、光電荷を蓄積する前のリセット動作として、φ１９をハイレベルにしてスイッチ１９をオンさせてＰ^-層１２をリセットし、同様にφ２０をハイレベルにしてスイッチ２０をオンさせてＰウェル層１４をリセットする。その後、蓄積動作においてＰ^-層１２及びＰウェル層１４で発生した光キャリアは光電変換されて、それぞれ電極Ｎ１及び電極Ｎ２から出力されて読み出される。Ｐ^-層１２及びＰウェル層１４はＮ^-層１３で分離さているため２種類の波長帯域の光においては混色が非常に小さい光信号を取り出すことが可能である。

次に、第２の電圧Ｖ２印加の処理を行う。φＶ１をローレベルにした後にφＶ２をハイレベルにして第２の電圧Ｖ２を印加する。ここでも第１の電圧Ｖ１印加時と同様に、光電荷を蓄積する前にφ１９をハイレベルにしてスイッチ１９をオンさせてＰ^-層１２にリセット電圧Ｖｄｄを印加することによりリセットする。それと同時に、φ２０をハイレベルにしてスイッチ２０をオンさせてＰウェル層１４にリセット電圧Ｖｄｄを印加することによりリセットする。Ｐ^-層１２の空乏層とＰウェル層１４の空乏層とはＮ^-層１３も空乏化させてつながっており、空乏層の体積が大きくなるため、キャリア数が増大する。このときスイッチ１９とスイッチ２０とを同時にオンさせることで、２つのスイッチによる合成抵抗が小さくなるため、リセットにかかる時間を短縮できる。その後、蓄積動作において、つながった空乏層で発生した光キャリアは光電変換されて電極Ｎ１及び電極Ｎ２から出力されて読み出される。出力される光信号は第１の電圧Ｖ１印加時にはＮ^-層１３で捨てられていた光キャリアを検出できるようになるため、光電変換できる波長帯域が広くなって３色以上の分光特性を検知し、感度を向上させることができる。

以上のように、時分割制御で電圧制御部１８を制御することによって、第１の電圧Ｖ１印加時には、２種類の波長帯域の光において混色のない光信号を取り出すことが可能となる。また、第２の電圧Ｖ２印加時には、波長帯域が広くなって３色以上の分光特性を検知し、感度を向上させることができる。ここでは、第１の電圧Ｖ１印加時における動作に引き続き、第２の電圧Ｖ２印加時における動作を行う例を示したが、どちらか一方の動作のみを連続して行っても良いし、どちらか一方の動作を一度のみ行っても良い。

本実施形態の光電変換装置は、半導体基板中に、第１導電型の光電変換領域１２，１４と、第２導電型の領域１１，１３，１５とを交互に複数積層した光電変換装置である。電圧制御部１８は、複数の第１導電型の光電変換領域１２，１４の間に設けられる第２の導電型の領域１３に印加する電圧を制御することにより、半導体基板中に形成される空乏層の幅を変化させる。電圧制御部１８は、第１の電圧Ｖ１を印加することにより複数の第１導電型の光電変換領域１２，１４に対応する複数の空乏層を形成し、第２の電圧Ｖ２を印加することにより複数の第１導電型の光電変換領域１２，１４に対して１つの空乏層を形成する。第２の電圧Ｖ２は、第１の電圧Ｖ１とは異なる電圧である。

（第２の実施形態）
図５（Ａ）及び（Ｂ）は、本発明の第２の実施形態による光電変換装置の断面構造図である。図５（Ａ）は第１の電圧Ｖ１印加時の空乏層の広がりを示す断面構造図、図５（Ｂ）は第２の電圧Ｖ２印加時の空乏層の広がりを示す断面構造図である。図５（Ａ）及び（Ｂ）は、図１（Ａ）及び（Ｂ）に対して、リセットするためのスイッチ２０が削除されている点以外は同じである。スイッチ１９は、複数の第１導電型の光電変換領域１２，１４のうちの１つの第１導電型の光電変換領域１２にリセット電圧Ｖｄｄを印加するための１つのリセット部である。以下に、第１の実施形態との相違点であるリセット動作について図６を用いて説明する。図６におけるφＶ１、φＶ２及びφ１９は図４中の符号と同一である。光電荷を蓄積する前のリセット動作は次のように行われる。φＶ２をハイレベルにして第２の電圧Ｖ２を印加し、Ｎ^-層１３を空乏化させることにより、Ｐ^-層１２の空乏層とＰウェル層１４の空乏層とを導通させる。その上でφ１９をハイレベルにしてスイッチ１９をオンさせてＰ^-層１２にリセット電圧Ｖｄｄを印加することにより、Ｐ^-層１２の空乏層とＰウェル層１４の空乏層とＮ^-層１３の空乏層をリセットする。その後、φＶ２をローレベルにした後にφＶ１をハイレベルにして、第１の電圧Ｖ１を印加することでＰ^-層１２の空乏層とＰウェル層１４の空乏層とを分離し、蓄積動作に入る。蓄積動作以降の動作は、第１の実施形態と同一である。次のφＶ１をローレベルにした後にφＶ２をハイレベルにして第２の電圧Ｖ２印加時の動作も、第１の実施形態と同一である。以上のように、本実施形態は、第１の実施形態に対して、リセット動作を１個のスイッチ１９で可能となるため素子数を削減できる。結果として、チップ面積を縮小できる。第１の実施形態と同様に、第１の電圧Ｖ１印加時における動作に引き続き、第２の電圧Ｖ２印加時における動作を行う例を示したが、どちらか一方の動作のみを連続して行っても良いし、どちらか一方の動作を一度のみ行っても良い。

（第３の実施形態）
図７は、本発明の第３の実施形態による光電変換装置の断面構造図である。図７において、電流増幅器１及び２は、バイポーラトランジスタで構成され、電流増幅器１のベースが光電変換部のＰ^-層１２に接続され、電流増幅器２のベースが光電変換部のＰウェル層１４に接続されている。更に、電流増幅器１は、エミッタ３及び４を備え、電流増幅器２は、エミッタ５及び６を備えることでマルチエミッタの構成となっている。電流増幅器１は、ベースに入力された電流を増幅して複数のエミッタ３及び４から出力する。電流増幅器２は、ベースに入力された電流を増幅して複数のエミッタ５及び６から出力する。エミッタ４及び５より出力された光電流は電流加算部７で加算されて出力される。電流加算部７は、加算制御部９に第１の制御信号が入力されるとエミッタ４とエミッタ５からの光電流を加算して出力し、加算制御部９に第２の制御信号が入力されるとエミッタ４とエミッタ５からの光電流を加算せずにエミッタ４からの光信号のみを出力する。電流加算部８は、加算制御部１０に第１の制御信号が入力されるとエミッタ３とエミッタ６からの光電流を加算して出力し、加算制御部１０に第２の制御信号が入力されるとエミッタ３とエミッタ６からの光電流を加算せずにエミッタ６からの光信号のみを出力する。

図８は、電流加算部７及び８の具体的な回路構成図の一例である。図８において、１から１４で示した部位は、図５及び図７と同様である。図８において、２００は電流加算部７を示し、バイポーラトランジスタ２０１、２０２、２０３、２０４、２０５及び２０６で構成される。バイポーラトランジスタ２０１と２０２、及び２０３と２０４はそれぞれカレントミラー回路を構成する。エミッタ４とエミッタ５より出力された光信号は、それぞれカレントミラー回路を介して、バイポーラトランジスタ２０５と２０６で構成されるカレントミラー回路で加算され、端子２０９より加算光信号が出力される。Ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ２０７は、加算制御部９に相当する。端子２０８がハイレベルのときには、加算光信号が端子２０９に出力され、ローレベルのときは、エミッタ４より入力された光信号がエミッタ５の光信号とは加算されずに端子２０９に出力される。同様に、３００は電流加算部８を示し、バイポーラトランジスタ３０１、３０２、３０３、３０４、３０５及び３０６で構成される。Ｎ型ＭＯＳトランジスタ３０７は、加算制御部１０に相当する。端子３０８がハイレベルのときには、エミッタ３とエミッタ６より入力された光信号が加算されて端子３０９に出力され、ローレベルのときは、エミッタ６より入力された光信号がエミッタ３の光信号とは加算されずに端子３０９に出力される。

図７及び図８に示した本実施形態の構成によれば、加算制御部９及び１０に与える信号の組み合わせにより、光電変換部のＰ^-層１２及びＰウェル層１４の光信号及び加算光信号を同時に得ることが可能である。即ち、第１の電圧Ｖ１印加時には端子２０８及び３０８をローレベルとして加算されない光信号として、混色のない光信号を取り出すことが可能となる。且つ、第２の電圧Ｖ２印加時には端子２０８及び３０８をハイレベルとして加算光信号として波長帯域が広くなった３色以上の分光特性を含んだ光信号によって感度を向上させることができる。

（第４の実施形態）
図９は、本発明の第４の実施形態による光電変換装置の断面構造図である。本実施形態は、出力された電流を増幅する回路の構成が特徴である。図９において、Ｎ⁺層１１、Ｐ^-層１２、Ｎ^-層１３、Ｐウェル層１４、Ｎ型エピタキシャル層１５、Ｎ型埋め込み層１６、半導体基板１７、電圧制御部１８、スイッチ１９、２０は、第１〜第３の実施形態と同一である。したがって、それらの構造及び機能に関する説明は省略する。

図９において、電流増幅器１６０及び１６１は、バイポーラトランジスタで構成される。電流増幅器１６０のベースは、光電変換部のＰ^-層１２に接続される。電流増幅器１６１のベースは、光電変換部のＰウェル層１４に接続される。また、電流増幅器１６０及び１６１のコレクタは、電源電圧を供給する配線に接続されている。一方、電流増幅器１６０のエミッタには、負荷１７０及び出力線１８０が接続される。また、電流増幅器１６１のエミッタには、負荷１７１及び出力線１８１が接続されている。光電変換によって発生した光電流は、電流増幅器１６０又は１６１で増幅され、それぞれ負荷１７０又は１７１で電圧変換されて出力線１８０及び１８１より信号出力される。

１８２は電圧加算部である。電圧加算部１８２は、出力線１８０及び１８１に出力された信号を加算し、出力端子１８３に出力する。また、１８４は加算制御部である。電圧加算部１８２は、加算制御部１８４に与えられた信号に基づいて、出力線１８０からの信号と出力線１８１からの信号とを加算して出力するか、又は加算せずに信号線１８０からの信号のみを出力するか、又は信号線１８１からの信号のみを出力する。

複数のバイポーラトランジスタ１６０及び１６１は、複数の第１導電型の光電変換領域１２及び１４の各々にベースが接続され、ベースに入力された電流を増幅して各々がエミッタから出力する。電圧加算部１８２は、加算制御部１８４から第１の制御信号が入力される時には複数のバイポーラトランジスタ１６０及び１６１のエミッタから出力される電流の和に対応する電圧を出力する。または、電圧加算部１８２は、加算制御部１８４から第２の制御信号が入力される時には複数のバイポーラトランジスタ１６０及び１６１のエミッタから出力される電流のそれぞれに対応する電圧のいずれかを加算せずに出力する。

図９の実施形態によれば、加算制御部１８４に与える信号により、光電変換部のＰ^-層１２及びＰウェル層１４のそれぞれの信号、及び両者を加算した信号を選択的に得ることが可能である。即ち、第１の電圧Ｖ１印加時には加算されない信号として、混色のない光信号を取り出すことが可能となる。且つ、第２の電圧Ｖ２印加時には加算信号として波長帯域が広くなった３色以上の分光特性を含んだ光信号によって感度を向上することができる。

（第５の実施形態）
図１０は、本発明の第５の実施形態による光電変換装置の断面構造図である。本実施形態は、出力された電流を増幅する回路の構成が特徴である。図１０において、Ｎ⁺層１１、Ｐ^-層１２、Ｎ^-層１３、Ｐウェル層１４、Ｎ型エピタキシャル層１５、Ｎ型埋め込み層１６、半導体基板１７、電圧制御部１８は、第１〜第４の実施形態と同一である。したがって、それらの構造及び機能に関する説明は省略する。

図１０において、Ｐ型ＭＯＳトランジスタ９０のゲートは、光電変換部のＰ^-層１２に接続される。Ｐ型ＭＯＳトランジスタ９１のゲートは、光電変換部のＰウェル層１４に接続される。また、Ｐ型ＭＯＳトランジスタ９０のソースには、電流源１００及び出力線１２０が接続さる。Ｐ型ＭＯＳトランジスタ９１のソースには、電流源１０１及び出力線１２１が接続されている。Ｐ型ＭＯＳトランジスタ９０及び９１は、それぞれ電流源１００及び１０１とソースフォロワを構成している。Ｐ型ＭＯＳトランジスタ１１０及び１１１のゲートにはリセット信号１３０が供給され、Ｐ型ＭＯＳトランジスタ１１０及び１１１のドレインはリセット電圧を供給するノード１４０に接続されている。

本実施形態における光電変換装置は、まずＰ型ＭＯＳトランジスタ１１０及び１１１をオンして（導通状態にして）、Ｐ^-層１２及びＰウェル層１４の電圧をリセット電圧に初期化する。その後、Ｐ型ＭＯＳトランジスタ１１０及び１１１をオフして（非導通状態にして）、Ｐ^-層１２及びＰウェル層１４からの光電変換によって得られる信号電荷は、それぞれ、Ｐ型ＭＯＳトランジスタ９０及び９１のゲート端子に付随する容量で電圧変換される。その電圧変換された信号電圧は、それぞれ出力線１２０及び１２１に出力される。なお、Ｐ^-層１２とＰ型ＭＯＳトランジスタ９０との間の電気的経路には、電荷を転送する転送トランジスタ、及び電荷が転送されるフローティングディフュージョン部が配されてもよい。また、Ｐウェル層１４とＰ型ＭＯＳトランジスタ９１との間の電気的経路には、電荷を転送する転送トランジスタ、及び電荷が転送されるフローティングディフュージョン部が配されてもよい。

１２２は電圧加算部である。電圧加算部１２２は、出力線１２０及び１２１に出力された信号を加算し、出力端子１２３に出力する。また、１２４は加算制御部である。電圧加算部１２２は、加算制御部１２４に与えられた信号に基づいて、出力線１２０からの信号と出力線１２１からの信号とを加算して出力するか、又は加算せずに信号線１２０からの信号のみ、あるいは信号線１２１からの信号のみを出力する。

複数のＭＯＳトランジスタ９０及び９１は、複数の第１導電型の光電変換領域１２及び１４の各々にゲートが接続され、ゲートに入力された電圧に応じた信号を出力する。電圧加算部１２２は、加算制御部１２４から第１の制御信号が入力される時には複数のＭＯＳトランジスタ９０及び９１のソースから出力される電圧を加算して出力する。または、電圧加算部１２２は、加算制御部１２４から第２の制御信号が入力される時には複数のＭＯＳトランジスタ９０及び９１のソースから出力される電圧のいずれかを加算せずに出力する。

図１０の実施形態によれば、加算制御部１２４に与える信号により、光電変換部のＰ^-層１２の光信号、Ｐウェル層１４の光信号及びそれらの加算光信号を選択的に得ることが可能である。即ち、第１の電圧Ｖ１印加時には加算されない光信号として、混色のない光信号を取り出すことが可能となる。且つ、第２の電圧Ｖ２印加時には加算光信号として波長帯域が広くなった３色以上の分光特性を含んだ光信号によって感度を向上することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。これらの第１乃至第５の実施形態の特徴を組み合わせた実施形態も本発明に含まれる。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１Ｎ⁺層、１２Ｐ^-層、１３Ｎ^-層、１４Ｐウェル層、１５Ｎ型エピタキシャル層、１６Ｎ型埋め込み層、１７半導体基板、１８電圧制御部、１９，２０スイッチ

Claims

半導体基板の中に、第１導電型の第１の光電変換領域と、前記第１導電型と逆の導電型である第２導電型の第１の領域と、第１導電型の第２の光電変換領域と、第２導電型の第２の領域とが、前記半導体基板の深さ方向に沿ってこの順に並ぶ光電変換装置であって、
前記第１の光電変換領域に接続された第１のリセット部と、
前記第２の光電変換領域に接続された第２のリセット部と、
前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域との間に設けられる前記第２導電型の第１の領域に、複数の電圧を印加する電圧制御部と、を有し、
前記電圧制御部は、第１の電圧を印加することにより前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域に対応する複数の空乏層を形成し、前記第１の電圧とは異なる第２の電圧を印加することにより前記第１導電型の第１の光電変換領域から前記第１導電型の第２の光電変換領域までつながった１つの空乏層を形成することを特徴とする光電変換装置。
前記第１のリセット部及び前記第２のリセット部は、前記電圧制御部が前記第２の電圧を印加しているときに前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域に同時にリセット電圧を印加することを特徴とする請求項１記載の光電変換装置。
さらに、前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域の各々にベースが接続され、前記ベースに入力された電流を増幅して各々が複数のエミッタから出力する複数のバイポーラトランジスタと、
第１の制御信号を入力すると前記複数のバイポーラトランジスタのエミッタから出力される電流を加算して出力し、第２の制御信号を入力すると前記複数のバイポーラトランジスタのエミッタから出力される電流を加算せずに出力する電流加算部とを有することを特徴とする請求項１又は２記載の光電変換装置。
さらに、前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域の各々にベースが接続され、前記ベースに入力された電流を増幅して各々が複数のエミッタから出力する複数のバイポーラトランジスタと、
前記電圧制御部が前記第２の電圧を印加するときには前記複数のバイポーラトランジスタのエミッタから出力される電流を加算して出力し、前記電圧制御部が前記第１の電圧を印加するときには前記複数のバイポーラトランジスタのエミッタから出力される電流を加算せずに出力する電流加算部とを有することを特徴とする請求項１又は２記載の光電変換装置。
さらに、前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域の各々にベースが接続され、前記ベースに入力された電流を増幅して各々がエミッタから出力する複数のバイポーラトランジスタと、
第１の制御信号が入力される時には前記複数のバイポーラトランジスタのエミッタから出力される電流の和に対応する電圧を出力し、第２の制御信号が入力される時には前記複数のバイポーラトランジスタのエミッタから出力される電流のそれぞれに対応する電圧のいずれかを加算せずに出力する電圧加算部とを有することを特徴とする請求項１又は２記載の光電変換装置。
さらに、前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域の各々にゲートが接続され、前記ゲートに入力された電圧に応じた信号を出力する複数のＭＯＳトランジスタと、
第１の制御信号が入力される時には前記複数のＭＯＳトランジスタのソースから出力される電圧を加算して出力し、第２の制御信号が入力される時には前記複数のＭＯＳトランジスタのソースから出力される電圧のいずれかを加算せずに出力する電圧加算部とを有することを特徴とする請求項１又は２記載の光電変換装置。
前記電圧制御部が前記第１の電圧を印加する時には、前記第２導電型の第１の領域と前記第２導電型の第２の領域は、前記第１導電型の第２の光電変換領域によって電気的に分離されることを特徴とする請求項１〜６のいずれか１項に記載の光電変換装置。
前記電圧制御部が前記第１の電圧を印加する時には、前記第１導電型の第１の光電変換領域と前記第１導電型の第２の光電変換領域は、前記第２導電型の第１の領域によって電気的に分離されることを特徴とする請求項１〜７のいずれか１項に記載の光電変換装置。
前記電圧制御部が、前記第２導電型の第１の領域に、前記複数の電圧を印加することにより、前記半導体基板の中に形成される空乏層の幅を変化させる電圧制御部を有することを特徴とする請求項１〜８のいずれか１項に記載の光電変換装置。